JP2533371Y2 - 多相クロック発生回路 - Google Patents
多相クロック発生回路Info
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- JP2533371Y2 JP2533371Y2 JP1920091U JP1920091U JP2533371Y2 JP 2533371 Y2 JP2533371 Y2 JP 2533371Y2 JP 1920091 U JP1920091 U JP 1920091U JP 1920091 U JP1920091 U JP 1920091U JP 2533371 Y2 JP2533371 Y2 JP 2533371Y2
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- JP
- Japan
- Prior art keywords
- clock
- circuit
- phase clock
- phase
- mhz
- Prior art date
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Description
【０００１】
【産業上の利用分野】本考案は，波形記憶装置，画像記
憶装置等に使用するメモリ制御用多相クロック制御回路
に関するものである。
憶装置等に使用するメモリ制御用多相クロック制御回路
に関するものである。
【０００２】
【従来の技術】メモリのアクセスタイム以上のサンプル
スピードでデータを記憶させる場合，メモリを多相化し
て各相毎のメモリのサンプリングレートをアクセスタイ
ムに見合うスピードまで落とす必要がある。
スピードでデータを記憶させる場合，メモリを多相化し
て各相毎のメモリのサンプリングレートをアクセスタイ
ムに見合うスピードまで落とす必要がある。
【０００３】多相化したメモリを制御するには，多相の
クロックを発生させ制御しなければならない。多相メモ
リの書き込みスタートの順番及び，書き込み中の多相メ
モリの書込み順序，書込み停止時の止まる順番が読み出
す際にサンプルデータの順序を狂わせない為の重要なポ
イントになる。この制御回路は，速度が速くなればなる
程，難しくなり高価なものになる。
クロックを発生させ制御しなければならない。多相メモ
リの書き込みスタートの順番及び，書き込み中の多相メ
モリの書込み順序，書込み停止時の止まる順番が読み出
す際にサンプルデータの順序を狂わせない為の重要なポ
イントになる。この制御回路は，速度が速くなればなる
程，難しくなり高価なものになる。
【０００４】従来の技術としては，例えば図３に示す様
な回路方式（図４はそのタイムチャートである。）があ
った。一例として１００ＭＨｚのサンプルレートで出力
されるデータを４相化したメモリに各々２５ＭＨｚの書
込みレートで記憶する場合を考える。
な回路方式（図４はそのタイムチャートである。）があ
った。一例として１００ＭＨｚのサンプルレートで出力
されるデータを４相化したメモリに各々２５ＭＨｚの書
込みレートで記憶する場合を考える。
【０００５】図３の１は，原振Ｐを発生する１００ＭＨ
ｚ発振回路，Ｈ，Ｉ，Ｊ，Ｋは各々４相にずれた２５Ｍ
Ｈｚのクロック信号である。多相クロック発生回路はこ
のようなクロックを出力する制御回路でなければならな
い。前述の書込み順序が狂わない為に，Ｄフリッププロ
ップ１３，１４（以下ＤＦＦ）の２個でジョンソンカウ
ンタを構成し，書込み停止順序を狂わせない為に，１
５：インバータ，１１：ＤＦＦ，１２：ＡＮＤゲートで
前述のジョンソンカウンタのクロック停止回路を構成し
ている。Ｒはジョンソンカウンタのクロック信号であ
る。又，書込みスタート時の順番を決める為にリセット
信号Ｓを書込み開始前に入れてＤＦＦ１３，１４をリセ
ットして，初期状態を確定させている。Ｅは制御信号で
ある。
ｚ発振回路，Ｈ，Ｉ，Ｊ，Ｋは各々４相にずれた２５Ｍ
Ｈｚのクロック信号である。多相クロック発生回路はこ
のようなクロックを出力する制御回路でなければならな
い。前述の書込み順序が狂わない為に，Ｄフリッププロ
ップ１３，１４（以下ＤＦＦ）の２個でジョンソンカウ
ンタを構成し，書込み停止順序を狂わせない為に，１
５：インバータ，１１：ＤＦＦ，１２：ＡＮＤゲートで
前述のジョンソンカウンタのクロック停止回路を構成し
ている。Ｒはジョンソンカウンタのクロック信号であ
る。又，書込みスタート時の順番を決める為にリセット
信号Ｓを書込み開始前に入れてＤＦＦ１３，１４をリセ
ットして，初期状態を確定させている。Ｅは制御信号で
ある。
【０００６】この従来回路の詳細動作説明については，
図４のタイムチャートで理解できる。
図４のタイムチャートで理解できる。
【０００７】
【考案が解決しようとする課題】前述の従来技術では，
サンプルスピードの高速化の要求があった場合，すべて
の回路をサンプルスピードで動作する素子で構成しなけ
ればならないので高価になり，実現するのにも高度な技
術（実装等）を要する。
サンプルスピードの高速化の要求があった場合，すべて
の回路をサンプルスピードで動作する素子で構成しなけ
ればならないので高価になり，実現するのにも高度な技
術（実装等）を要する。
【０００８】さらに多相化（例えば４相から８相に）す
る場合も高速のＤＦＦがさらに必要（２個から４個）に
なる。又，サンプリングのスタート前に，多相化を行う
リングカウンタとしてのＤＦＦをリセットしておかなけ
ればスタート順の状態が確定しないという欠点がある。
さらに原振となる発振回路はサンプルレートのスピード
が必要で高速の場合は市販の水晶発振回路では不充分
で，ＰＬＬ，ＶＣＯの高価で難しい発振回路を用いなけ
ればならない。
る場合も高速のＤＦＦがさらに必要（２個から４個）に
なる。又，サンプリングのスタート前に，多相化を行う
リングカウンタとしてのＤＦＦをリセットしておかなけ
ればスタート順の状態が確定しないという欠点がある。
さらに原振となる発振回路はサンプルレートのスピード
が必要で高速の場合は市販の水晶発振回路では不充分
で，ＰＬＬ，ＶＣＯの高価で難しい発振回路を用いなけ
ればならない。
【０００９】
【課題を解決するための手段】本考案は，上記の課題を
解決する為にクロックのコンプリメンタリ出力を利用
し，更にディレーラインで遅延させたクロックを用いて
多相のクロックを発生させている。その遅延量により，
何相にもクロックを発生でき，原振の周波数以上の多相
クロックレートを実現できる。
解決する為にクロックのコンプリメンタリ出力を利用
し，更にディレーラインで遅延させたクロックを用いて
多相のクロックを発生させている。その遅延量により，
何相にもクロックを発生でき，原振の周波数以上の多相
クロックレートを実現できる。
【００１０】
【作用】その結果，クロックの多相化はサンプルクロッ
クレートに対して，その１クロック分ずつの遅延量をも
たせたクロックを作ることになり，多相クロック生成を
実現できる。サンプルクロックレートは，遅延量で制御
できるので，システムの原振はサンプルクロックレート
よりも低くても良い。
クレートに対して，その１クロック分ずつの遅延量をも
たせたクロックを作ることになり，多相クロック生成を
実現できる。サンプルクロックレートは，遅延量で制御
できるので，システムの原振はサンプルクロックレート
よりも低くても良い。
【００１１】本多相クロックのスタート，ストップの順
序に関しては，従来技術より低い周波数の原振に対して
制御でき，遅延量により，順序は確保されるので，より
安価な回路で多相クロックの発生を実現できる。
序に関しては，従来技術より低い周波数の原振に対して
制御でき，遅延量により，順序は確保されるので，より
安価な回路で多相クロックの発生を実現できる。
【００１２】
【実施例】図１に本考案の一実施例を示す。１は発振回
路，２はＮＯＲ回路，３はＤＦＦ回路，４，５，６はラ
インレシーバ（以下ＥＣＬ：エミッタ・カップル・ロジ
ック）７は遅延回路である。
路，２はＮＯＲ回路，３はＤＦＦ回路，４，５，６はラ
インレシーバ（以下ＥＣＬ：エミッタ・カップル・ロジ
ック）７は遅延回路である。
【００１３】ここで４００ＭＨｚのサンプルレートで４
相の１００ＭＨｚクロックを実現している例として説明
を行う。
相の１００ＭＨｚクロックを実現している例として説明
を行う。
【００１４】発振回路１は，２Ｏ０ＭＨｚで発振してい
てＤＦＦ３は原振Ｆの２００ＭＨｚを１００ＭＨｚに分
周するとともに，１００ＭＨｚの出力を第２図Ｇに示す
様に，必らず立上りで始まり，立下りで止まる様に制御
している。（２のＮＯＲ回路も含む）
てＤＦＦ３は原振Ｆの２００ＭＨｚを１００ＭＨｚに分
周するとともに，１００ＭＨｚの出力を第２図Ｇに示す
様に，必らず立上りで始まり，立下りで止まる様に制御
している。（２のＮＯＲ回路も含む）
【００１５】７の遅延回路が２．５ｎｓ遅延していると
すると出力信号Ａ，Ｂは２．５ｎｓ，Ａ，Ｃは５ｎｓ，
Ａ，Ｄは７．５ｎｓの位相差を持つことになる。（ここ
で５，６の素子のディレーは無視した。）
すると出力信号Ａ，Ｂは２．５ｎｓ，Ａ，Ｃは５ｎｓ，
Ａ，Ｄは７．５ｎｓの位相差を持つことになる。（ここ
で５，６の素子のディレーは無視した。）
【００１６】この様にして原振２００ＭＨｚで，４００
ＭＨｚのサンプルレートの４相クロックを（１００ＭＨ
ｚ ４相）実現できる。本例では原振２００ＭＨｚなの
で，ＥＣＬの１０ＫＨシリーズで実現できるが，従来例
では，原振４００ＭＨｚで，４００ＭＨｚで動作するＤ
ＦＦが必要となるので，ＥＣＬ１００Ｋシリーズ又はＧ
ａＡｓの超高速のプロセスを持つ素子が必要となる。
ＭＨｚのサンプルレートの４相クロックを（１００ＭＨ
ｚ ４相）実現できる。本例では原振２００ＭＨｚなの
で，ＥＣＬの１０ＫＨシリーズで実現できるが，従来例
では，原振４００ＭＨｚで，４００ＭＨｚで動作するＤ
ＦＦが必要となるので，ＥＣＬ１００Ｋシリーズ又はＧ
ａＡｓの超高速のプロセスを持つ素子が必要となる。
【００１７】又，４相以上の構成を行う際にも，７の遅
延回路のパスをさらに数段増やせば，簡単に６相，８相
と実現できる。これにより原振の周波数を上げることな
くサンプルレートを増やすことができる。例えば原振を
２００ＭＨｚ，相数４相でサンプルレート４００ＭＨ
ｚ，８相で８００ＭＨｚ，１６相で１．６ＧＨｚとな
る。
延回路のパスをさらに数段増やせば，簡単に６相，８相
と実現できる。これにより原振の周波数を上げることな
くサンプルレートを増やすことができる。例えば原振を
２００ＭＨｚ，相数４相でサンプルレート４００ＭＨ
ｚ，８相で８００ＭＨｚ，１６相で１．６ＧＨｚとな
る。
【００１８】
【考案の効果】本考案によれば，従来より低い周波数の
原振で原振より高いサンプルレートの多相クロックが実
現できるので，より安価で簡単な回路（遅延回路のパス
を増やすだけ）で，高速の多相クロック発生，制御が実
現できる。
原振で原振より高いサンプルレートの多相クロックが実
現できるので，より安価で簡単な回路（遅延回路のパス
を増やすだけ）で，高速の多相クロック発生，制御が実
現できる。
【図１】本考案の一実施例を示す回路図である。
【図２】図１のタイムチャートである。
【図３】従来の多相クロック発生回路の回路図である。
【図４】図３のタイムチャートである。
１ 発振回路 ２ ＮＯＲ回路 ３ ＤＦＦ回路 ４，５，６ ラインレシーバ回路 ７ 遅延回路 Ａ，Ｂ，Ｃ，Ｄ ４相クロック出力 Ｅ スタート，ストップ制御信号。
Claims (1)
- 【請求項１】 多相クロック発生回路において，原振ク
ロックを分周する手段と，該分周手段からの分周クロッ
クを遅延回路で分岐し，多相クロックを発生する手段
と，前記分周手段からの分周出力の開始と停止が原振と
同期し開始時と停止時の論理パターンが各々同じとなる
ように制御する制御手段とより成る多相クロック発生回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1920091U JP2533371Y2 (ja) | 1991-03-05 | 1991-03-05 | 多相クロック発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1920091U JP2533371Y2 (ja) | 1991-03-05 | 1991-03-05 | 多相クロック発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04108251U JPH04108251U (ja) | 1992-09-18 |
| JP2533371Y2 true JP2533371Y2 (ja) | 1997-04-23 |
Family
ID=31905528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1920091U Expired - Lifetime JP2533371Y2 (ja) | 1991-03-05 | 1991-03-05 | 多相クロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2533371Y2 (ja) |
-
1991
- 1991-03-05 JP JP1920091U patent/JP2533371Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04108251U (ja) | 1992-09-18 |
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