JP4751178B2 - 同期型半導体装置 - Google Patents
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Description
・コマンド・アドレス・データ入力系に入力される2相化内部クロックを停止、又は、
・同期型入力バッファの停止、又は、
・非同期型入力バッファの場合は、フリップフロップ回路等を使用したラッチ回路部の停止(ラッチ回路の出力信号が遷移しない)
等の制御を行っている。
36 クロック発生回路
38 パワーダウン回路
40 チップセレクト回路
42 外部端子
44 入力回路
45、46 入力バッファ(同期型)
50 入力バッファ(非同期型)
52 分周器
53 タイミング調整部
54、55 入力バッファ(同期型)
56 入力バッファ(非同期型)
59 パワーダウン制御部
60 インバータ
62 入力バッファ(非同期型)
64、65 入力回路制御部
100、101 入力バッファ
102 分周器
103 タイミング調整部
104、105、106、109、110 入力回路制御部
107、108 OR回路
111、112 入力バッファ(同期型)
Claims (10)
- 入力クロック信号から所定の位相差の第1及び第2の内部クロック信号を発生するクロック生成回路と、
入力されたチップセレクト信号を前記入力クロック信号に同期して取り込む第1の回路と、
前記第1の回路の出力信号を共通に受けそれぞれ前記第1及び第2の内部クロック信号に同期して取り込む第2及び第3の回路と、
前記第1の回路の出力信号と前記第2の回路の出力信号の論理演算結果、及び、前記第1の回路の出力信号と前記第3の回路の出力信号の論理演算結果を、それぞれ第1及び第2の入力イネーブル信号としてそれぞれ受け、前記第1及び第2の入力イネーブル信号のイネーブル指示に基づき、共通の入力信号を、前記第1及び第2の内部クロック信号に同期してそれぞれ取り込む第1及び第2の入力バッファと、
を備えている、ことを特徴とする同期型半導体装置。 - 入力クロック信号を分周器で分周してなる位相の異なる第1及び第2の分周クロック信号から所定の位相差の第1及び第2の内部クロック信号を発生するクロック生成回路と、
入力されたチップセレクト信号を、前記第2の分周クロック信号が活性状態のとき、前記入力クロック信号に同期して取り込む第1の回路と、
前記入力されたチップセレクト信号を、前記第1の分周クロック信号が活性状態のとき、前記入力クロック信号に同期して取り込む第2の回路と、
前記第1の回路の出力信号を、前記第1の内部クロック信号に同期して取り込む第3の回路と、
前記第2の回路の出力信号を、前記第2の内部クロック信号に同期して取り込む第4の回路と、
前記第1の回路の出力信号と前記第3の回路の出力信号の論理演算結果、及び、前記第2の回路の出力信号と前記第4の回路の出力信号の論理演算結果を、第1及び第2の入力イネーブル信号としてそれぞれ受け、前記第1及び第2の入力イネーブル信号のイネーブル指示に基づき、共通の入力信号を、前記第1及び第2の内部クロック信号に同期して取り込む第1及び第2の入力バッファと、
を備えている、ことを特徴とする同期型半導体装置。 - クロック信号を入力する第1の入力バッファと、
前記第1の入力バッファから出力されるクロック信号を受けて分周し分周クロック信号を出力する分周器と、
前記分周器から出力される分周クロック信号を受け所定の位相差を持つ第1及び第2の内部クロック信号を生成するタイミング調整部と、
チップセレクト信号を入力する第2の入力バッファと、
前記第2の入力バッファの出力信号と前記第1の入力バッファの出力信号とを受け、前記第2の入力バッファの出力信号を前記第1の入力バッファの出力信号に同期して取り込み出力する第1の入力回路制御部と、
前記第1の入力回路制御部の出力信号と前記タイミング調整部からの前記第1の内部クロック信号とを受け、前記第1の入力回路制御部の出力信号を前記第1の内部クロック信号に同期して取り込み出力する第2の入力回路制御部と、
前記第1の入力回路制御部の出力信号と前記タイミング調整部からの前記第2の内部クロック信号とを受け、前記第1の入力回路制御部の出力信号を前記第2の内部クロック信号に同期して取り込み出力する第3の入力回路制御部と、
前記第1の入力回路制御部の出力信号と前記第2の入力回路制御部の出力信号とを受け、2つの前記出力信号の論理演算結果を出力する第1の論理回路と、
前記第1の入力回路制御部の出力信号と前記第3の入力回路制御部の出力信号とを受け、2つの前記出力信号の論理演算結果を出力する第2の論理回路と、
を備えている、ことを特徴とする同期型半導体装置。 - 前記第1の論理回路の出力信号を第1の入力制御信号として入力し、前記第1の入力制御信号が活性状態の場合、入力端子に供給されるアドレス信号を前記第1の内部クロック信号に同期してラッチ出力する第3の入力バッファと、
前記第2の論理回路の出力を第2の入力制御信号として入力し、前記第2の入力制御信号が活性状態の場合、前記アドレス信号を前記第2の内部クロック信号に同期してラッチ出力する第4の入力バッファと、
を備えている、ことを特徴とする請求項3記載の同期型半導体装置。 - 前記第1の入力回路制御部は、前記第2の入力バッファの出力信号を、前記第1の入力バッファの出力信号に基づきラッチして出力するラッチ回路を含み、
前記第2の入力回路制御部は、前記第1の入力回路制御部の出力信号を、前記第1の内部クロック信号に基づきラッチして出力するラッチ回路を含み、
前記第3の入力回路制御部は、前記第1の入力回路制御部の出力信号を、前記第2の内部クロック信号に基づきラッチして出力するラッチ回路を含む、ことを特徴とする請求項3記載の同期型半導体装置。 - クロック信号を入力する第1の入力バッファと、
前記第1の入力バッファから出力されるクロック信号を受けて分周し位相が互いに異なる第1及び第2の分周クロック信号を出力する分周器と、
前記分周器からの前記第1及び第2の分周クロック信号を受け、前記第1及び第2の分周クロック信号に対応して所定の位相差を持つ第1及び第2の内部クロック信号を生成するタイミング調整部と、
チップセレクト信号を入力する第2の入力バッファと、
前記第2の入力バッファの出力信号と前記第1の入力バッファの出力信号を受け、前記第2の分周クロック信号を入力制御信号として受け、前記第2の分周クロック信号が活性状態のとき、前記第2の入力バッファの出力信号を前記第1の入力バッファの出力信号に同期して取り込み出力する第1の入力回路制御部と、
前記第2の入力バッファの出力信号と前記第1の入力バッファの出力信号を受け、前記第1の分周クロック信号を入力制御信号として受け、前記第1の分周クロック信号が活性状態のとき、前記第2の入力バッファの出力信号を前記第1の入力バッファの出力信号に同期して取り込み出力する第2の入力回路制御部と、
前記第1の入力回路制御部の出力信号と前記タイミング調整部からの前記第1の内部クロック信号とを受け、前記第1の入力回路制御部の出力信号を前記第1の内部クロック信号に同期して取り込み出力する第3の入力回路制御部と、
前記第2の入力回路制御部の出力信号と前記タイミング調整部からの前記第2の内部クロック信号とを受け、前記第2の入力回路制御部の出力信号を前記第2の内部クロック信号に同期して取り込み出力する第4の入力回路制御部と、
前記第1の入力回路制御部の出力信号と前記第3の入力回路制御部の出力信号とを受け、2つの前記出力信号の論理演算結果を出力する第1の論理回路と、
前記第2の入力回路制御部の出力信号と前記第4の入力回路制御部の出力信号とを受け、2つの前記出力信号の論理演算結果を出力する第2の論理回路と、
を備えている、ことを特徴とする同期型半導体装置。 - 前記第1の論理回路の出力信号を第1の入力制御信号として入力し、前記第1の入力制御信号が活性状態の場合、入力端子に供給されたアドレス信号を前記第1の内部クロック信号に同期してラッチ出力する第3の入力バッファと、
前記第2の論理回路の出力を第2の入力制御信号として入力し、前記第2の入力制御信号が活性状態の場合、前記アドレス信号を前記第2の内部クロック信号に同期してラッチ出力する第4の入力バッファと、
を備えている、ことを特徴とする請求項6記載の同期型半導体装置。 - 前記第1の入力回路制御部は、前記第2の分周クロック信号が活性状態のとき、前記第2の入力バッファの出力信号を前記第1の入力バッファの出力信号に基づきラッチして出力するラッチ回路を含み、
前記第2の入力回路制御部は、前記第1の分周クロック信号が活性状態のとき、前記第2の入力バッファの出力信号を前記第1の入力バッファの出力信号に基づきラッチして出力するラッチ回路を含む、ことを特徴とする請求項6記載の同期型半導体装置。 - 前記第3の入力回路制御部は、前記第1の入力回路制御部の出力信号を前記第1の内部クロック信号に基づきラッチして出力するラッチ回路を含み、
前記第4の入力回路制御部は、前記第2の入力回路制御部の出力信号を前記第2の内部クロック信号に基づきラッチして出力するラッチ回路を含む、ことを特徴とする請求項6記載の同期型半導体装置。 - 前記第1及び第2の論理回路が、ともに、論理和回路よりなる、ことを特徴とする請求項3乃至9のいずれか一に記載の同期型半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005313120A JP4751178B2 (ja) | 2005-10-27 | 2005-10-27 | 同期型半導体装置 |
CNB2006101424800A CN100550200C (zh) | 2005-10-27 | 2006-10-26 | 同步型半导体装置 |
US11/586,510 US7681062B2 (en) | 2005-10-27 | 2006-10-26 | Synchronous type semiconductor device for high speed data processing |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005313120A JP4751178B2 (ja) | 2005-10-27 | 2005-10-27 | 同期型半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007122804A JP2007122804A (ja) | 2007-05-17 |
JP4751178B2 true JP4751178B2 (ja) | 2011-08-17 |
Family
ID=37998023
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005313120A Active JP4751178B2 (ja) | 2005-10-27 | 2005-10-27 | 同期型半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7681062B2 (ja) |
JP (1) | JP4751178B2 (ja) |
CN (1) | CN100550200C (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4962301B2 (ja) * | 2007-12-25 | 2012-06-27 | 富士通セミコンダクター株式会社 | 半導体集積回路およびシステム |
JP5662122B2 (ja) * | 2010-11-30 | 2015-01-28 | ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. | 半導体装置 |
JP5624441B2 (ja) | 2010-11-30 | 2014-11-12 | ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. | 半導体装置 |
JP2012226800A (ja) | 2011-04-19 | 2012-11-15 | Elpida Memory Inc | 半導体装置及びその制御方法並びに情報処理システム |
KR102047825B1 (ko) * | 2013-03-06 | 2019-11-22 | 삼성전자 주식회사 | 분주 클록 생성 장치 및 분주 클록 생성 방법 |
US9658645B2 (en) * | 2015-04-14 | 2017-05-23 | Qualcomm Incorporated | Control circuits for generating output enable signals, and related systems and methods |
US10002651B2 (en) * | 2016-10-06 | 2018-06-19 | SK Hynix Inc. | Semiconductor devices |
KR20190068890A (ko) * | 2017-12-11 | 2019-06-19 | 삼성전자주식회사 | 클럭 주파수를 조정하기 위한 메모리 시스템 |
CN114930268A (zh) * | 2020-01-10 | 2022-08-19 | 罗姆股份有限公司 | 半导体器件和半导体器件系统 |
CN111934655B (zh) * | 2020-07-28 | 2023-03-28 | 新华三半导体技术有限公司 | 一种脉冲时钟产生电路、集成电路和相关方法 |
KR20220026417A (ko) * | 2020-08-25 | 2022-03-04 | 에스케이하이닉스 주식회사 | 집적 회로 |
CN115602220A (zh) * | 2021-07-07 | 2023-01-13 | 长鑫存储技术有限公司(Cn) | 一种输入采样方法、输入采样电路及半导体存储器 |
WO2023223742A1 (ja) * | 2022-05-17 | 2023-11-23 | ソニーセミコンダクタソリューションズ株式会社 | 光検出素子、タイミング発生器及びad変換器 |
CN117672298A (zh) * | 2022-08-31 | 2024-03-08 | 长鑫存储技术有限公司 | 存储器的时钟架构及存储器 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6247138B1 (en) * | 1997-06-12 | 2001-06-12 | Fujitsu Limited | Timing signal generating circuit, semiconductor integrated circuit device and semiconductor integrated circuit system to which the timing signal generating circuit is applied, and signal transmission system |
JP3723340B2 (ja) * | 1997-06-26 | 2005-12-07 | 富士通株式会社 | 半導体記憶装置 |
JP3708729B2 (ja) * | 1998-11-18 | 2005-10-19 | 富士通株式会社 | 半導体記憶装置 |
JP3725715B2 (ja) * | 1998-11-27 | 2005-12-14 | 株式会社東芝 | クロック同期システム |
JP3549751B2 (ja) * | 1998-11-30 | 2004-08-04 | 富士通株式会社 | 半導体集積回路装置 |
JP4187346B2 (ja) * | 1999-03-31 | 2008-11-26 | 富士通マイクロエレクトロニクス株式会社 | 同期型半導体記憶装置 |
JP3420120B2 (ja) * | 1999-06-29 | 2003-06-23 | 日本電気株式会社 | 同期型半導体メモリシステム |
JP3719890B2 (ja) * | 1999-11-30 | 2005-11-24 | シャープ株式会社 | 半導体記憶装置 |
-
2005
- 2005-10-27 JP JP2005313120A patent/JP4751178B2/ja active Active
-
2006
- 2006-10-26 CN CNB2006101424800A patent/CN100550200C/zh active Active
- 2006-10-26 US US11/586,510 patent/US7681062B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
CN100550200C (zh) | 2009-10-14 |
CN1996490A (zh) | 2007-07-11 |
US7681062B2 (en) | 2010-03-16 |
US20070101177A1 (en) | 2007-05-03 |
JP2007122804A (ja) | 2007-05-17 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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