JP2000194438A - クロック発生回路 - Google Patents

Abstract

(57)【要約】 【課題】回路規模の少ないＤＤＲ対応のクロック発生回
路を提供する。 【解決手段】本発明のクロック発生回路は、相補な第１
及び第２の外部クロック信号と同期する第１及び第２の
内部クロック信号を生成する。そして、第１の外部クロ
ック信号を所定時間遅延させてそれに同期する第１の内
部クロック信号をする第１の内部クロック発生回路と、
第１及び第２の外部クロック信号の位相差を検出し、当
該位相差を第１の内部クロック信号の位相に加えて第2
の内部クロック信号を発生する第２の内部クロック発生
回路とを有する。第２の内部クロック発生回路は、第1
の外部クロック信号CLKと第2の外部クロック信号/CLKの
位相差を検出し、その位相差を第1の内部クロック信号C
LK1に与えることにより第2の内部クロック信号/CLK1を
生成する。第２の内部クロック発生回路内には、第1の
外部クロック信号CLKと第2の外部クロック信号/CLKの位
相差に相当するほぼ1/2周期分(180°)程度の遅延量をも
つ可変遅延回路があればよく、その回路構成は簡単で小
規模である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、外部クロック信号
を受けて外部クロックと所定の位相関係を有する内部ク
ロック信号を発生するクロック発生回路に関し、特に、
外部クロックとその反転クロックとそれぞれ所定の位相
関係を有する内部クロック及びその反転クロックを生成
することができ、かつ回路規模をできるだけ小さくした
クロック発生回路に関する。

【０００２】

【従来の技術】高速動作が可能な同期型ＤＲＡＭ（ＳＤ
ＲＡＭ）等は、外部クロックを供給されその外部クロッ
クと所定の位相関係を有する制御用の内部クロックを内
部で生成し、内部クロックに同期して入力信号の取り込
みや出力信号の出力などを行う。従って、かかる同期型
ＤＲＡＭ等は、内部に内部クロックを生成するクロック
発生回路を有する。

【０００３】また、ＳＤＲＡＭ等の同期型半導体装置で
は、近年、データ転送速度を向上させるため、クロック
信号の立ち上がりエッジ(位相0°)だけでなく立ち下が
りエッジ(位相180°)にも同期して所定の動作が行われ
るＤＤＲ技術(DDR: Double Data Rate)が導入されてい
る。例えば、２つの逆相の制御クロックの立ち上がりエ
ッジにそれぞれ同期して、読み出しデータの出力を行う
ことにより、高速読み出しを行う。

【０００４】このＤＤＲ技術を実現するためには、相補
動作する２種類のクロック信号が必要となる。このと
き、外部から第1のクロック信号CLKのみが供給されてＬ
ＳＩ内部で2種類の制御用の内部クロック信号を生成す
る場合と、第1のクロック信号CLKおよびそれと逆相の第
2のクロック信号/CLKが外部から供給され、ＬＳＩ内部
で２種類の制御用の内部クロックを生成する場合とがあ
る。どちらの場合においても、外部クロック信号のタイ
ミングに制御用の内部クロック信号を同期させるため
に、ＤＤＬ回路（Delayed Lock Loop）が必要になる。
ＤＤＬ回路では、外部クロック信号に対して、例えば１
周期分(360°)の位相差を持つ内部クロック信号が生成
される。しかし、周波数の高い外部クロック信号の場合
には、フィードバックループ内の遅延時間と短くなった
クロック信号の周期との整合を取るために、外部クロッ
ク信号と内部クロック信号との位相差が２周期分(720
°)になるよう、ＤＬＬ回路で位相調整する必要があ
る。

【０００５】図１は、ＤＤＲ用の一般的なクロック発生
回路である。この回路では、外部から第１のクロックCL
Kとその逆相の第２のクロック/CLKとが供給され、それ
ぞれのクロックを基準にして、それぞれ設けたＤＬＬ回
路１２，１６によって２周期分（720°）遅延した第１
の内部クロックCLK1と第２の内部クロック/CLK1とを生
成する。それぞれのＤＬＬ回路には、入力バッファ１
０，１４を介して第１及び第２のクロックCLK、/CLKが
供給され、また、それぞれのクロックCLK、/CLKが、１
／４分周器１１，１５により、１／４分周されて、その
非反転、反転クロックがＤＬＬ回路１２，１６にそれぞ
れ供給される。生成された第１及び第２の内部クロック
CLK1、/CLK1は、それぞれ出力回路１８に供給され、出
力回路１８は、これらの内部クロックに応答して、内部
からのデータDATAを出力端子Ｄoutから出力する。

【０００６】かかるクロック発生回路は、第１及び第２
のクロックを基準にして、それぞれの制御用の内部クロ
ックを生成するので、第１及び第２の外部クロックの位
相の揺れであるジッタに対応して、内部クロックの位相
も合わせることができる。従って、システム側が供給す
る高速クロックのタイミングに忠実に対応することがで
きる。

【０００７】

【発明が解決しようとする課題】しかしながら、図１に
示したようなクロック発生回路は、２つの外部クロック
CLK、/CLKに対して、それぞれ大規模なＤＬＬ回路を設
ける必要がある。ＤＬＬ回路は、例えば本出願人が出願
した特開平10-112182号公報に開示される通り、クロッ
クを遅延させる可変遅延回路と、基準クロックと遅延ル
ープを経由した可変クロックとの位相を比較する位相比
較回路と、位相比較結果に応じて可変遅延回路の遅延量
を制御する遅延制御回路とを有する。そして、高速クロ
ックに対応するためには、上記した通りクロックの２周
期以上の遅延回路を内部に設ける必要がある。従って、
図１に示したクロック発生回路では、２周期以上の遅延
回路とその制御回路とを有するＤＬＬ回路が２個も必要
であり、回路規模が大きくなりすぎる。

【０００８】また、上記した通り、システムによっては
相補のクロックを供給せずに、第１のクロックCLKのみ
を供給する場合もある。かかる場合にも対応することが
できる同期型ＬＳＩが存在すれば、極めて広い適用範囲
を有することになる。

【０００９】そこで、本発明の目的は、供給される相補
の外部クロック信号のタイミングにそれぞれ対応した相
補の内部クロック信号を生成するクロック発生回路を提
供することにある。

【００１０】更に、本発明の目的は、相補の供給クロッ
クを基準にして相補の制御クロックを生成する回路規模
が小さいクロック発生回路を提供することにある。

【００１１】更に、本発明の目的は、相補の供給クロッ
クを基準にして相補の制御クロックを生成することがで
き、また、単一の供給クロックを基準にして相補の制御
クロックを生成することもできるクロック発生回路を提
供することにある。

【００１２】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、相補な第１及び第２の外部クロック信
号を取り込み、それぞれと所定の位相関係を有する相補
な第１及び第２の内部クロック信号を生成するクロック
発生器において、前記第１の外部クロック信号を所定時
間遅延させて、前記第１の内部クロック信号を生成し、
前記第１の内部クロック信号の位相が前記第１の外部ク
ロック信号と前記所定の位相関係を有するように前記所
定時間を制御する第１の内部クロック発生回路と、前記
第１及び第２の外部クロック信号の位相差を検出し、当
該位相差を前記第１の内部クロック信号の位相に加えて
前記第2の内部クロック信号を発生する第２の内部クロ
ック発生回路とを有することを特徴とする。

【００１３】上記の発明によれば、第２の内部クロック
発生回路は、第1の外部クロック信号と第2の外部クロッ
ク信号の位相差を検出し、その位相差を第1の内部クロ
ック信号に与えることにより第2の内部クロック信号を
生成する。第２の内部クロック発生回路内には、第1の
外部クロック信号と第2の外部クロック信号の位相差に
相当するほぼ1/2周期分(180°)程度の遅延量をもつ可変
遅延回路があればよく、その回路構成は簡単で小規模で
ある。

【００１４】更に、上記の目的を達成するために、本発
明は、相補な第１及び第２の外部クロック信号を取り込
み、それぞれと所定の位相関係を有する相補な第１及び
第２の内部クロック信号を生成するクロック発生器にお
いて、前記第１の外部クロック信号を第１の所定時間遅
延させて、前記第１の内部クロック信号を生成し、前記
第１の内部クロック信号の位相が前記第１の外部クロッ
ク信号と前記所定の位相関係を有するように前記第１の
所定時間を制御する第１の内部クロック発生回路と、前
記第１の外部クロック信号を第２の所定時間遅延させ
て、前記第２の内部クロック信号を生成し、前記第２の
内部クロック信号の位相が前記第２の外部クロック信号
と前記所定の位相関係を有するように前記第２の所定時
間を制御する第２の内部クロック発生回路とを有するこ
とを特徴とする。

【００１５】上記の発明によれば、第２の内部クロック
発生回路は、第２の外部クロック信号よりほぼ半周期
（180°）遅れた第１の外部クロック信号に対して、第
２の外部クロック信号と同期するような遅延量を与える
ようにすることで、第２の内部クロック発生回路内には
２周期分（760°）よりも小さい遅延量をもつ可変遅延
回路があればよく、その回路構成は簡単で小規模にな
る。

【００１６】更に、上記の目的を達成するために、本発
明は、相補な第１及び第２の外部クロック信号を取り込
む入力端子を有し、前記第１及び・または第２の外部ク
ロック信号と所定の位相関係を有する相補な第１及び第
２の内部クロック信号を生成するクロック発生器におい
て、前記第１の外部クロック信号を所定時間遅延させ
て、前記第１の内部クロック信号を生成し、前記第１の
内部クロック信号の位相が前記第１の外部クロック信号
と前記所定の位相関係を有するように前記所定時間を制
御する第１の内部クロック発生回路と、前記第２の外部
クロック信号の供給を検出するクロック検出回路と、前
記クロック検出回路が前記第２の外部クロック信号の供
給を検出した場合は、前記第１及び第２の外部クロック
信号の位相差を検出し、当該位相差を前記第１の内部ク
ロック信号の位相に加えて前記第2の内部クロック信号
を発生し、前記クロック検出回路が前記第２の外部クロ
ック信号の供給を検出しない場合は、前記第１の外部ク
ロック信号のほぼ半周期に対応する遅延量を生成し、当
該遅延量を前記第１の内部クロック信号に加えて前記第
２の内部クロック信号を発生する第２の内部クロック発
生回路とを有することを特徴とする。

【００１７】上記の発明によれば、逆相の第２の外部ク
ロック信号が供給されない場合と供給される場合とで、
第２の内部クロック発生回路を兼用することができるの
で、回路規模を小さくすることができる。

【００１８】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態例を説明する。しかしながら、かかる実施の形
態例が、本発明の技術的範囲を限定するものではない。

【００１９】［第１の実施の形態例］ ［クロック発生回路全体の構成］図２は、第1の実施の
形態例におけるクロック発生回路を示す図である。ま
た、図３及び４は、その動作のタイミングチャート図で
ある。図２のクロック発生回路は、第１の外部クロック
信号CLKとそれと逆極性でほぼ半周期（１８０°）位相
がずれた第２の外部クロック信号/CLKとを供給されて、
それぞれに対して所定の位相関係を有する第１及び第２
の内部クロック信号CLK1、/CLK1を生成する。図２のク
ロック発生回路では、第１の内部クロック信号CLK1は、
第１の外部クロック信号CLKと位相が一致する関係にあ
り、第１の内部クロック発生回路１２によって生成され
る。また、同様に、第２の内部クロック信号/CLK1は、
第２の外部クロック信号/CLKと位相が一致する関係にあ
り、第２の内部クロック発生回路１６によって生成され
る。生成された内部クロック信号は、例えば出力バッフ
ァ回路１８に供給され、そのタイミングに同期してデー
タDATAが出力端子Ｄoutから出力される。

【００２０】第1の外部クロック信号CLKは、入力バッフ
ァ１０を介して、クロックＮ２１として第１の内部クロ
ック発生回路１２および1/4分周器１１に入力される。1
/4分周器１１は、分周器スタート回路１９により動作制
御され、1/4分周した信号Ｎ２およびその反転信号Ｎ２
２を、第１の内部クロック発生回路１２に供給する。第
１の内部クロック発生回路１２は、クロックＮ１２を可
変遅延回路２０により制御された所定時間だけ遅延させ
て、第１の内部クロック信号CLK1を生成する。この可変
遅延回路２０の遅延量は、ＤＬＬ回路によって検出され
た遅延時間に制御される。

【００２１】ＤＬＬ回路は、1/4分周器１１により生成
された非反転クロックＮ２を遅延する可変遅延回路２１
と、その出力を遅延させるダミー出力バッファ２２とダ
ミー入力バッファ２３と、それらのダミーバッファを経
由した可変クロックＮ６と、基準クロックＮ２２との位
相を比較する位相比較回路２４と、位相結果に応じて両
クロックＮ２２、Ｎ６の位相が一致するように可変遅延
回路２０，２１に遅延制御信号φＥを供給する遅延制御
回路２５とで構成される。基準クロックＮ２２は、1/4
分周器１１により生成された反転クロックである。ま
た、ダミー出力バッファ２２は、出力バッファ回路１８
と同等の遅延特性を有し、また、ダミー入力バッファ２
３は、入力バッファ１０と同等の遅延特性を有する。

【００２２】1/4分周器１１は、上記ＤＬＬ回路内のク
ロックの周波数を低くして、その消費電力を節約するた
めに設けられる。更に、1/4分周器１１は、基準クロッ
クＮ２２として、第１の外部クロック信号CLK及びそれ
から生成されたクロックＮ２１に対して、２周期分遅れ
て立ち上がるクロックＮ２２を生成する。こうすること
により、ＤＬＬ回路の動作において、位相差のないクロ
ックＮ２を遅延させて２周期分（720°）遅れたクロッ
クＮ２２の位相と比較することができ、遅延ループ内に
正しく２周期分の遅延を生成することができる。但し、
クロックＮ２が位相比較回路２４に基準クロックとして
入力されても良い。また、クロックＮ２１がそのまま可
変遅延回路２１と位相比較回路２４に入力されても良
い。更に、クロックの周波数が高くない場合は、1/2分
周器であっても良い。

【００２３】上記の構成を有する第１の内部クロック発
生回路１２は、外部クロックCLKと位相が一致したタイ
ミングで、即ち位相差０°で、データDATAを出力するこ
とができるタイミングを有する第１の内部クロック信号
CLK1を生成することができる。

【００２４】図３の動作タイミングチャート図は、この
０°のＤＬＬ回路である第１の内部クロック発生回路の
動作を示す。図３に示される通り、第１の外部クロック
信号CLKは、入力バッファ１０を通過してクロックＮ２
１となる。このクロックＮ２１は、1/4分周器１１に入
力され、立ち上がりエッジの位相がクロックＮ２１と同
じ非反転のクロックＮ２と、立ち上がりエッジの位相が
クロックＮ２１より２周期、即ち７２０°遅れた反転ク
ロックＮ２２とが生成される。非反転クロックＮ２は、
可変遅延回路２１，ダミー出力バッファ２２，及びダミ
ー入力バッファ２３を通過して、可変クロックＮ６とし
て位相比較回路２４に供給される。そして、位相比較回
路２４は、基準クロックＮ２２と可変クロックＮ６の立
ち上がりエッジどうしを比較し、比較結果信号φＲ、φ
Ｓを生成する。遅延制御回路２５は、比較結果信号φ
Ｒ、φＳにしたがって、両クロックＮ２２，Ｎ６の位相
が一致するように、可変遅延回路２１，２０に遅延制御
信号φＥを供給する。これらの回路の詳細は、後述す
る。

【００２５】従って、ＤＬＬ回路の動作により、基準ク
ロックＮ２２のタイミングに可変クロックＮ６のタイミ
ングが一致するので、第１の外部クロック信号CLKの立
ち上がりエッジから、２周期分（720°）遅れたタイミ
ングで、出力Ｄoutが出力されるような第１の内部クロ
ック信号CLK1が生成される。従って、第１の内部クロッ
ク信号CLK1は、厳密にいえば、第１の外部クロック信号
CLKの位相より出力バッファ回路１８の遅延時間分だけ
早い位相を有する。

【００２６】第２の内部クロック発生回路１６は、第１
及び第２の外部クロック信号CLK、/CLKの位相差を検出
し、可変遅延回路３０によって、その位相差に対応する
遅延量を第１の内部クロック信号CLK1に加えて、第２の
内部クロック信号/CLK1を生成する。第１の内部クロッ
ク発生回路における基準クロックＮ２２は、第２の内部
クロック発生回路１６内の可変遅延回路３１にも供給さ
れる。一方、第2の外部クロック信号/CLKは、第２の入
力バッファ１４を介して1/4分周器１５に入力される。1
/4分周器１５は、分周器スタート回路１９により動作制
御され、1/4分周した信号の反転クロックＮ２４を、位
相比較器３２に、基準クロック入力として供給する。位
相比較器の第2入力には、クロックＮ２２が可変遅延回
路３１を介して、可変クロックＮ２５として供給され
る。位相比較器３２は、第１の入力Ｎ２４と第２の入力
Ｎ２５の位相を比較し、位相比較結果信号φＲ、φＳを
遅延制御回路３３に出力する。遅延制御回路は、第１の
入力Ｎ２４と第２の入力Ｎ２５の位相が一致するよう
に、可変遅延回路３１の遅延量を調整する。また、可変
遅延回路３１と同じ遅延量が可変遅延回路３０にも設定
される。

【００２７】図４の動作タイミングチャート図に示され
る通り、クロックＮ２２の立ち下がりエッジは、第１の
外部クロック信号CLKの立ち上がりエッジからほぼ入力
バッファ１０の遅延時間分遅れる。同様に、クロックＮ
２４の立ち下がりエッジは、第２の外部クロック信号CL
Kの立ち上がりエッジからほぼ入力バッファ１４の遅延
時間分遅れる。そして、ＤＬＬ回路動作により、可変遅
延回路３１には、クロックＮ２２とクロックＮ２４の位
相差分の遅延時間が設定される。従って、可変遅延回路
３０，３１に設定される遅延量は、第1の外部クロック
信号CLKと第2の外部クロック信号/CLKの位相差と等し
く、外部クロック信号のほぼ1/2周期分(180°)に相当す
る。可変遅延回路３０には、第1の内部クロック信号CLK
1が供給され、第１及び第２の外部クロック信号の位相
差に対応する遅延量が加えられて、第2の内部クロック
信号/CLK1が生成される。

【００２８】出力バッファ回路１８では、第1の内部ク
ロック信号CLK1および第2の内部クロック信号/CLK1にそ
れぞれ同期してデータDATAが出力端子Ｄoutから出力さ
れる。

【００２９】第１の実施の形態例における第２の内部ク
ロック発生回路１６内の可変遅延回路３０，３１は、第
１及び第２の外部クロック信号の位相差、即ち外部クロ
ック信号のほぼ1/2周期(180°)程度の遅延素子数があれ
ばよい。従って、従来例のように第１の内部クロック発
生回路１２と同じものをもう一つ設ける場合に比べて、
可変遅延回路の遅延素子数を少なくすることができ、チ
ップ面積を大幅に減少させることができる。しかも、両
方の内部クロック信号CLK1、/CLK1は、それぞれ第１及
び第２の外部クロック信号CLK、/CLKのタイミングに追
従する位相を有している。

【００３０】図４の動作タイミングチャート図から理解
される通り、第２の内部クロック発生回路１６には、ク
ロックＮ２２の代わりに非反転の分周クロックＮ２を、
クロックＮ２４の代わりに非反転の分周クロックを使用
しても、同様の動作を実現することができる。

【００３１】[分周器スタート回路の構成例および動作]
図４のタイミングチャート図から理解される通り、第２
の内部クロック発生回路１６では、クロックＮ２２をほ
ぼ1/2周期分だけ遅延させてクロックＮ２４と位相を一
致させている。従って、1/4分周器１１，１５は、第１
の分周器１１が先に分周を開始し、第２の分周器１５が
後で分周を開始することが好ましい。順番が逆になる
と、クロックＮ２２がクロックＮ２４より遅れてた位相
を有し、可変遅延回路３１には、２周期（720°）から1
/2周期（180°）を除いた3/2周期（540°）の遅延量が
必要になる場合がある。そこで、第１の実施の形態例で
は、分周器スタート回路１９を設ける。

【００３２】図５は、分周器スタート回路を示す図であ
る。図５中には、動作タイミングチャートも示される。
分周器スタート回路１９は、ＮＡＮＤゲート３１、1/2
分周器３２、パルスカウンタ３３及びインバータ３４で
構成され、スタート信号STARTを生成して分周器１１お
よび分周器１５に供給し、その動作開始のタイミングを
制御する。

【００３３】分周器スタート回路１９では、電源投入直
後に発生するパワーオンリセット信号RESETによりパル
スカウンタ３３がリセットされ、出力信号N28はＬレベ
ル、スタート信号STARTはＨレベルにそれぞれ設定され
る。スタート信号STARTがＨレベルになると、分周器１
１および分周器１５の分周動作が停止し、ゲート３１が
開いて、第1の外部クロック信号CLKがクロックＮ２６と
して1/2分周器３２に供給開始される。

【００３４】1/2分周器３２は、クロックＮ２６を1/2分
周して、パルスカウンタ３３に供給する。パルスカウン
タ３３は、クロックＮ２７の立ち上がりエッジをカウン
トし、４個目の立ち上がりエッジに同期して、スタート
信号STARTをＬレベルに設定する。スタート信号STARTが
Ｌレベルになると、分周器１１および分周器１５が、そ
れぞれ分周動作を開始する。

【００３５】分周器１１および分周器１５が動作を開始
するタイミングは、図中に時間ｔ１，ｔ２に示すよう
に、外部クロック信号CLK、/CLKの立ち上がりエッジに
同期している。そのため、まず第１の外部クロック信号
CLKに対して分周器１１が動作を開始し、その1/2周期(1
80°)後に第２の外部クロック信号/CLKに対して分周器
１５が動作を開始する。このように分周器１１，１５の
動作タイミングを制御することにより、第1の外部クロ
ック信号CLKと第2の外部クロック信号/CLKの短い方の位
相差（ほぼ180°）を第２の内部クロック発生回路内の
ＤＬＬ回路で正しく検出することができる。また、パル
スカウンタ３３により、電源が安定してから分周器１
１、１５が動作するように設定することができ、分周器
の安定動作が保証される。

【００３６】図５の分周器スタート回路において、1/2
分周器３２は設けなくても良い。但しその場合は、パル
スカウンタ３３の段数を倍にする必要がある。

【００３７】次に、第１及び第２の内部クロック発生回
路１２，１６内の、可変遅延回路２０，２１，３０，３
１、位相比較回路２４，３２、及び遅延制御回路２５，
３３の詳細回路について、説明する。

【００３８】［可変遅延回路］図６は、可変遅延回路２
０，２１，３０，３１の例を示す図である。可変遅延回
路２０で説明すると、入力クロックＮ２１を制御された
ゲート段数分遅延させて、出力クロックCLK1を出力す
る。可変遅延回路は、複数のインバータ９８〜１１２
と、ＮＡＮＤゲート１１３〜１２８により、図示される
通り構成される。ＮＡＮＤゲート１１３〜１２０の一方
の入力には、入力クロックＮ２１を遅延させたクロック
が供給され、他方の入力には遅延制御回路２５から遅延
制御信号φE-1 〜φE-32が供給される。遅延制御信号φ
E-1 〜φE-32は、いずれか１つの信号がＨレベルとな
り、残りの信号がＬレベルになる。

【００３９】仮に、遅延制御信号φE-1 がＨレベルとす
ると、他の遅延制御信号はすべてＬレベルになり、ＮＡ
ＮＤゲート１１３〜１１９の出力は全てＨレベルにな
る。その結果、ＮＡＮＤゲート１２１〜１２７は全てＬ
レベル、インバータ１０２〜１０８は全てＨレベルとな
る。そこで、入力クロックは、４つのインバータ９８〜
１０１と、ＮＡＮＤゲート１２０，１２８と、４つのイ
ンバータ１０９〜１１２とからなる合計１０段のゲート
の遅延量をもって、出力クロックＮ１２，Ｎ１３として
出力される。この状態が、遅延量が最小の状態である。
通常、電源投入時は、パワーオンリセット信号により遅
延量が最小の状態にリセットされる。

【００４０】そして、Ｈレベルの遅延制御信号φE-1 〜
φE-32が図中右側にシフト（シフトアップ）するたび
に、ＮＡＮＤゲート１２７及びインバータ１０８の２段
のゲートの遅延量が追加される。そして、遅延制御信号
φE-32がＨレベルになると、最大の遅延量となる。即
ち、遅延制御信号φE-1 〜φE-32の内、Ｈレベルの遅延
制御信号が右側に１つずれると、ＮＡＮＤゲートとイン
バータの２段分の遅延量が増加され、左側に１つずれる
と、同様の２段分の遅延量が減少される。従って、ゲー
トとインバータの２段分の遅延量が最小遅延単位にな
る。

【００４１】［位相比較回路］図７は、位相比較回路２
４，３２内の位相比較部の回路図である。また、図８
は、位相比較部の動作を示す波形図である。この位相比
較部は、ＮＡＮＤゲート１９９〜２０３及びインバータ
２１５からなる部分において、第１のクロック（可変ク
ロック）ｃ−ｃｌｋと第２のクロック（基準クロック）
ｄ−ｉ−ｃｌｋとの位相関係を検出して、ノードｎ１〜
ｎ４にその検出結果を生成する。両クロックの位相関係
は、図８（Ａ）に示される通り、第１のクロックｃ−ｃ
ｌｋに比較して第２のクロックｄ−ｉ−ｃｌｋの位相が
進んでいる状態と、図８（Ｂ）に示される通り、両クロ
ックの位相がほぼ一致している状態と、図８（Ｃ）に示
される通り、第１のクロックｃ−ｃｌｋに比較して第２
のクロックｄ−ｉ−ｃｌｋの位相が遅れている状態とに
分類される。

【００４２】図８（Ａ）の状態の場合は、両クロックが
Ｌレベルの状態では、ノードｎ１〜ｎ４は全てＨレベル
であり、その後、第２のクロックｄ−ｉ−ｃｌｋが先に
Ｈレベルになり、 ｎ１＝Ｌ、ｎ２＝Ｈ、ｎ３＝Ｌ、ｎ４＝Ｈ になる。その後、第１のクロックｃ−ｃｌｋが遅れてＨ
レベルになっても、上記のノードｎ１〜ｎ４の状態は変
化しない。ＮＡＮＤゲート１９８は、両クロックが共に
Ｈレベルになると出力をＬレベルにし、その立ち下がり
エッジから所定の幅のＨレベルパルスが、ＮＯＲゲート
２１６から出力される。このＨレベルパルスが、サンプ
リングパルスとしてＮＡＮＤゲート２０４〜２０７に供
給され、ノードｎ１〜ｎ４の状態が、ＮＡＮＤゲート２
０８，２０９からなるラッチ回路と、ＮＡＮＤゲート２
１０，２１１からなるラッチ回路とにそれぞれ取り込ま
れる。従って、信号φｂ、φｃ、φｄ、φｅは、図７の
表に示される通り、 φｂ＝Ｈ、φｃ＝Ｌ、φｄ＝Ｈ、φｅ＝Ｌ になる。

【００４３】図８（Ｂ）の状態は、第１のクロックｃ−
ｃｌｋに対して第２のクロックｄ−ｉ−ｃｌｋの位相
が、ＮＡＮＤゲート２０１とインバータ２１５の遅延時
間以内の範囲で遅れる場合である。ＮＡＮＤゲートとイ
ンバータの遅延時間は、上記した可変遅延回路の遅延制
御１段分の遅延量と同じであり、遅延量としては最小遅
延量に該当する。その場合は、第１のクロックｃ−ｃｌ
ｋが先にＨレベルとなり、 ｎ１＝Ｈ、ｎ２＝Ｌ になり、更に、インバータ２１５の出力が第２のクロッ
クｄ−ｉ−ｃｌｋよりも後にＨレベルになり、 ｎ３＝Ｌ、ｎ４＝Ｈ になる。

【００４４】従って、両クロックがＨレベルになるタイ
ミングでラッチされ、信号φｂ、φｃ、φｄ、φｅは、
図７の表に示される通り、 φｂ＝Ｌ、φｃ＝Ｈ、φｄ＝Ｈ、φｅ＝Ｌ になる。この場合は、位相が一致したことを意味するの
で、ロックオン検出回路４１８の出力のロックオン信号
ＪＳＴもＨレベルを出力する。

【００４５】図８（Ｃ）の状態では、第１のクロックｃ
−ｃｌｋが先にＨレベルになり、 ｎ１＝Ｈ、ｎ２＝Ｌ、ｎ３＝Ｈ、ｎ４＝Ｌ になる。その後、第２のクロックｄ−ｉ−ｃｌｋが遅れ
てＨレベルになっても、上記のノードｎ１〜ｎ４の状態
は変化しない。この状態が、両クロックがＨレベルにな
るタイミングでラッチされ、信号φｂ、φｃ、φｄ、φ
ｅは、図７の表に示される通り、 φｂ＝Ｌ、φｃ＝Ｈ、φｄ＝Ｌ、φｅ＝Ｈ になる。

【００４６】図７に示したロックオン検出回路４１８
は、ＡＮＤ回路で構成され、信号φｃ、φｄが共にＨレ
ベルになると、ロックオン信号JSTをＨレベルにする。

【００４７】図９は、位相比較回路２４，３２の位相比
較出力部の回路図である。また、図１０は、その位相比
較出力部の動作を示す波形図である。波形図の（Ａ），
（Ｂ），（Ｃ）は、図７及び図８の（Ａ），（Ｂ），
（Ｃ）にそれぞれ対応する。

【００４８】図９の位相比較出力部は、両クロックの位
相比較のタイミングで生成されるタイミング信号φａの
周波数を２分の１に分周する分周回路２１Ａと、その分
周回路２１Ａからの出力のタイミングに応答して、両ク
ロックの位相関係に応じて生成された信号φｂ、φｃ、
φｄ、φｅに基づいて、位相比較結果信号φSO〜φREを
出力する出力回路２１Ｂとから構成される。

【００４９】２分の１分周回路２１Ａは、ＪＫフリップ
フロップ構成であり、両クロックｃ−ｃｌｋ，ｄ−ｉ−
ｃｌｋが共にＨレベルになる時を図７中のＮＡＮＤゲー
ト１９８で検出し、その検出パルスφa を２分の１分周
して、逆相のパルス信号ｎ１１とｎ１２とを生成する。
検出パルスφa がゲート２２６，２２７に供給され、反
転検出パルス／φa がゲート２２２，２２３に供給さ
れ、ゲート２２８，２２９からなるラッチ回路と、ゲー
ト２２４，２２５からなるラッチ回路間で、反転信号を
転送する。その結果、２分の１分周された逆相のパルス
信号ｎ１１，ｎ１２が生成される。

【００５０】出力回路２１Ｂは、サンプリングラッチさ
れた信号φｂ、φｃ、φｄ、φｅをデコードして、第１
のクロックｃ−ｃｌｋの位相が第２のクロックｄ−ｉ−
ｃｌｋより遅れている時（状態（Ａ））は、ダイオード
２３６の出力をＨレベルにし、両クロックの位相が一致
している時（状態（Ｂ））は、ダイオード２３６と２３
７の出力を共にＬレベルにし、更に、第１のクロックｃ
−ｃｌｋの位相が第２のクロックｄ−ｉ−ｃｌｋより進
んでいる時（状態（Ｃ））は、ダイオード２３７の出力
をＨレベルにする。

【００５１】従って、出力回路２１Ｂは、ＮＡＮＤゲー
ト２３２〜２３５のデコード機能により、上記の状態
（Ａ）の時は、ＮＡＮＤゲート２３２，２３３が、タイ
ミング信号ｎ１１，ｎ１２に応答して、第２のクロック
ｄ−ｉ−ｃｌｋの位相を遅らせる様に、可変遅延回路１
３の遅延量を増加させる位相比較結果信号（シフトアッ
プ信号）φSO、φSEを、交互にＨレベルにする。即ち、
図１０（Ａ）に示される通りである。また、上記の状態
（Ｂ）の時は、出力回路２１Ｂは、図１０（Ｂ）の如
く、位相比較結果信号φSO〜φREを生成しない。更に、
上記の状態（Ｃ）の時は、図１０（Ｃ）の如く、ＮＡＮ
Ｄゲート２３４，２３５が、タイミング信号ｎ１１，ｎ
１２に応答して、第２のクロックｄ−ｉ−ｃｌｋの位相
を進める様に、可変遅延回路１２、１３の遅延量を減少
させる位相比較結果信号（シフトダウン信号）φRO、φ
REを、交互にＨレベルにする。

【００５２】［遅延制御回路］図１１は、遅延制御回路
２５，３３の一部の構成を示す回路図である。遅延制御
回路は、位相比較結果信号φSO〜φREに応答して、ＮＯ
Ｒゲート４３１−１〜４３１−３２から遅延制御信号φ
E-1 〜φE-32を出力する。図６に示した通り、遅延制御
信号φE-1 〜φE-32は、３２ビットで構成される。

【００５３】遅延制御回路は、位相比較結果信号（シフ
トアップ信号）φSO、φSEによりＨレベルの遅延制御信
号φE を右側にシフトし、可変遅延回路の遅延量を増加
させ、位相比較結果信号（シフトダウン信号）φRO、φ
REによりＨレベルの遅延制御信号φE を左側にシフトし
可変遅延回路の遅延量を減少させる。

【００５４】遅延制御回路２２の各段は、例えば１段目
では、ＮＡＮＤゲート４３２−１とインバータ４３３−
１からなるラッチ回路をそれぞれ有する。また、位相比
較結果信号φSEまたはφREによりラッチ回路４３２−１
と４３３−１の状態を強制的に反転させるトランジスタ
４３４−１，４３６−１を有する。トランジスタ４３８
−１，４３９−１は、反転の対象外の場合にトランジス
タ４３４−１，４３６−１によってはラッチ回路が反転
されないようにする為に設けられる。２段目〜３段目の
回路も同様の構成である。これらのトランジスタは全て
Ｎチャネル型である。

【００５５】今仮に、パワーオンリセットに伴いＬレベ
ルパルスのリセット信号φR が印加されると、ＮＡＮＤ
ゲート４３２−１〜３２の出力５ａ−１，３，５は全て
Ｈレベルになり、インバータ４３３−１〜３２の出力５
ａ−２，４，６は全てＬレベルになる。従って、ノード
５ａ−２がＬレベルになり、ＮＯＲゲート４３１−１の
出力の遅延制御信号φE-1 はＨレベルになる。また、ノ
ード５ａ−１，５ａ−３，５ａ−５が共にＨレベルであ
るので、それ以外の遅延制御信号φE-2 、φE-3 等は全
てＬレベルになる。即ち、リセット信号φR に応答し
て、遅延制御信号φE-1 がＨレベルになり、可変遅延回
路１３，１４は最小遅延時間に制御される。そして、こ
の状態では、トランジスタ４３８−１，４３９−１が共
にオン状態にあり、位相比較結果信号φSE，φREに応答
して状態が変更可能になっている。但し、トランジスタ
４３８−２はオフ状態にあり、位相比較結果信号φSOに
よっては状態は変更できない。

【００５６】次に、位相比較が実行されると、両クロッ
クの位相関係に応じて、位相比較結果信号φSO〜φREの
いずれかがＨレベルになる。今仮に、位相比較結果信号
φSEがＨレベルになると、トランジスタ４３４−１が導
通し、オン状態のトランジスタ４３８−１と共にノード
５ａ−１を強制的にＬレベルに引き下げて、インバータ
４３３−１の出力のノード５ａ−２を強制的にＨレベル
に引き上げる。その結果、ＮＯＲゲート４３１−１の出
力φE-1 はＬレベルになる。また、ノード５ａ−１と５
ａ−４が共にＬレベルであるので、ＮＯＲゲート４３１
−２の出力φE-2 はＨレベルになる。そして、１段目と
２段目のラッチ回路は、その状態を保持する。このφE-
2＝Hの時、４つのトランジスタ４３８−１，２と４３９
−１，２はオン状態になる。また、４つのノード５ａ−
１〜４は、それぞれＬ、Ｈ、Ｈ、Ｌレベルになる。

【００５７】更に、その後の位相比較により位相比較結
果信号φSOがＨレベルになると、同様の動作により、ノ
ード５ａ−３〜６が、それぞれＬ、Ｈ、Ｈ、Ｌレベルに
なり、ノード５ａ−３と５ａ−６が共にＬレベルになっ
て、遅延制御信号φE-3 がＨレベルになる。このφE-3
＝Ｈの時、トランジスタ４３８−２，３、４３９−２，
３は、全てオン状態になる。この様に、位相比較結果信
号のシフトアップ信号φSEとφSOにより、遅延時間が長
くなる様に遅延制御信号φE が右側にシフトアップす
る。

【００５８】逆に、位相比較結果信号φREとφROによ
り、上記と逆の動作により、遅延時間が短くなる様に遅
延制御信号φE が左側にシフトする。尚、上記した位相
比較回路の出力部の動作から明らかな通り、位相比較結
果信号のうちシフトアップ信号φSEとφSOは、第２のク
ロックｄ−ｉ−ｃｌｋが進んでいる時に位相比較毎に交
互に生成され、また、位相比較結果信号φREとφROは、
第２のクロックｄ−ｉ−ｃｌｋが遅れている時に位相比
較毎に交互に生成される。

【００５９】また、位相比較結果信号φSE、φSOに応答
して、遅延制御信号φE が次々に右側に移動し、最後に
遅延制御信号φE-32がＨレベルになる。この状態では、
インバータ４３３−３２の出力がＬレベル、ＮＡＮＤゲ
ート４３２−３２の出力がＨレベルにラッチされてい
る。そこで、更に、遅延時間を延ばす比較結果信号φSO
が供給されると、ＮＡＮＤゲート４３２−３２の出力が
Ｌレベルに引き下げられ、インバータ４３３−３２の出
力がＨレベルに引き上げられる。

【００６０】上記の位相比較動作は、分周されたクロッ
クｃ−ｃｌｋの立ち上がりエッジ毎に行われる。そし
て、電源投入時には、リセット信号φRにより可変遅延
回路が最小遅延時間に設定され、分周クロックｃ−ｃｌ
ｋの立ち上がり毎に位相比較と遅延時間調整が繰り返さ
れ、やがて、両クロック間の位相差が可変遅延回路の最
小遅延単位以内になると、ロックオン信号ＪＳＴがＨレ
ベルになる。また、パワーダウン動作から復帰した時
は、パワーダウン動作開始時と状態が異なるので、通常
ロックオフ状態にあり、しばらく位相調整動作を行うこ
とで、ロックオン信号ＪＳＴがＨレベルになる。

【００６１】位相比較回路３２は、前述の通り、クロッ
クＮ２５とＮ２４の立ち下がりエッジのタイミングを比
較する。従って、その場合は、図７の第１及び第２のク
ロックd-I-clkと第１のクロックc-clkをそれぞれインバ
ータにより反転してから、入力すれば良い。

【００６２】［第2の実施の形態例］ ［クロック発生回路全体の構成および動作］図１２は、
第2の実施の形態例におけるクロック発生回路の構成を
示す図である。また、図１３は、その動作タイミングチ
ャート図である。図１２のクロック発生回路は、第１の
実施の形態例と同様に、第１の内部クロック発生回路１
２と第２の内部クロック発生回路１６とを有する。第１
の内部クロック発生回路１２は、図２に示した第１の実
施の形態例と同じ構成を有し、第1の外部クロック信号C
LKからそれと所定の位相関係を有する第1の内部クロッ
ク信号CLK1を生成するＤＬＬ回路を有する。

【００６３】一方、第２の内部クロック発生回路１６
は、第１の外部クロック信号CLKから生成されたクロッ
クＮ３１を、可変遅延回路４０により所定の遅延時間遅
らせて、第２の内部クロック信号/CLK1を生成する。そ
して、可変遅延回路４０に制御された遅延時間を与える
ために、可変遅延回路４１、ダミー出力バッファ４４、
ダミー入力バッファ４５、位相比較回路４２及び遅延制
御回路４３からなるＤＬＬ回路を有する。

【００６４】このＤＬＬ回路では、第１の外部クロック
CLKから入力バッファ１０分の遅れをもつクロックＮ３
２を、遅延回路４１，４４，４５により遅延させ、その
遅させた可変クロックＮ３７を、第２の外部クロック/C
LKから入力バッファ１４の遅れをもつクロックＮ３４の
位相に一致させる。従って、第２の内部クロック信号/C
LK1と同位相のクロックＮ３５は、第２の外部クロック
信号/CLKのタイミングでデータDATAを出力するタイミン
グに制御される。

【００６５】図１３に従ってより詳細に説明すると、第
2の外部クロック信号/CLKは、入力バッファ１４を経由
してクロックＮ３３として1/4分周器１５に入力され
る。1/4分周器１５は、分周器スタート回路により別の1
/4分周器１１より先に動作開始するよう制御され、1/4
分周した信号の反転クロックＮ３４を、位相比較器４２
に第1入力（基準クロック入力）として供給する。第1の
外部クロック信号CLKを1/4分周した信号Ｎ３２は、ＤＬ
Ｌ回路内の可変遅延回路４１、ダミー出力バッファ４
４、ダミー入力バッファ４５を介して、位相比較器４２
の第2入力（可変クロック入力）Ｎ３７として供給され
る。位相比較器４２の構成例および動作は、上記と同様
である。遅延制御回路４３は、位相比較器４２での位相
比較結果信号φＲ、φＳに応じて、第１の入力Ｎ３４お
よび第２の入力Ｎ３７の位相が一致するように可変遅延
回路４１の遅延量を制御する。また、可変遅延回路４１
と同じ遅延量が可変遅延回路４０にも設定される。

【００６６】ここで、第１の入力Ｎ３４の立ち上がりエ
ッジと第２の入力Ｎ３７の立ち上がりエッジの位相が一
致するためには、図１３に示すように、可変遅延回路４
１、ダミー出力バッファ４４、ダミー入力バッファ４５
の遅延ループが、外部クロック信号のほぼ3/2周期分(54
0°)の遅延量をクロックＮ３２に与える必要がある。そ
して、可変遅延回路４０は、入力バッファ１０から出力
された第1の外部クロック信号と実質的に同じクロック
Ｎ３１に所定の遅延量、3/2周期分(540°)からダミー回
路４４，４５の遅延量を除いた遅延量、を与え、第2の
内部クロック信号/CLK1を生成し、出力バッファ回路１
８に供給する。従って、第２の内部クロック信号/CLK1
は、第２の外部クロック信号/CLKのタイミングに対応し
た位相を有することになる。出力バッファ回路１８は、
第1の内部クロック信号CLK1および第2の内部クロック信
号/CLK1にそれぞれ同期して、データDATAを出力する。

【００６７】本実施の形態例における第２の内部クロッ
ク発生回路１６内の可変遅延回路４０，４１では、外部
クロック信号の3/2周期(540°)程度の遅延素子数があれ
ばよい。従って、可変遅延回路４０，４１は、第１の内
部クロック発生回路をもう一つ設ける場合に比べて、遅
延素子数が3/4程度で構成できるので、チップ面積を減
少させることができる。

【００６８】尚、図１４から理解される通り、図１２の
クロック発生回路において、クロックＮ３２の代わりに
その反転クロックを、クロックＮ３４の代わりにその非
反転クロックをそれぞれ利用することもできる。また、
クロックＮ３２の代わりにクロックＮ３１と利用して、
クロックＮ３４の代わりにクロックＮ３３を利用しても
良い。

【００６９】[分周器スタート回路の構成例および動作]
図１４から理解される通り、クロックＮ３２より前にク
ロックＮ３４が生成されることが好ましい。従って、第
２の実施の形態例では、分周器スタート回路１９は、第
１の分周器１１よりも第２の分周器１５を先に動作開始
させるように制御する。

【００７０】分周器スタート回路は、基本的には図５に
示した第1の実施の形態例と同様である。ただし、この
実施の形態例では、第1の外部クロック信号CLKではなく
第2の外部クロック信号/CLKをパルスカウンタ３３に入
力する点が異なる。そのため、分周器１１および分周器
１５が動作を開始するタイミングは、第2の外部クロッ
ク信号/CLKの立ち上がりエッジに同期する。図１３に示
すように、まず第２の外部クロック信号/CLKにより分周
器１５が動作を開始してクロックＮ３４を発生し、その
1/2周期(180°)後に、第１の外部クロックCLKにより分
周器１１が動作を開始してクロックＮ３２を発生する。

【００７１】［第3の実施の形態例］第３の実施の形態
例におけるクロック発生回路は、外部から相補の第１及
び第２の外部クロック信号CLK、/CLKが供給される場合
に、第１の実施の形態例における第２の内部クロック発
生回路を利用して第２の内部クロック信号/CLK1を生成
し、外部から一方の外部クロック信号CLKのみが供給さ
れる場合に、第２の内部クロック発生回路は、1/2周期
（180°）分の遅延量を検出して、第１の内部クロック
信号CLK1にその遅延量を加えて、第２の内部クロック信
号/CLK1を生成する。そして、第２の内部クロック発生
回路は、位相比較回路や遅延制御回路、及び可変遅延回
路の一部を共用することで、回路規模を小さく抑える。

【００７２】図１４は、第３の実施の形態例におけるク
ロック発生回路を示す図である。図２に示した第１の実
施の形態例と同じ部分には同じ引用番号を与えた。図１
４の例では、図２の回路の構成要素に加えて、1/2分周
器４６、クロック状態検出回路４７を有する。更に、第
２の内部クロック発生回路１６内には、可変遅延回路５
０が追加され、相補の外部クロック信号が供給される場
合と、一方の外部クロック信号しか供給されない場合と
で切り換えるためのスイッチＳＷ１，ＳＷ２が追加され
る。

【００７３】第１の外部クロック信号CLKと共に第2の外
部クロック信号/CLKが入力される場合、クロック状態検
出回路４７がその状態を検出し、第２の内部クロック発
生回路内のSW1およびSW2に切り換え信号を出力する。そ
の結果、SW1およびSW2は接点Bに切り替えられる。その
結果、第２の内部クロック発生回路１６は、図２に示し
た第1の実施の形態例と同じになり、２つの外部クロッ
ク信号間の位相差を検出し、可変遅延回路３０によって
その位相差を第１の内部クロック信号CLK1に加えること
で、第２の内部クロック信号/CLK1を生成する。

【００７４】第2の外部クロック信号/CLKが入力されな
い場合、クロック状態検出回路４７がその状態を検出
し、第２の内部クロック発生回路１６内のSW1およびSW2
に切り換え信号を出力する。その結果、SW1およびSW2は
接点Aに切り替えられる。その結果、第１の外部クロッ
ク信号CLKから生成された1/2分周されたクロックＮ７が
入力される可変遅延回路５０の出力クロックＮ９が、ス
イッチＳＷ１を介して可変遅延回路３１に供給される。
また、スイッチＳＷ２により、第１の外部クロック信号
CLKから生成された1/2分周された反転クロックＮ８が、
位相比較回路３２に基準クロックとして供給される。そ
の結果、ＤＬＬ回路は、可変遅延回路５０，３１に第１
の外部クロック信号CLKの１周期分の遅延量を検出す
る。その結果、可変遅延回路３０には1/2周期（180°）
分の遅延量が生成される。

【００７５】図１５は、上記の第2の外部クロック信号/
CLKが入力されない場合の動作タイミングチャート図で
ある。この図の上半分は、第１の内部クロック発生回路
１２の動作を、下半分は、第２の内部クロック発生回路
１６の動作を示す。1/2分周された非反転クロックＮ７
は、第１の外部クロック信号CLKの２倍の周期を有し、
よって、反転クロックＮ８の立ち上がりエッジは、非反
転クロックＮ７の立ち上がりエッジよりも１周期分（36
0°）の遅延を有する。従って、非反転クロックＮ７が
可変遅延回路５０，３１で遅延されて、１周期分遅れの
反転クロックＮ８の立ち上がりエッジと一致するよう
に、ＤＬＬ回路によって制御されることで、可変遅延回
路５０、３１には、第１の外部クロック信号CLKの１周
期分（360°）の遅れが生成される。可変遅延回路３
０，５０，３１それぞれは同じ遅延制御信号φＥによっ
て制御されるので、それぞれの可変遅延回路の遅延量
は、1/2周期分（180°）になる。その結果、第１の内部
クロック信号CLK1にこの1/2周期分の遅れが、可変遅延
回路３０により与えられて、逆極性の第２の内部クロッ
ク信号/CLK1が生成される。

【００７６】第３の実施の形態例の場合は、第２の内部
クロック発生回路１６内の可変遅延回路の遅延素子数
は、第１の実施の形態例と同様に外部クロック信号の1/
2周期分(180°)程度あればよい。そのため、遅延制御回
路３３の規模を小さくすることができる。また、２つの
場合において、回路要素を共用しているので、全体の回
路規模を大きくすることなく、第2の外部クロック信号/
CLKの入力有り、なしの２つの状態に対応することがで
きる。

【００７７】図１６は、クロック状態検出回路を示す図
である。また、図１７はその動作タイミングチャート図
である。それぞれの外部クロック信号CLK、/CLKは入力
バッファ５１，５２を介して、Ｈエッジパルス化回路５
３，５４に入力され、それぞれの立ち上がりエッジに応
答したパルス信号Ａ，Ｂが生成される。ＮＯＲゲート６
８，６９からなるラッチ回路は、電源投入後のスタータ
信号ａに応答して、信号ｃをＬレベルにし、電源投入後
の所定時間後に発生するモードレジスタセット信号ｂに
よって、信号ｃをＨレベルにする。そして、信号ｃがＬ
レベルの期間に、クロック状態検出回路は、第２の外部
クロック信号/CLKが供給されているか否かを検出する。

【００７８】図１７の実線は、第２の外部クロック信号
/CLKが供給されている場合であり、破線は供給されてい
ない場合を示す。供給されている場合は、パルス信号Ａ
が生成されるので、トランジスタＱ１を導通させて、ノ
ードＤをＨレベルにし、その状態がインバータ５７，５
８によりラッチされる。そして、パスル信号Ｂに応答し
てゲート５９が開き、ノードＤの状態がノードＥに伝え
られてラッチされる。その後、デレー回路５５により遅
延したパルス信号Ｃにより、トランジスタＱ２が導通し
て、ノードＤをＬレベルにする。更に、パルス信号Ａに
応答してノードＤは再びＨレベルになり、パルス信号Ｂ
によりゲート５９が開いても、ノードＥの状態に変化は
ない。やがて、信号ｃがＨレベルになると、ゲート６５
が開いて、ノードＥのＨレベルの状態が検出信号ＤＣＫ
として出力される。

【００７９】第２の外部クロック信号/CLKが供給されな
い場合は、パルス信号Ａが生成されないので、ノードE
は常にＬの状態になり、検出信号ＤＣＫはＬレベルにな
る。

【００８０】

【発明の効果】以上、本発明によれば、相補の外部クロ
ック信号それぞれのタイミングに対応した相補の内部ク
ロック信号を生成することができるクロック発生回路を
提供することができる。

【００８１】更に、本発明によれば、一方の内部クロッ
ク信号に対して両外部クロックの位相差を加えて他方の
内部クロック信号を生成するので、回路規模を小さくす
ることができる。

【００８２】更に、本発明によれば、一方の外部クロッ
ク信号に対して他方の外部クロック信号のタイミングに
整合させて第２の内部クロック信号を生成するので、回
路規模を小さくすることができる。

【００８３】更に、本発明によれば、２つの外部クロッ
ク信号が供給される場合も、一方の外部クロック信号の
みが供給される場合も、相補の内部クロック信号を生成
することができる。

【図面の簡単な説明】

【図１】ＤＤＲ用の一般的なクロック発生回路である。

【図２】第1の実施の形態例におけるクロック発生回路
を示す図である。

【図３】図２の動作のタイミングチャート図である。

【図４】図２の動作のタイミングチャート図である。

【図５】分周器スタート回路を示す図である。

【図６】可変遅延回路の回路図である。

【図７】位相比較回路の比較部の回路図である。

【図８】図７の動作タイミングチャート図である。

【図９】位相比較回路の位相比較出力部の回路図である

【図１０】図９の動作タイミングチャート図である。

【図１１】遅延制御回路の回路図である。

【図１２】第2の実施の形態例におけるクロック発生回
路の構成を示す図である。

【図１３】図１２の動作タイミングチャート図である。

【図１４】第３の実施の形態例におけるクロック発生回
路の構成を示す図である。

【図１５】図１４の動作タイミングチャート図である。

【図１６】クロック状態検出回路を示す図である。

【図１７】図１６の動作タイミングチャート図である。

【符号の説明】

１０，１４ 入力バッファ １１，１５ 分周器 １２，１６ 第１、第２の内部クロック発生回路 CLK、/CLK 第１、第２の外部クロック信号 CLK1、/CLK1 第１、第２の内部クロック信号

フロントページの続き Ｆターム(参考） 5B024 AA07 BA21 CA13 5B079 AA07 CC02 CC08 CC14 DD03 DD06 DD13 DD17 DD20 5J106 AA03 CC21 CC52 CC59 DD24 DD43 KK39 5K047 AA16 CC11 GG01 GG08 GG09 MM36 MM55 MM60 MM63

Claims (14)

【特許請求の範囲】
1. 【請求項１】相補な第１及び第２の外部クロック信号を
   取り込み、それぞれと所定の位相関係を有する相補な第
   １及び第２の内部クロック信号を生成するクロック発生
   器において、 前記第１の外部クロック信号を所定時間遅延させて、前
   記第１の内部クロック信号を生成し、前記第１の内部ク
   ロック信号の位相が前記第１の外部クロック信号と前記
   所定の位相関係を有するように前記所定時間を制御する
   第１の内部クロック発生回路と、 前記第１及び第２の外部クロック信号の位相差を検出
   し、当該位相差を前記第１の内部クロック信号の位相に
   加えて前記第2の内部クロック信号を発生する第２の内
   部クロック発生回路とを有することを特徴とするクロッ
   ク発生回路。
2. 【請求項２】請求項１において、 前記第１の内部クロック発生回路は、 前記第１の外部クロック信号から生成される第１の基準
   クロックを制御された遅延量だけ遅延させる第１の可変
   遅延回路と、前記第１の基準クロックと前記第１の可変
   遅延回路によって遅延された第１の可変クロックとの位
   相を比較する第１の位相比較回路と、前記位相比較結果
   に応じて前記第１の可変遅延回路の遅延量を可変制御す
   る第１の遅延制御回路とを有し、前記制御された遅延量
   に応じて前記第１の外部クロックの位相を前記所定時間
   遅延させることを特徴とするクロック発生回路。
3. 【請求項３】請求項２において、 更に、前記第１の外部クロック信号を分周して前記第１
   の基準クロック信号を生成する第１の分周器を有するこ
   とを特徴とするクロック発生回路。
4. 【請求項４】請求項１において、 前記第２の内部クロック発生回路は、 前記第１の外部クロックから生成された第１の基準クロ
   ックを前記位相差に対応する遅延時間だけ遅延させる第
   ２の可変遅延回路と、前記第２の外部クロックから生成
   された第２の基準クロックと前記第２の可変遅延回路に
   よって遅延された第２の可変クロックとの位相を比較す
   る第２の位相比較回路と、前記位相比較結果に応じて前
   記第２の可変遅延回路の遅延量を可変制御する第２の遅
   延制御回路とを有し、前記第１の内部クロック信号を前
   記第２の可変遅延回路の遅延量だけ遅延させて前記第２
   の内部クロック信号を生成することを特徴とするクロッ
   ク発生回路。
5. 【請求項５】請求項４において、 更に、前記第２の外部クロック信号を分周して前記第２
   の基準クロック信号を生成する第２の分周器を有するこ
   とを特徴とするクロック発生回路。
6. 【請求項６】請求項５において、 更に、前記第１の外部クロック信号を分周して前記第１
   の基準クロック信号を生成する第１の分周器を有し、 前記第１の分周器が、前記第２の分周器よりも早く動作
   開始することを特徴とするクロック発生回路。
7. 【請求項７】相補な第１及び第２の外部クロック信号を
   取り込み、それぞれと所定の位相関係を有する相補な第
   １及び第２の内部クロック信号を生成するクロック発生
   器において、 前記第１の外部クロック信号を第１の所定時間遅延させ
   て、前記第１の内部クロック信号を生成し、前記第１の
   内部クロック信号の位相が前記第１の外部クロック信号
   と前記所定の位相関係を有するように前記第１の所定時
   間を制御する第１の内部クロック発生回路と、 前記第１の外部クロック信号を第２の所定時間遅延させ
   て、前記第２の内部クロック信号を生成し、前記第２の
   内部クロック信号の位相が前記第２の外部クロック信号
   と前記所定の位相関係を有するように前記第２の所定時
   間を制御する第２の内部クロック発生回路とを有するこ
   とを特徴とするクロック発生回路。
8. 【請求項８】請求項７において、 前記第１の内部クロック発生回路は、 前記第１の外部クロック信号から生成される第１の基準
   クロックを制御された遅延量だけ遅延させる第１の可変
   遅延回路と、前記第１の基準クロックと前記第１の可変
   遅延回路によって遅延された第１の可変クロックとの位
   相を比較する第１の位相比較回路と、前記位相比較結果
   に応じて前記第１の可変遅延回路の遅延量を可変制御す
   る第１の遅延制御回路とを有し、前記制御された遅延量
   に応じて前記第１の外部クロックの位相を前記所定時間
   遅延させることを特徴とするクロック発生回路。
9. 【請求項９】請求項８において、 更に、前記第１の外部クロック信号を分周して前記第１
   の基準クロック信号を生成する第１の分周器を有するこ
   とを特徴とするクロック発生回路。
10. 【請求項１０】請求項７において、 前記第２の内部クロック発生回路は、 前記第１の外部クロックから生成された第１の基準クロ
    ックを前記第２の所定時間だけ遅延させる第２の可変遅
    延回路と、前記第２の外部クロックから生成された第２
    の基準クロックと前記第２の可変遅延回路によって遅延
    された第２の可変クロックとの位相を比較する第２の位
    相比較回路と、前記位相比較結果に応じて前記第２の可
    変遅延回路の遅延量を可変制御する第２の遅延制御回路
    とを有し、前記第１の外部クロック信号を前記第２の可
    変遅延回路の遅延量だけ遅延させて前記第２の内部クロ
    ック信号を生成することを特徴とするクロック発生回
    路。
11. 【請求項１１】請求項１０において、 更に、前記第２の外部クロック信号を分周して前記第２
    の基準クロック信号を生成する第２の分周器を有するこ
    とを特徴とするクロック発生回路。
12. 【請求項１２】請求項１１において、 更に、前記第１の外部クロック信号を分周して前記第１
    の基準クロック信号を生成する第１の分周器を有し、 前記第２の分周器が、前記第１の分周器よりも早く動作
    開始することを特徴とするクロック発生回路。
13. 【請求項１３】相補な第１及び第２の外部クロック信号
    を取り込む入力端子を有し、前記第１及び・または第２
    の外部クロック信号と所定の位相関係を有する相補な第
    １及び第２の内部クロック信号を生成するクロック発生
    器において、 前記第１の外部クロック信号を所定時間遅延させて、前
    記第１の内部クロック信号を生成し、前記第１の内部ク
    ロック信号の位相が前記第１の外部クロック信号と前記
    所定の位相関係を有するように前記所定時間を制御する
    第１の内部クロック発生回路と、 前記第２の外部クロック信号の供給を検出するクロック
    検出回路と、 前記クロック検出回路が前記第２の外部クロック信号の
    供給を検出した場合は、前記第１及び第２の外部クロッ
    ク信号の位相差を検出し、当該位相差を前記第１の内部
    クロック信号の位相に加えて前記第2の内部クロック信
    号を発生し、前記クロック検出回路が前記第２の外部ク
    ロック信号の供給を検出しない場合は、前記第１の外部
    クロック信号のほぼ半周期に対応する遅延量を生成し、
    当該遅延量を前記第１の内部クロック信号に加えて前記
    第２の内部クロック信号を発生する第２の内部クロック
    発生回路とを有することを特徴とするクロック発生回
    路。
14. 【請求項１４】請求項１３において、 前記第２の内部クロック発生回路は、 前記第１の内部クロック信号を遅延させる第１の可変遅
    延回路と、 第２、第３の可変遅延回路と、 基準クロックと可変クロックとの位相を比較し、前記位
    相比較に従って、前記第１、第２、及び第３の可変遅延
    回路の遅延量をそれぞれ制御する位相比較・遅延制御回
    路とを有し、 前記第２の外部クロック信号の供給が検出された場合
    は、前記第１の外部クロック信号が前記第３の可変遅延
    回路で遅延されて前記可変クロックが生成され、かつ前
    記第２の外部クロック信号から前記基準クロックが生成
    され、 前記第２の外部クロック信号の供給が検出されない場合
    は、前記第１の外部クロック信号が前記第２及び第３の
    可変遅延回路で遅延されて前記可変クロックが生成さ
    れ、かつ前記第１の外部クロック信号から前記基準クロ
    ックが生成されることを特徴とするクロック発生回路。