JP3888792B2 - クロック発生回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、外部クロック信号を受けて外部クロックと所定の位相関係を有する内部クロック信号を発生するクロック発生回路に関し、特に、外部クロックとその反転クロックとそれぞれ所定の位相関係を有する内部クロック及びその反転クロックを生成することができ、かつ回路規模をできるだけ小さくしたクロック発生回路に関する。
【0002】
【従来の技術】
高速動作が可能な同期型DRAM(SDRAM)等は、外部クロックを供給されその外部クロックと所定の位相関係を有する制御用の内部クロックを内部で生成し、内部クロックに同期して入力信号の取り込みや出力信号の出力などを行う。従って、かかる同期型DRAM等は、内部に内部クロックを生成するクロック発生回路を有する。
【0003】
また、SDRAM等の同期型半導体装置では、近年、データ転送速度を向上させるため、クロック信号の立ち上がりエッジ(位相0°)だけでなく立ち下がりエッジ(位相180°)にも同期して所定の動作が行われるDDR技術(DDR: Double Data Rate)が導入されている。例えば、2つの逆相の制御クロックの立ち上がりエッジにそれぞれ同期して、読み出しデータの出力を行うことにより、高速読み出しを行う。
【0004】
このDDR技術を実現するためには、相補動作する2種類のクロック信号が必要となる。このとき、外部から第1のクロック信号CLKのみが供給されてLSI内部で2種類の制御用の内部クロック信号を生成する場合と、第1のクロック信号CLKおよびそれと逆相の第2のクロック信号/CLKが外部から供給され、LSI内部で2種類の制御用の内部クロックを生成する場合とがある。どちらの場合においても、外部クロック信号のタイミングに制御用の内部クロック信号を同期させるために、DDL回路(Delayed Lock Loop)が必要になる。DDL回路では、外部クロック信号に対して、例えば1周期分(360°)の位相差を持つ内部クロック信号が生成される。しかし、周波数の高い外部クロック信号の場合には、フィードバックループ内の遅延時間と短くなったクロック信号の周期との整合を取るために、外部クロック信号と内部クロック信号との位相差が2周期分(720°)になるよう、DLL回路で位相調整する必要がある。
【0005】
図1は、DDR用の一般的なクロック発生回路である。この回路では、外部から第1のクロックCLKとその逆相の第2のクロック/CLKとが供給され、それぞれのクロックを基準にして、それぞれ設けたDLL回路12,16によって2周期分(720°)遅延した第1の内部クロックCLK1と第2の内部クロック/CLK1とを生成する。それぞれのDLL回路には、入力バッファ10,14を介して第1及び第2のクロックCLK、/CLKが供給され、また、それぞれのクロックCLK、/CLKが、1/4分周器11,15により、1/4分周されて、その非反転、反転クロックがDLL回路12,16にそれぞれ供給される。生成された第1及び第2の内部クロックCLK1、/CLK1は、それぞれ出力回路18に供給され、出力回路18は、これらの内部クロックに応答して、内部からのデータDATAを出力端子Doutから出力する。
【0006】
かかるクロック発生回路は、第1及び第2のクロックを基準にして、それぞれの制御用の内部クロックを生成するので、第1及び第2の外部クロックの位相の揺れであるジッタに対応して、内部クロックの位相も合わせることができる。従って、システム側が供給する高速クロックのタイミングに忠実に対応することができる。
【0007】
【発明が解決しようとする課題】
しかしながら、図1に示したようなクロック発生回路は、2つの外部クロックCLK、/CLKに対して、それぞれ大規模なDLL回路を設ける必要がある。DLL回路は、例えば本出願人が出願した特開平10-112182号公報に開示される通り、クロックを遅延させる可変遅延回路と、基準クロックと遅延ループを経由した可変クロックとの位相を比較する位相比較回路と、位相比較結果に応じて可変遅延回路の遅延量を制御する遅延制御回路とを有する。そして、高速クロックに対応するためには、上記した通りクロックの2周期以上の遅延回路を内部に設ける必要がある。従って、図1に示したクロック発生回路では、2周期以上の遅延回路とその制御回路とを有するDLL回路が2個も必要であり、回路規模が大きくなりすぎる。
【0008】
また、上記した通り、システムによっては相補のクロックを供給せずに、第1のクロックCLKのみを供給する場合もある。かかる場合にも対応することができる同期型LSIが存在すれば、極めて広い適用範囲を有することになる。
【0009】
そこで、本発明の目的は、供給される相補の外部クロック信号のタイミングにそれぞれ対応した相補の内部クロック信号を生成するクロック発生回路を提供することにある。
【0010】
更に、本発明の目的は、相補の供給クロックを基準にして相補の制御クロックを生成する回路規模が小さいクロック発生回路を提供することにある。
【0011】
更に、本発明の目的は、相補の供給クロックを基準にして相補の制御クロックを生成することができ、また、単一の供給クロックを基準にして相補の制御クロックを生成することもできるクロック発生回路を提供することにある。
【0012】
【課題を解決するための手段】
上記の目的を達成するために、本発明は、相補な第1及び第2の外部クロック信号を取り込み、それぞれと所定の位相関係を有する相補な第1及び第2の内部クロック信号を生成するクロック発生器において、
前記第1の外部クロック信号を所定時間遅延させて、前記第1の内部クロック信号を生成し、前記第1の内部クロック信号の位相が前記第1の外部クロック信号と前記所定の位相関係を有するように前記所定時間を制御する第1の内部クロック発生回路と、
前記第1及び第2の外部クロック信号の位相差を検出し、当該位相差を前記第1の内部クロック信号の位相に加えて前記第2の内部クロック信号を発生する第2の内部クロック発生回路とを有することを特徴とする。
【0013】
上記の発明によれば、第2の内部クロック発生回路は、第1の外部クロック信号と第2の外部クロック信号の位相差を検出し、その位相差を第1の内部クロック信号に与えることにより第2の内部クロック信号を生成する。第2の内部クロック発生回路内には、第1の外部クロック信号と第2の外部クロック信号の位相差に相当するほぼ1/2周期分(180°)程度の遅延量をもつ可変遅延回路があればよく、その回路構成は簡単で小規模である。
【0014】
更に、上記の目的を達成するために、本発明は、相補な第1及び第2の外部クロック信号を取り込み、それぞれと所定の位相関係を有する相補な第1及び第2の内部クロック信号を生成するクロック発生器において、
前記第1の外部クロック信号を第1の所定時間遅延させて、前記第1の内部クロック信号を生成し、前記第1の内部クロック信号の位相が前記第1の外部クロック信号と前記所定の位相関係を有するように前記第1の所定時間を制御する第1の内部クロック発生回路と、
前記第1の外部クロック信号を第2の所定時間遅延させて、前記第2の内部クロック信号を生成し、前記第2の内部クロック信号の位相が前記第2の外部クロック信号と前記所定の位相関係を有するように前記第2の所定時間を制御する第2の内部クロック発生回路とを有することを特徴とする。
【0015】
上記の発明によれば、第2の内部クロック発生回路は、第2の外部クロック信号よりほぼ半周期(180°)遅れた第1の外部クロック信号に対して、第2の外部クロック信号と同期するような遅延量を与えるようにすることで、第2の内部クロック発生回路内には2周期分(760°)よりも小さい遅延量をもつ可変遅延回路があればよく、その回路構成は簡単で小規模になる。
【0016】
更に、上記の目的を達成するために、本発明は、相補な第1及び第2の外部クロック信号を取り込む入力端子を有し、前記第1及び・または第2の外部クロック信号と所定の位相関係を有する相補な第1及び第2の内部クロック信号を生成するクロック発生器において、
前記第1の外部クロック信号を所定時間遅延させて、前記第1の内部クロック信号を生成し、前記第1の内部クロック信号の位相が前記第1の外部クロック信号と前記所定の位相関係を有するように前記所定時間を制御する第1の内部クロック発生回路と、
前記第2の外部クロック信号の供給を検出するクロック検出回路と、
前記クロック検出回路が前記第2の外部クロック信号の供給を検出した場合は、前記第1及び第2の外部クロック信号の位相差を検出し、当該位相差を前記第1の内部クロック信号の位相に加えて前記第2の内部クロック信号を発生し、前記クロック検出回路が前記第2の外部クロック信号の供給を検出しない場合は、前記第1の外部クロック信号のほぼ半周期に対応する遅延量を生成し、当該遅延量を前記第1の内部クロック信号に加えて前記第2の内部クロック信号を発生する第2の内部クロック発生回路とを有することを特徴とする。
【0017】
上記の発明によれば、逆相の第2の外部クロック信号が供給されない場合と供給される場合とで、第2の内部クロック発生回路を兼用することができるので、回路規模を小さくすることができる。
【0018】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、かかる実施の形態例が、本発明の技術的範囲を限定するものではない。
【0019】
[第1の実施の形態例]
[クロック発生回路全体の構成]
図2は、第1の実施の形態例におけるクロック発生回路を示す図である。また、図3及び4は、その動作のタイミングチャート図である。図2のクロック発生回路は、第1の外部クロック信号CLKとそれと逆極性でほぼ半周期(180°)位相がずれた第2の外部クロック信号/CLKとを供給されて、それぞれに対して所定の位相関係を有する第1及び第2の内部クロック信号CLK1、/CLK1を生成する。図2のクロック発生回路では、第1の内部クロック信号CLK1は、第1の外部クロック信号CLKと位相が一致する関係にあり、第1の内部クロック発生回路12によって生成される。また、同様に、第2の内部クロック信号/CLK1は、第2の外部クロック信号/CLKと位相が一致する関係にあり、第2の内部クロック発生回路16によって生成される。生成された内部クロック信号は、例えば出力バッファ回路18に供給され、そのタイミングに同期してデータDATAが出力端子Doutから出力される。
【0020】
第1の外部クロック信号CLKは、入力バッファ10を介して、クロックN21として第1の内部クロック発生回路12および1/4分周器11に入力される。1/4分周器11は、分周器スタート回路19により動作制御され、1/4分周した信号N2およびその反転信号N22を、第1の内部クロック発生回路12に供給する。第1の内部クロック発生回路12は、クロックN12を可変遅延回路20により制御された所定時間だけ遅延させて、第1の内部クロック信号CLK1を生成する。この可変遅延回路20の遅延量は、DLL回路によって検出された遅延時間に制御される。
【0021】
DLL回路は、1/4分周器11により生成された非反転クロックN2を遅延する可変遅延回路21と、その出力を遅延させるダミー出力バッファ22とダミー入力バッファ23と、それらのダミーバッファを経由した可変クロックN6と、基準クロックN22との位相を比較する位相比較回路24と、位相結果に応じて両クロックN22、N6の位相が一致するように可変遅延回路20,21に遅延制御信号φEを供給する遅延制御回路25とで構成される。基準クロックN22は、1/4分周器11により生成された反転クロックである。また、ダミー出力バッファ22は、出力バッファ回路18と同等の遅延特性を有し、また、ダミー入力バッファ23は、入力バッファ10と同等の遅延特性を有する。
【0022】
1/4分周器11は、上記DLL回路内のクロックの周波数を低くして、その消費電力を節約するために設けられる。更に、1/4分周器11は、基準クロックN22として、第1の外部クロック信号CLK及びそれから生成されたクロックN21に対して、2周期分遅れて立ち上がるクロックN22を生成する。こうすることにより、DLL回路の動作において、位相差のないクロックN2を遅延させて2周期分(720°)遅れたクロックN22の位相と比較することができ、遅延ループ内に正しく2周期分の遅延を生成することができる。但し、クロックN2が位相比較回路24に基準クロックとして入力されても良い。また、クロックN21がそのまま可変遅延回路21と位相比較回路24に入力されても良い。更に、クロックの周波数が高くない場合は、1/2分周器であっても良い。
【0023】
上記の構成を有する第1の内部クロック発生回路12は、外部クロックCLKと位相が一致したタイミングで、即ち位相差0°で、データDATAを出力することができるタイミングを有する第1の内部クロック信号CLK1を生成することができる。
【0024】
図3の動作タイミングチャート図は、この0°のDLL回路である第1の内部クロック発生回路の動作を示す。図3に示される通り、第1の外部クロック信号CLKは、入力バッファ10を通過してクロックN21となる。このクロックN21は、1/4分周器11に入力され、立ち上がりエッジの位相がクロックN21と同じ非反転のクロックN2と、立ち上がりエッジの位相がクロックN21より2周期、即ち720°遅れた反転クロックN22とが生成される。非反転クロックN2は、可変遅延回路21,ダミー出力バッファ22,及びダミー入力バッファ23を通過して、可変クロックN6として位相比較回路24に供給される。そして、位相比較回路24は、基準クロックN22と可変クロックN6の立ち上がりエッジどうしを比較し、比較結果信号φR、φSを生成する。遅延制御回路25は、比較結果信号φR、φSにしたがって、両クロックN22,N6の位相が一致するように、可変遅延回路21,20に遅延制御信号φEを供給する。これらの回路の詳細は、後述する。
【0025】
従って、DLL回路の動作により、基準クロックN22のタイミングに可変クロックN6のタイミングが一致するので、第1の外部クロック信号CLKの立ち上がりエッジから、2周期分(720°)遅れたタイミングで、出力Doutが出力されるような第1の内部クロック信号CLK1が生成される。従って、第1の内部クロック信号CLK1は、厳密にいえば、第1の外部クロック信号CLKの位相より出力バッファ回路18の遅延時間分だけ早い位相を有する。
【0026】
第2の内部クロック発生回路16は、第1及び第2の外部クロック信号CLK、/CLKの位相差を検出し、可変遅延回路30によって、その位相差に対応する遅延量を第1の内部クロック信号CLK1に加えて、第2の内部クロック信号/CLK1を生成する。第1の内部クロック発生回路における基準クロックN22は、第2の内部クロック発生回路16内の可変遅延回路31にも供給される。一方、第2の外部クロック信号/CLKは、第2の入力バッファ14を介して1/4分周器15に入力される。1/4分周器15は、分周器スタート回路19により動作制御され、1/4分周した信号の反転クロックN24を、位相比較器32に、基準クロック入力として供給する。位相比較器の第2入力には、クロックN22が可変遅延回路31を介して、可変クロックN25として供給される。位相比較器32は、第1の入力N24と第2の入力N25の位相を比較し、位相比較結果信号φR、φSを遅延制御回路33に出力する。遅延制御回路は、第1の入力N24と第2の入力N25の位相が一致するように、可変遅延回路31の遅延量を調整する。また、可変遅延回路31と同じ遅延量が可変遅延回路30にも設定される。
【0027】
図4の動作タイミングチャート図に示される通り、クロックN22の立ち下がりエッジは、第1の外部クロック信号CLKの立ち上がりエッジからほぼ入力バッファ10の遅延時間分遅れる。同様に、クロックN24の立ち下がりエッジは、第2の外部クロック信号CLKの立ち上がりエッジからほぼ入力バッファ14の遅延時間分遅れる。そして、DLL回路動作により、可変遅延回路31には、クロックN22とクロックN24の位相差分の遅延時間が設定される。従って、可変遅延回路30,31に設定される遅延量は、第1の外部クロック信号CLKと第2の外部クロック信号/CLKの位相差と等しく、外部クロック信号のほぼ1/2周期分(180°)に相当する。可変遅延回路30には、第1の内部クロック信号CLK1が供給され、第1及び第2の外部クロック信号の位相差に対応する遅延量が加えられて、第2の内部クロック信号/CLK1が生成される。
【0028】
出力バッファ回路18では、第1の内部クロック信号CLK1および第2の内部クロック信号/CLK1にそれぞれ同期してデータDATAが出力端子Doutから出力される。
【0029】
第1の実施の形態例における第2の内部クロック発生回路16内の可変遅延回路30,31は、第1及び第2の外部クロック信号の位相差、即ち外部クロック信号のほぼ1/2周期(180°)程度の遅延素子数があればよい。従って、従来例のように第1の内部クロック発生回路12と同じものをもう一つ設ける場合に比べて、可変遅延回路の遅延素子数を少なくすることができ、チップ面積を大幅に減少させることができる。しかも、両方の内部クロック信号CLK1、/CLK1は、それぞれ第1及び第2の外部クロック信号CLK、/CLKのタイミングに追従する位相を有している。
【0030】
図4の動作タイミングチャート図から理解される通り、第2の内部クロック発生回路16には、クロックN22の代わりに非反転の分周クロックN2を、クロックN24の代わりに非反転の分周クロックを使用しても、同様の動作を実現することができる。
【0031】
[分周器スタート回路の構成例および動作]
図4のタイミングチャート図から理解される通り、第2の内部クロック発生回路16では、クロックN22をほぼ1/2周期分だけ遅延させてクロックN24と位相を一致させている。従って、1/4分周器11,15は、第1の分周器11が先に分周を開始し、第2の分周器15が後で分周を開始することが好ましい。順番が逆になると、クロックN22がクロックN24より遅れてた位相を有し、可変遅延回路31には、2周期(720°)から1/2周期(180°)を除いた3/2周期(540°)の遅延量が必要になる場合がある。そこで、第1の実施の形態例では、分周器スタート回路19を設ける。
【0032】
図5は、分周器スタート回路を示す図である。図5中には、動作タイミングチャートも示される。分周器スタート回路19は、NANDゲート31、1/2分周器32、パルスカウンタ33及びインバータ34で構成され、スタート信号STARTを生成して分周器11および分周器15に供給し、その動作開始のタイミングを制御する。
【0033】
分周器スタート回路19では、電源投入直後に発生するパワーオンリセット信号RESETによりパルスカウンタ33がリセットされ、出力信号N28はLレベル、スタート信号STARTはHレベルにそれぞれ設定される。スタート信号STARTがHレベルになると、分周器11および分周器15の分周動作が停止し、ゲート31が開いて、第1の外部クロック信号CLKがクロックN26として1/2分周器32に供給開始される。
【0034】
1/2分周器32は、クロックN26を1/2分周して、パルスカウンタ33に供給する。パルスカウンタ33は、クロックN27の立ち上がりエッジをカウントし、4個目の立ち上がりエッジに同期して、スタート信号STARTをLレベルに設定する。スタート信号STARTがLレベルになると、分周器11および分周器15が、それぞれ分周動作を開始する。
【0035】
分周器11および分周器15が動作を開始するタイミングは、図中に時間t1,t2に示すように、外部クロック信号CLK、/CLKの立ち上がりエッジに同期している。そのため、まず第1の外部クロック信号CLKに対して分周器11が動作を開始し、その1/2周期(180°)後に第2の外部クロック信号/CLKに対して分周器15が動作を開始する。このように分周器11,15の動作タイミングを制御することにより、第1の外部クロック信号CLKと第2の外部クロック信号/CLKの短い方の位相差(ほぼ180°)を第2の内部クロック発生回路内のDLL回路で正しく検出することができる。また、パルスカウンタ33により、電源が安定してから分周器11、15が動作するように設定することができ、分周器の安定動作が保証される。
【0036】
図5の分周器スタート回路において、1/2分周器32は設けなくても良い。但しその場合は、パルスカウンタ33の段数を倍にする必要がある。
【0037】
次に、第1及び第2の内部クロック発生回路12,16内の、可変遅延回路20,21,30,31、位相比較回路24,32、及び遅延制御回路25,33の詳細回路について、説明する。
【0038】
[可変遅延回路]
図6は、可変遅延回路20,21,30,31の例を示す図である。可変遅延回路20で説明すると、入力クロックN21を制御されたゲート段数分遅延させて、出力クロックCLK1を出力する。可変遅延回路は、複数のインバータ98〜112と、NANDゲート113〜128により、図示される通り構成される。NANDゲート113〜120の一方の入力には、入力クロックN21を遅延させたクロックが供給され、他方の入力には遅延制御回路25から遅延制御信号φE-1 〜φE-32が供給される。遅延制御信号φE-1 〜φE-32は、いずれか1つの信号がHレベルとなり、残りの信号がLレベルになる。
【0039】
仮に、遅延制御信号φE-1 がHレベルとすると、他の遅延制御信号はすべてLレベルになり、NANDゲート113〜119の出力は全てHレベルになる。その結果、NANDゲート121〜127は全てLレベル、インバータ102〜108は全てHレベルとなる。そこで、入力クロックは、4つのインバータ98〜101と、NANDゲート120,128と、4つのインバータ109〜112とからなる合計10段のゲートの遅延量をもって、出力クロックN12,N13として出力される。この状態が、遅延量が最小の状態である。通常、電源投入時は、パワーオンリセット信号により遅延量が最小の状態にリセットされる。
【0040】
そして、Hレベルの遅延制御信号φE-1 〜φE-32が図中右側にシフト(シフトアップ)するたびに、NANDゲート127及びインバータ108の2段のゲートの遅延量が追加される。そして、遅延制御信号φE-32がHレベルになると、最大の遅延量となる。即ち、遅延制御信号φE-1 〜φE-32の内、Hレベルの遅延制御信号が右側に1つずれると、NANDゲートとインバータの2段分の遅延量が増加され、左側に1つずれると、同様の2段分の遅延量が減少される。従って、ゲートとインバータの2段分の遅延量が最小遅延単位になる。
【0041】
[位相比較回路]
図7は、位相比較回路24,32内の位相比較部の回路図である。また、図8は、位相比較部の動作を示す波形図である。この位相比較部は、NANDゲート199〜203及びインバータ215からなる部分において、第1のクロック(可変クロック)c−clkと第2のクロック(基準クロック)d−i−clkとの位相関係を検出して、ノードn1〜n4にその検出結果を生成する。両クロックの位相関係は、図8(A)に示される通り、第1のクロックc−clkに比較して第2のクロックd−i−clkの位相が進んでいる状態と、図8(B)に示される通り、両クロックの位相がほぼ一致している状態と、図8(C)に示される通り、第1のクロックc−clkに比較して第2のクロックd−i−clkの位相が遅れている状態とに分類される。
【0042】
図8(A)の状態の場合は、両クロックがLレベルの状態では、ノードn1〜n4は全てHレベルであり、その後、第2のクロックd−i−clkが先にHレベルになり、
n1=L、n2=H、n3=L、n4=H
になる。その後、第1のクロックc−clkが遅れてHレベルになっても、上記のノードn1〜n4の状態は変化しない。NANDゲート198は、両クロックが共にHレベルになると出力をLレベルにし、その立ち下がりエッジから所定の幅のHレベルパルスが、NORゲート216から出力される。このHレベルパルスが、サンプリングパルスとしてNANDゲート204〜207に供給され、ノードn1〜n4の状態が、NANDゲート208,209からなるラッチ回路と、NANDゲート210,211からなるラッチ回路とにそれぞれ取り込まれる。従って、信号φb、φc、φd、φeは、図7の表に示される通り、
φb=H、φc=L、φd=H、φe=L
になる。
【0043】
図8(B)の状態は、第1のクロックc−clkに対して第2のクロックd−i−clkの位相が、NANDゲート201とインバータ215の遅延時間以内の範囲で遅れる場合である。NANDゲートとインバータの遅延時間は、上記した可変遅延回路の遅延制御1段分の遅延量と同じであり、遅延量としては最小遅延量に該当する。その場合は、第1のクロックc−clkが先にHレベルとなり、
n1=H、n2=L
になり、更に、インバータ215の出力が第2のクロックd−i−clkよりも後にHレベルになり、
n3=L、n4=H
になる。
【0044】
従って、両クロックがHレベルになるタイミングでラッチされ、信号φb、φc、φd、φeは、図7の表に示される通り、
φb=L、φc=H、φd=H、φe=L
になる。この場合は、位相が一致したことを意味するので、ロックオン検出回路418の出力のロックオン信号JSTもHレベルを出力する。
【0045】
図8(C)の状態では、第1のクロックc−clkが先にHレベルになり、
n1=H、n2=L、n3=H、n4=L
になる。その後、第2のクロックd−i−clkが遅れてHレベルになっても、上記のノードn1〜n4の状態は変化しない。この状態が、両クロックがHレベルになるタイミングでラッチされ、信号φb、φc、φd、φeは、図7の表に示される通り、
φb=L、φc=H、φd=L、φe=H
になる。
【0046】
図7に示したロックオン検出回路418は、AND回路で構成され、信号φc、φdが共にHレベルになると、ロックオン信号JSTをHレベルにする。
【0047】
図9は、位相比較回路24,32の位相比較出力部の回路図である。また、図10は、その位相比較出力部の動作を示す波形図である。波形図の(A),(B),(C)は、図7及び図8の(A),(B),(C)にそれぞれ対応する。
【0048】
図9の位相比較出力部は、両クロックの位相比較のタイミングで生成されるタイミング信号φaの周波数を2分の1に分周する分周回路21Aと、その分周回路21Aからの出力のタイミングに応答して、両クロックの位相関係に応じて生成された信号φb、φc、φd、φeに基づいて、位相比較結果信号φSO〜φREを出力する出力回路21Bとから構成される。
【0049】
2分の1分周回路21Aは、JKフリップフロップ構成であり、両クロックc−clk,d−i−clkが共にHレベルになる時を図7中のNANDゲート198で検出し、その検出パルスφa を2分の1分周して、逆相のパルス信号n11とn12とを生成する。検出パルスφa がゲート226,227に供給され、反転検出パルス/φa がゲート222,223に供給され、ゲート228,229からなるラッチ回路と、ゲート224,225からなるラッチ回路間で、反転信号を転送する。その結果、2分の1分周された逆相のパルス信号n11,n12が生成される。
【0050】
出力回路21Bは、サンプリングラッチされた信号φb、φc、φd、φeをデコードして、第1のクロックc−clkの位相が第2のクロックd−i−clkより遅れている時(状態(A))は、ダイオード236の出力をHレベルにし、両クロックの位相が一致している時(状態(B))は、ダイオード236と237の出力を共にLレベルにし、更に、第1のクロックc−clkの位相が第2のクロックd−i−clkより進んでいる時(状態(C))は、ダイオード237の出力をHレベルにする。
【0051】
従って、出力回路21Bは、NANDゲート232〜235のデコード機能により、上記の状態(A)の時は、NANDゲート232,233が、タイミング信号n11,n12に応答して、第2のクロックd−i−clkの位相を遅らせる様に、可変遅延回路13の遅延量を増加させる位相比較結果信号(シフトアップ信号)φSO、φSEを、交互にHレベルにする。即ち、図10(A)に示される通りである。また、上記の状態(B)の時は、出力回路21Bは、図10(B)の如く、位相比較結果信号φSO〜φREを生成しない。更に、上記の状態(C)の時は、図10(C)の如く、NANDゲート234,235が、タイミング信号n11,n12に応答して、第2のクロックd−i−clkの位相を進める様に、可変遅延回路12、13の遅延量を減少させる位相比較結果信号(シフトダウン信号)φRO、φREを、交互にHレベルにする。
【0052】
[遅延制御回路]
図11は、遅延制御回路25,33の一部の構成を示す回路図である。遅延制御回路は、位相比較結果信号φSO〜φREに応答して、NORゲート431−1〜431−32から遅延制御信号φE-1 〜φE-32を出力する。図6に示した通り、遅延制御信号φE-1 〜φE-32は、32ビットで構成される。
【0053】
遅延制御回路は、位相比較結果信号(シフトアップ信号)φSO、φSEによりHレベルの遅延制御信号φE を右側にシフトし、可変遅延回路の遅延量を増加させ、位相比較結果信号(シフトダウン信号)φRO、φREによりHレベルの遅延制御信号φE を左側にシフトし可変遅延回路の遅延量を減少させる。
【0054】
遅延制御回路22の各段は、例えば1段目では、NANDゲート432−1とインバータ433−1からなるラッチ回路をそれぞれ有する。また、位相比較結果信号φSEまたはφREによりラッチ回路432−1と433−1の状態を強制的に反転させるトランジスタ434−1,436−1を有する。トランジスタ438−1,439−1は、反転の対象外の場合にトランジスタ434−1,436−1によってはラッチ回路が反転されないようにする為に設けられる。2段目〜3段目の回路も同様の構成である。これらのトランジスタは全てNチャネル型である。
【0055】
今仮に、パワーオンリセットに伴いLレベルパルスのリセット信号φR が印加されると、NANDゲート432−1〜32の出力5a−1,3,5は全てHレベルになり、インバータ433−1〜32の出力5a−2,4,6は全てLレベルになる。従って、ノード5a−2がLレベルになり、NORゲート431−1の出力の遅延制御信号φE-1 はHレベルになる。また、ノード5a−1,5a−3,5a−5が共にHレベルであるので、それ以外の遅延制御信号φE-2 、φE-3 等は全てLレベルになる。即ち、リセット信号φR に応答して、遅延制御信号φE-1 がHレベルになり、可変遅延回路13,14は最小遅延時間に制御される。そして、この状態では、トランジスタ438−1,439−1が共にオン状態にあり、位相比較結果信号φSE,φREに応答して状態が変更可能になっている。但し、トランジスタ438−2はオフ状態にあり、位相比較結果信号φSOによっては状態は変更できない。
【0056】
次に、位相比較が実行されると、両クロックの位相関係に応じて、位相比較結果信号φSO〜φREのいずれかがHレベルになる。今仮に、位相比較結果信号φSEがHレベルになると、トランジスタ434−1が導通し、オン状態のトランジスタ438−1と共にノード5a−1を強制的にLレベルに引き下げて、インバータ433−1の出力のノード5a−2を強制的にHレベルに引き上げる。その結果、NORゲート431−1の出力φE-1 はLレベルになる。また、ノード5a−1と5a−4が共にLレベルであるので、NORゲート431−2の出力φE-2 はHレベルになる。そして、1段目と2段目のラッチ回路は、その状態を保持する。このφE-2=Hの時、4つのトランジスタ438−1,2と439−1,2はオン状態になる。また、4つのノード5a−1〜4は、それぞれL、H、H、Lレベルになる。
【0057】
更に、その後の位相比較により位相比較結果信号φSOがHレベルになると、同様の動作により、ノード5a−3〜6が、それぞれL、H、H、Lレベルになり、ノード5a−3と5a−6が共にLレベルになって、遅延制御信号φE-3 がHレベルになる。このφE-3=Hの時、トランジスタ438−2,3、439−2,3は、全てオン状態になる。この様に、位相比較結果信号のシフトアップ信号φSEとφSOにより、遅延時間が長くなる様に遅延制御信号φE が右側にシフトアップする。
【0058】
逆に、位相比較結果信号φREとφROにより、上記と逆の動作により、遅延時間が短くなる様に遅延制御信号φE が左側にシフトする。尚、上記した位相比較回路の出力部の動作から明らかな通り、位相比較結果信号のうちシフトアップ信号φSEとφSOは、第2のクロックd−i−clkが進んでいる時に位相比較毎に交互に生成され、また、位相比較結果信号φREとφROは、第2のクロックd−i−clkが遅れている時に位相比較毎に交互に生成される。
【0059】
また、位相比較結果信号φSE、φSOに応答して、遅延制御信号φE が次々に右側に移動し、最後に遅延制御信号φE-32がHレベルになる。この状態では、インバータ433−32の出力がLレベル、NANDゲート432−32の出力がHレベルにラッチされている。そこで、更に、遅延時間を延ばす比較結果信号φSOが供給されると、NANDゲート432−32の出力がLレベルに引き下げられ、インバータ433−32の出力がHレベルに引き上げられる。
【0060】
上記の位相比較動作は、分周されたクロックc−clkの立ち上がりエッジ毎に行われる。そして、電源投入時には、リセット信号φRにより可変遅延回路が最小遅延時間に設定され、分周クロックc−clkの立ち上がり毎に位相比較と遅延時間調整が繰り返され、やがて、両クロック間の位相差が可変遅延回路の最小遅延単位以内になると、ロックオン信号JSTがHレベルになる。また、パワーダウン動作から復帰した時は、パワーダウン動作開始時と状態が異なるので、通常ロックオフ状態にあり、しばらく位相調整動作を行うことで、ロックオン信号JSTがHレベルになる。
【0061】
位相比較回路32は、前述の通り、クロックN25とN24の立ち下がりエッジのタイミングを比較する。従って、その場合は、図7の第1及び第2のクロックd-I-clkと第1のクロックc-clkをそれぞれインバータにより反転してから、入力すれば良い。
【0062】
[第2の実施の形態例]
[クロック発生回路全体の構成および動作]
図12は、第2の実施の形態例におけるクロック発生回路の構成を示す図である。また、図13は、その動作タイミングチャート図である。図12のクロック発生回路は、第1の実施の形態例と同様に、第1の内部クロック発生回路12と第2の内部クロック発生回路16とを有する。第1の内部クロック発生回路12は、図2に示した第1の実施の形態例と同じ構成を有し、第1の外部クロック信号CLKからそれと所定の位相関係を有する第1の内部クロック信号CLK1を生成するDLL回路を有する。
【0063】
一方、第2の内部クロック発生回路16は、第1の外部クロック信号CLKから生成されたクロックN31を、可変遅延回路40により所定の遅延時間遅らせて、第2の内部クロック信号/CLK1を生成する。そして、可変遅延回路40に制御された遅延時間を与えるために、可変遅延回路41、ダミー出力バッファ44、ダミー入力バッファ45、位相比較回路42及び遅延制御回路43からなるDLL回路を有する。
【0064】
このDLL回路では、第1の外部クロックCLKから入力バッファ10分の遅れをもつクロックN32を、遅延回路41,44,45により遅延させ、その遅させた可変クロックN37を、第2の外部クロック/CLKから入力バッファ14の遅れをもつクロックN34の位相に一致させる。従って、第2の内部クロック信号/CLK1と同位相のクロックN35は、第2の外部クロック信号/CLKのタイミングでデータDATAを出力するタイミングに制御される。
【0065】
図13に従ってより詳細に説明すると、第2の外部クロック信号/CLKは、入力バッファ14を経由してクロックN33として1/4分周器15に入力される。1/4分周器15は、分周器スタート回路により別の1/4分周器11より先に動作開始するよう制御され、1/4分周した信号の反転クロックN34を、位相比較器42に第1入力(基準クロック入力)として供給する。第1の外部クロック信号CLKを1/4分周した信号N32は、DLL回路内の可変遅延回路41、ダミー出力バッファ44、ダミー入力バッファ45を介して、位相比較器42の第2入力(可変クロック入力)N37として供給される。位相比較器42の構成例および動作は、上記と同様である。遅延制御回路43は、位相比較器42での位相比較結果信号φR、φSに応じて、第1の入力N34および第2の入力N37の位相が一致するように可変遅延回路41の遅延量を制御する。また、可変遅延回路41と同じ遅延量が可変遅延回路40にも設定される。
【0066】
ここで、第1の入力N34の立ち上がりエッジと第2の入力N37の立ち上がりエッジの位相が一致するためには、図13に示すように、可変遅延回路41、ダミー出力バッファ44、ダミー入力バッファ45の遅延ループが、外部クロック信号のほぼ3/2周期分(540°)の遅延量をクロックN32に与える必要がある。そして、可変遅延回路40は、入力バッファ10から出力された第1の外部クロック信号と実質的に同じクロックN31に所定の遅延量、3/2周期分(540°)からダミー回路44,45の遅延量を除いた遅延量、を与え、第2の内部クロック信号/CLK1を生成し、出力バッファ回路18に供給する。従って、第2の内部クロック信号/CLK1は、第2の外部クロック信号/CLKのタイミングに対応した位相を有することになる。出力バッファ回路18は、第1の内部クロック信号CLK1および第2の内部クロック信号/CLK1にそれぞれ同期して、データDATAを出力する。
【0067】
本実施の形態例における第2の内部クロック発生回路16内の可変遅延回路40,41では、外部クロック信号の3/2周期(540°)程度の遅延素子数があればよい。従って、可変遅延回路40,41は、第1の内部クロック発生回路をもう一つ設ける場合に比べて、遅延素子数が3/4程度で構成できるので、チップ面積を減少させることができる。
【0068】
尚、図14から理解される通り、図12のクロック発生回路において、クロックN32の代わりにその反転クロックを、クロックN34の代わりにその非反転クロックをそれぞれ利用することもできる。また、クロックN32の代わりにクロックN31と利用して、クロックN34の代わりにクロックN33を利用しても良い。
【0069】
[分周器スタート回路の構成例および動作]
図14から理解される通り、クロックN32より前にクロックN34が生成されることが好ましい。従って、第2の実施の形態例では、分周器スタート回路19は、第1の分周器11よりも第2の分周器15を先に動作開始させるように制御する。
【0070】
分周器スタート回路は、基本的には図5に示した第1の実施の形態例と同様である。ただし、この実施の形態例では、第1の外部クロック信号CLKではなく第2の外部クロック信号/CLKをパルスカウンタ33に入力する点が異なる。そのため、分周器11および分周器15が動作を開始するタイミングは、第2の外部クロック信号/CLKの立ち上がりエッジに同期する。図13に示すように、まず第2の外部クロック信号/CLKにより分周器15が動作を開始してクロックN34を発生し、その1/2周期(180°)後に、第1の外部クロックCLKにより分周器11が動作を開始してクロックN32を発生する。
【0071】
[第3の実施の形態例]
第3の実施の形態例におけるクロック発生回路は、外部から相補の第1及び第2の外部クロック信号CLK、/CLKが供給される場合に、第1の実施の形態例における第2の内部クロック発生回路を利用して第2の内部クロック信号/CLK1を生成し、外部から一方の外部クロック信号CLKのみが供給される場合に、第2の内部クロック発生回路は、1/2周期(180°)分の遅延量を検出して、第1の内部クロック信号CLK1にその遅延量を加えて、第2の内部クロック信号/CLK1を生成する。そして、第2の内部クロック発生回路は、位相比較回路や遅延制御回路、及び可変遅延回路の一部を共用することで、回路規模を小さく抑える。
【0072】
図14は、第3の実施の形態例におけるクロック発生回路を示す図である。図2に示した第1の実施の形態例と同じ部分には同じ引用番号を与えた。図14の例では、図2の回路の構成要素に加えて、1/2分周器46、クロック状態検出回路47を有する。更に、第2の内部クロック発生回路16内には、可変遅延回路50が追加され、相補の外部クロック信号が供給される場合と、一方の外部クロック信号しか供給されない場合とで切り換えるためのスイッチSW1,SW2が追加される。
【0073】
第1の外部クロック信号CLKと共に第2の外部クロック信号/CLKが入力される場合、クロック状態検出回路47がその状態を検出し、第2の内部クロック発生回路内のSW1およびSW2に切り換え信号を出力する。その結果、SW1およびSW2は接点Bに切り替えられる。その結果、第2の内部クロック発生回路16は、図2に示した第1の実施の形態例と同じになり、2つの外部クロック信号間の位相差を検出し、可変遅延回路30によってその位相差を第1の内部クロック信号CLK1に加えることで、第2の内部クロック信号/CLK1を生成する。
【0074】
第2の外部クロック信号/CLKが入力されない場合、クロック状態検出回路47がその状態を検出し、第2の内部クロック発生回路16内のSW1およびSW2に切り換え信号を出力する。その結果、SW1およびSW2は接点Aに切り替えられる。その結果、第1の外部クロック信号CLKから生成された1/2分周されたクロックN7が入力される可変遅延回路50の出力クロックN9が、スイッチSW1を介して可変遅延回路31に供給される。また、スイッチSW2により、第1の外部クロック信号CLKから生成された1/2分周された反転クロックN8が、位相比較回路32に基準クロックとして供給される。その結果、DLL回路は、可変遅延回路50,31に第1の外部クロック信号CLKの1周期分の遅延量を検出する。その結果、可変遅延回路30には1/2周期(180°)分の遅延量が生成される。
【0075】
図15は、上記の第2の外部クロック信号/CLKが入力されない場合の動作タイミングチャート図である。この図の上半分は、第1の内部クロック発生回路12の動作を、下半分は、第2の内部クロック発生回路16の動作を示す。1/2分周された非反転クロックN7は、第1の外部クロック信号CLKの2倍の周期を有し、よって、反転クロックN8の立ち上がりエッジは、非反転クロックN7の立ち上がりエッジよりも1周期分(360°)の遅延を有する。従って、非反転クロックN7が可変遅延回路50,31で遅延されて、1周期分遅れの反転クロックN8の立ち上がりエッジと一致するように、DLL回路によって制御されることで、可変遅延回路50、31には、第1の外部クロック信号CLKの1周期分(360°)の遅れが生成される。可変遅延回路30,50,31それぞれは同じ遅延制御信号φEによって制御されるので、それぞれの可変遅延回路の遅延量は、1/2周期分(180°)になる。その結果、第1の内部クロック信号CLK1にこの1/2周期分の遅れが、可変遅延回路30により与えられて、逆極性の第2の内部クロック信号/CLK1が生成される。
【0076】
第3の実施の形態例の場合は、第2の内部クロック発生回路16内の可変遅延回路の遅延素子数は、第1の実施の形態例と同様に外部クロック信号の1/2周期分(180°)程度あればよい。そのため、遅延制御回路33の規模を小さくすることができる。また、2つの場合において、回路要素を共用しているので、全体の回路規模を大きくすることなく、第2の外部クロック信号/CLKの入力有り、なしの2つの状態に対応することができる。
【0077】
図16は、クロック状態検出回路を示す図である。また、図17はその動作タイミングチャート図である。それぞれの外部クロック信号CLK、/CLKは入力バッファ51,52を介して、Hエッジパルス化回路53,54に入力され、それぞれの立ち上がりエッジに応答したパルス信号A,Bが生成される。NORゲート68,69からなるラッチ回路は、電源投入後のスタータ信号aに応答して、信号cをLレベルにし、電源投入後の所定時間後に発生するモードレジスタセット信号bによって、信号cをHレベルにする。そして、信号cがLレベルの期間に、クロック状態検出回路は、第2の外部クロック信号/CLKが供給されているか否かを検出する。
【0078】
図17の実線は、第2の外部クロック信号/CLKが供給されている場合であり、破線は供給されていない場合を示す。供給されている場合は、パルス信号Aが生成されるので、トランジスタQ1を導通させて、ノードDをHレベルにし、その状態がインバータ57,58によりラッチされる。そして、パスル信号Bに応答してゲート59が開き、ノードDの状態がノードEに伝えられてラッチされる。その後、デレー回路55により遅延したパルス信号Cにより、トランジスタQ2が導通して、ノードDをLレベルにする。更に、パルス信号Aに応答してノードDは再びHレベルになり、パルス信号Bによりゲート59が開いても、ノードEの状態に変化はない。やがて、信号cがHレベルになると、ゲート65が開いて、ノードEのHレベルの状態が検出信号DCKとして出力される。
【0079】
第2の外部クロック信号/CLKが供給されない場合は、パルス信号Aが生成されないので、ノードEは常にLの状態になり、検出信号DCKはLレベルになる。
【0080】
【発明の効果】
以上、本発明によれば、相補の外部クロック信号それぞれのタイミングに対応した相補の内部クロック信号を生成することができるクロック発生回路を提供することができる。
【0081】
更に、本発明によれば、一方の内部クロック信号に対して両外部クロックの位相差を加えて他方の内部クロック信号を生成するので、回路規模を小さくすることができる。
【0082】
更に、本発明によれば、一方の外部クロック信号に対して他方の外部クロック信号のタイミングに整合させて第2の内部クロック信号を生成するので、回路規模を小さくすることができる。
【0083】
更に、本発明によれば、2つの外部クロック信号が供給される場合も、一方の外部クロック信号のみが供給される場合も、相補の内部クロック信号を生成することができる。
【図面の簡単な説明】
【図1】DDR用の一般的なクロック発生回路である。
【図2】第1の実施の形態例におけるクロック発生回路を示す図である。
【図3】図2の動作のタイミングチャート図である。
【図4】図2の動作のタイミングチャート図である。
【図5】分周器スタート回路を示す図である。
【図6】可変遅延回路の回路図である。
【図7】位相比較回路の比較部の回路図である。
【図8】図7の動作タイミングチャート図である。
【図9】位相比較回路の位相比較出力部の回路図である
【図10】図9の動作タイミングチャート図である。
【図11】遅延制御回路の回路図である。
【図12】第2の実施の形態例におけるクロック発生回路の構成を示す図である。
【図13】図12の動作タイミングチャート図である。
【図14】第3の実施の形態例におけるクロック発生回路の構成を示す図である。
【図15】図14の動作タイミングチャート図である。
【図16】クロック状態検出回路を示す図である。
【図17】図16の動作タイミングチャート図である。
【符号の説明】
10,14 入力バッファ
11,15 分周器
12,16 第1、第2の内部クロック発生回路
CLK、/CLK 第1、第2の外部クロック信号
CLK1、/CLK1 第1、第2の内部クロック信号
Claims (14)
- 相補な第1及び第2の外部クロック信号を取り込み、それぞれと所定の位相関係を有する相補な第1及び第2の内部クロック信号を生成するクロック発生器において、
前記第1の外部クロック信号を所定時間遅延させて、前記第1の内部クロック信号を生成し、前記第1の内部クロック信号の位相が前記第1の外部クロック信号と前記所定の位相関係を有するように前記所定時間を制御する第1の内部クロック発生回路と、
前記第1及び第2の外部クロック信号の位相差を検出し、当該位相差を前記第1の内部クロック信号の位相に加えて前記第2の内部クロック信号を発生する第2の内部クロック発生回路とを有することを特徴とするクロック発生回路。 - 請求項1において、
前記第1の内部クロック発生回路は、
前記第1の外部クロック信号から生成される第1の基準クロックを制御された遅延量だけ遅延させる第1の可変遅延回路と、前記第1の基準クロックと前記第1の可変遅延回路によって遅延された第1の可変クロックとの位相を比較する第1の位相比較回路と、前記位相比較結果に応じて前記第1の可変遅延回路の遅延量を可変制御する第1の遅延制御回路とを有し、前記制御された遅延量に応じて前記第1の外部クロックの位相を前記所定時間遅延させることを特徴とするクロック発生回路。 - 請求項2において、
更に、前記第1の外部クロック信号を分周して前記第1の基準クロック信号を生成する第1の分周器を有することを特徴とするクロック発生回路。 - 請求項1において、
前記第2の内部クロック発生回路は、
前記第1の外部クロックから生成された第1の基準クロックを前記位相差に対応する遅延時間だけ遅延させる第2の可変遅延回路と、前記第2の外部クロックから生成された第2の基準クロックと前記第2の可変遅延回路によって遅延された第2の可変クロックとの位相を比較する第2の位相比較回路と、前記位相比較結果に応じて前記第2の可変遅延回路の遅延量を可変制御する第2の遅延制御回路とを有し、前記第1の内部クロック信号を前記第2の可変遅延回路の遅延量だけ遅延させて前記第2の内部クロック信号を生成することを特徴とするクロック発生回路。 - 請求項4において、
更に、前記第2の外部クロック信号を分周して前記第2の基準クロック信号を生成する第2の分周器を有することを特徴とするクロック発生回路。 - 請求項5において、
更に、前記第1の外部クロック信号を分周して前記第1の基準クロック信号を生成する第1の分周器を有し、
前記第1の分周器が、前記第2の分周器よりも早く動作開始することを特徴とするクロック発生回路。 - 相補な第1及び第2の外部クロック信号を取り込み、それぞれと所定の位相関係を有する相補な第1及び第2の内部クロック信号を生成するクロック発生器において、
前記第1の外部クロック信号を第1の所定時間遅延させて、前記第1の内部クロック信号を生成し、前記第1の内部クロック信号の位相が前記第1の外部クロック信号と前記所定の位相関係を有するように前記第1の所定時間を制御する第1の内部クロック発生回路と、
前記第1の外部クロック信号を第2の所定時間遅延させて、前記第2の内部クロック信号を生成し、前記第2の内部クロック信号の位相が前記第2の外部クロック信号と前記所定の位相関係を有するように前記第2の所定時間を制御する第2の内部クロック発生回路とを有することを特徴とするクロック発生回路。 - 請求項7において、
前記第1の内部クロック発生回路は、
前記第1の外部クロック信号から生成される第1の基準クロックを制御された遅延量だけ遅延させる第1の可変遅延回路と、前記第1の基準クロックと前記第1の可変遅延回路によって遅延された第1の可変クロックとの位相を比較する第1の位相比較回路と、前記位相比較結果に応じて前記第1の可変遅延回路の遅延量を可変制御する第1の遅延制御回路とを有し、前記制御された遅延量に応じて前記第1の外部クロックの位相を前記所定時間遅延させることを特徴とするクロック発生回路。 - 請求項8において、
更に、前記第1の外部クロック信号を分周して前記第1の基準クロック信号を生成する第1の分周器を有することを特徴とするクロック発生回路。 - 請求項7において、
前記第2の内部クロック発生回路は、
前記第1の外部クロックから生成された第1の基準クロックを前記第2の所定時間だけ遅延させる第2の可変遅延回路と、前記第2の外部クロックから生成された第2の基準クロックと前記第2の可変遅延回路によって遅延された第2の可変クロックとの位相を比較する第2の位相比較回路と、前記位相比較結果に応じて前記第2の可変遅延回路の遅延量を可変制御する第2の遅延制御回路とを有し、前記第1の外部クロック信号を前記第2の可変遅延回路の遅延量だけ遅延させて前記第2の内部クロック信号を生成することを特徴とするクロック発生回路。 - 請求項10において、
更に、前記第2の外部クロック信号を分周して前記第2の基準クロック信号を生成する第2の分周器を有することを特徴とするクロック発生回路。 - 請求項11において、
更に、前記第1の外部クロック信号を分周して前記第1の基準クロック信号を生成する第1の分周器を有し、
前記第2の分周器が、前記第1の分周器よりも早く動作開始することを特徴とするクロック発生回路。 - 相補な第1及び第2の外部クロック信号を取り込む入力端子を有し、前記第1及び・または第2の外部クロック信号と所定の位相関係を有する相補な第1及び第2の内部クロック信号を生成するクロック発生器において、前記第1の外部クロック信号を所定時間遅延させて、前記第1の内部クロック信号を生成し、前記第1の内部クロック信号の位相が前記第1の外部クロック信号と前記所定の位相関係を有するように前記所定時間を制御する第1の内部クロック発生回路と、
前記第2の外部クロック信号の供給を検出するクロック検出回路と、
前記クロック検出回路が前記第2の外部クロック信号の供給を検出した場合は、前記第1及び第2の外部クロック信号の位相差を検出し、当該位相差を前記第1の内部クロック信号の位相に加えて前記第2の内部クロック信号を発生し、前記クロック検出回路が前記第2の外部クロック信号の供給を検出しない場合は、前記第1の外部クロック信号のほぼ半周期に対応する遅延量を生成し、当該遅延量を前記第1の内部クロック信号に加えて前記第2の内部クロック信号を発生する第2の内部クロック発生回路とを有することを特徴とするクロック発生回路。 - 請求項13において、
前記第2の内部クロック発生回路は、
前記第1の内部クロック信号を遅延させる第1の可変遅延回路と、
第2、第3の可変遅延回路と、
基準クロックと可変クロックとの位相を比較し、前記位相比較に従って、前記第1、第2、及び第3の可変遅延回路の遅延量をそれぞれ制御する位相比較・遅延制御回路とを有し、
前記第2の外部クロック信号の供給が検出された場合は、前記第1の外部クロック信号が前記第3の可変遅延回路で遅延されて前記可変クロックが生成され、かつ前記第2の外部クロック信号から前記基準クロックが生成され、
前記第2の外部クロック信号の供給が検出されない場合は、前記第1の外部クロック信号が前記第2及び第3の可変遅延回路で遅延されて前記可変クロックが生成され、かつ前記第1の外部クロック信号から前記基準クロックが生成されることを特徴とするクロック発生回路。
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