JP5231045B2 - クロックスキューコントローラ及びそれを備える集積回路 - Google Patents

Description

本発明は、クロックに同期して動作する集積回路に係り、さらに詳細には、クロックスキューを補償することができるコントローラを備える集積回路に関する。

半導体集積回路は、多くの電子的構成（例えば、トランジスタ、ダイオード、インバータ等）を備える。このような電子的構成は、集積回路上に大規模回路構成（例えば、ゲート、セル、メモリユニット、演算ユニット、コントローラ、デコーダ等）を形成するために互いに接続される。また、集積回路は、電子そして回路構成を互いに接続するために、メタル及び／又はポリシリコン配線などのような複数の階層（ｌａｙｅｒｓ）を備える。

集積回路の正確な動作のために、電子及び回路構成とも、同期化された方式で動作しなければならない。クロック信号は、電子及び回路構成を同期化させるために用いられる。一般に、クロック信号は、発振信号（ｏｓｃｉｌｌａｔｉｎｇ ｓｉｇｎａｌ）であり、多様な回路構成間の同期化を維持するために、極めて小さなスキュー（ｓｋｅｗ）を持たなければならない。しかしながら、２つの互いに異なる回路が同じクロックソースと接続されたとしても、クロック分配ラインが互いに異なる長さを有する場合には、互いに異なるクロックラインの長さは、クロックスキューを引き起こす。

最近、半導体技術の発達に伴い、マイクロプロセッサの動作周波数が高速化するにつれて、クロックスキューの問題がさらに重要となっている。クロックスキューを防止するために、ほとんどの集積回路は、特別なクロック分配ネットワークを採用する。クロック分配ネットワークの一つであるマッシュタイプクロックネットワークは、クロックスキューを減少させることはできるが、電力消費が大きいから、最近では、クロックマッシュを複数に分けて配列する構造が用いられる。

クロックマッシュを複数に分ける構造では、各々のマッシュ内でのクロックスキューは極めて小さいが、複数のクロックマッシュ間のクロックスキューが発生するという問題がある。

本発明は、上述の問題点に鑑みてなされたもので、その目的は、複数のクロックマッシュ間のクロックスキューを最小化することができるクロックスキューコントローラ及びそれを備える集積回路を提供することにある。

上記の目的を達成すべく、本発明の特徴によると、第１クロックマッシュに入力される第１クロックと第２クロックマッシュに入力される第２クロックとの間のスキューを調節するためのクロックスキューコントローラは、前記第１出力クロックと前記第２出力クロックとの間の遅延時間に対応するパルス信号を発生するパルス発生器と、前記パルス信号のパルス幅に対応するデジタル信号を出力するパルス幅検出器と、前記デジタル信号に対応する時間だけ、前記第１及び第２クロックのうちのいずれか一つを遅延させるクロック遅延調節器と、を備える。

この実施の形態において、前記パルス発生器は、前記第２出力クロックを反転させる第１インバータと、前記第１出力クロック及び前記第１インバータによって反転された第２出力クロックを受信し、前記パルス信号を出力するロジック回路と、を備える。

この実施の形態において、前記パルス幅検出器は、直列に接続され、前記パルス信号を遅延させる複数の第１遅延器と、前記複数の第１遅延器に各々対応し、前記パルス信号に同期して対応する第１遅延器の出力をラッチすることによって、前記デジタル信号を出力する複数の第１フリップフロップと、を備える。

この実施の形態において、前記第１出力クロックの位相が前記第２出力クロックの位相より先に進んでいるとき、検出信号をアクティブにする位相検出器をさらに備える。
この実施の形態において、前記パルス幅検出器は、前記検出信号に同期して、前記デジタル信号を格納するレジスタ回路を備える。

この実施の形態において、前記パルス幅検出器は、前記検出信号に同期して、前記デジタル信号を前記クロック遅延調節器に出力する出力回路をさらに備える。
この実施の形態において、前記パルス幅検出器は、前記複数の第１フリップフロップに各々対応し、前記検出信号に同期して前記対応する第１フリップフロップの出力をラッチする複数の第２フリップフロップを備える。

この実施の形態において、前記パルス幅検出器は、前記複数の第１フリップフロップに各々対応し、前記検出信号に同期して前記対応する第１フリップフロップの出力をラッチする複数の第２フリップフロップと、前記複数の第２フリップフロップに各々対応し、前記検出信号に同期して前記対応する第２フリップフロップの出力をラッチする複数の第３フリップフロップと、を備える。

この実施の形態において、互いに対応する前記第２及び第３フリップフロップは一対をなし、前記第２及び第３フリップフロップ対にそれぞれ対応し、対応する第２フリップフロップの出力と対応する第３フリップフロップの出力とが同じであるか否かを比較し、比較信号を出力する複数の比較器と、前記複数の比較器に各々対応し、前記検出信号に同期して前記対応する比較器の出力をラッチする複数の第４フリップフロップと、を備える。
この実施の形態において、前記クロック遅延調節器は、前記デジタル信号に対応する時間だけ前記第１クロックを遅延させる。

この実施の形態において、前記クロック遅延調節器は、前記複数の第４フリップフロップから出力される信号に対応する複数の選択信号を出力する選択信号発生器と、直列に接続され、基準クロックを遅延させる複数の第２遅延器と、前記基準クロック及び前記第２遅延器のそれぞれの出力を受信し、前記複数の選択信号に応答して、前記基準クロック及び前記第２遅延器のそれぞれの出力のうち、いずれか一つを前記第１クロックとして出力するクロック遅延選択器と、を備える。
この実施の形態において、前記第２遅延器のそれぞれの遅延時間は、前記第１遅延器のそれぞれの遅延時間に対応する。

この実施の形態において、前記位相検出器は、電源電圧と第１ノードとの間に接続され、前記第１出力クロックによって制御されるＰＭＯＳトランジスタと、前記第２出力クロックを反転させる第２インバータと、前記第１ノードと第２ノードとの間に接続され、前記インバータの出力によって制御される第１ＮＭＯＳトランジスタと、前記第２ノードと接地電圧との間に接続され、前記第１出力クロックによって制御される第２ＮＭＯＳトランジスタと、前記インバータの出力を遅延させる遅延回路と、前記遅延回路の出力に同期して、前記第１ノードの出力の反転信号をラッチする第５フリップフロップと、前記フリップフロップの出力と前記第２出力クロックとを受信し、前記検出信号を出力するロジック回路と、を備える。

また、本発明の他の特徴による集積回路は、第１クロックを受信する第１クロックマッシュと、第２クロックを受信する第２クロックマッシュと、前記第１クロックマッシュから出力される第１出力クロックと前記第２クロックマッシュから出力される第２出力クロックとの間の遅延時間に対応するパルス信号を発生するパルス発生器と、前記パルス信号のパルス幅に対応するデジタル信号を出力するパルス幅検出器と、前記デジタル信号に対応する時間だけ、前記第１及び第２クロックのうち、いずれか一つを遅延させるクロック遅延調節器と、を備える。

この実施の形態において、前記パルス発生器は、前記第２出力クロックを反転させる第１インバータと、前記第１出力クロック及び前記第１インバータによって反転された第２出力クロックを受信し、前記パルス信号を出力するロジック回路と、を備える。
この実施の形態において、前記パルス幅検出器は、直列に接続され、前記パルス信号を遅延させる複数の第１遅延器と、前記複数の第１遅延器に各々対応し、前記パルス信号に同期して対応する第１遅延器の出力をラッチすることによって、前記デジタル信号を出力する複数の第１フリップフロップと、を備える。

この実施の形態において、前記第１出力クロックの位相が前記第２出力クロックの位相より先に進んでいるとき、検出信号をアクティブにする位相検出器をさらに備える。
この実施の形態において、前記パルス幅検出器は、前記検出信号に同期して、前記デジタル信号を前記クロック遅延調節器に出力する出力回路をさらに備える。

また、本発明のさらに他の集積回路は、第１クロックを受信する第１クロックマッシュと、第２クロックを受信する第２クロックマッシュと、前記第１クロックマッシュから出力される第１出力クロックと前記第２クロックマッシュから出力される第２出力クロックとの間の遅延時間に対応するデジタル信号を出力する遅延検出器と、前記デジタル信号に対応する時間だけ、前記第１及び第２クロックのうち、いずれか一つを遅延させるクロック遅延調節器と、を備える。

この実施の形態において、前記遅延検出器は、前記第１出力クロックを受信し、直列に接続した複数の第１遅延器と、前記第２出力クロックを受信し、各々が前記第１遅延器に対応して直列に接続した複数の第２遅延器と、互いに対応する前記第１及び第２遅延器に各々対応し、対応する第１及び第２遅延器の出力を受信して遅延信号を出力する複数のロジックゲートと、前記ロジックゲートに各々対応し、前記第２出力クロックに応答して対応するロジックゲートから入力される信号をラッチする複数のフリップフロップと、を備える。

本発明の他の特徴による集積回路は、第１クロックを受信する第１クロックマッシュと、第２クロックを受信する第２クロックマッシュと、前記第１クロックマッシュから出力される第１出力クロックと前記第２クロックマッシュから出力される第２出力クロックとを受信し、前記第１出力クロックが前記第２出力クロックより先に進んでいるとき、前記第１及び第２出力クロック間の遅延時間に対応する第１遅延調節信号を出力し、そして前記第２出力クロックが前記第１出力クロックより先に進んでいるとき、前記第１及び第２出力クロック間の遅延時間に対応する第２遅延調節信号を出力するスキュー検出器と、前記第１遅延調節信号に対応する時間だけ前記第１クロックを遅延させる第１クロック遅延調節器と、前記第２遅延調節信号に対応する時間だけ前記第２クロックを遅延させる第２クロック遅延調節器と、を備える。

本発明によると、複数のクロックマッシュ間のクロックスキューを検出し、該検出されたスキューに対応する遅延時間だけ、クロックマッシュに供給されるクロックの遅延時間を調節することができる。したがって、複数のクロックマッシュ間のクロックスキューを最小化することができる。

以下、本発明の好ましい実施の形態を添付した図面を参照して詳細に説明する。
図１は、本発明の好ましい実施の形態による集積回路の構成を示す図である。
図１に示すように、集積回路１００は、遅延調節器１１０、クロック駆動器１２０、１５０、及びスキュー検出器１４０で構成されたクロックスキューコントローラとクロックマッシュ１３０、１６０とを備える。

遅延調節器１１０は、スキュー検出器１４０から入力される遅延調節信号ＤＬＹ＿Ｔ［２：０］に応答して、基準クロックＣＬＫの遅延を調節した後にクロックＣＬＫＡ１を出力する。クロック駆動器１２０は、遅延調節器１１０からクロックＣＬＫＡ１を受信し、クロックマッシュ１３０に第１クロックＣＬＫ１を提供する。クロック駆動器１５０は、基準クロックＣＬＫを受信し、クロックマッシュ１６０に第２クロックＣＬＫ２を提供する。例えば、クロックマッシュ１３０は、周辺回路にクロックＣＬＫ１を供給するためのクロックネットワークであり、クロックマッシュ１６０は、プロセッサにクロックＣＬＫ２を供給するためのクロックネットワークである。スキュー検出器１４０は、クロックマッシュ１３０、１６０からそれぞれ出力される第１及び第２出力クロックＣＬＫＯＵＴ１、ＣＬＫＯＵＴ２間のスキューを検出し、該検出されたスキューに対応する遅延調節信号ＤＬＹ＿Ｔ［２：０］を出力する。

このような構成を有する集積回路１００は、クロックマッシュ１３０、１６０から出力される第１及び第２出力クロックＣＬＫＯＵＴ１、ＣＬＫＯＵＴ２間のスキューに対応する遅延調節信号ＤＬＹ＿Ｔ［２：０］に応じて、クロックマッシュ１３０に供給されるクロック信号ＣＬＫＡ１の遅延時間を調節する。したがって、クロックマッシュ１３０、１６０間のスキューを最小化することができる。

図２は、図１に示すスキュー検出器１４０の具体的な構成を示すブロック図である。図２に示すように、スキュー検出器１４０は、パルス発生器２１０、先頭信号検出器２２０、遅延チェーン２３０、パルス幅検出器２４０、サイクリックレジスタ２５０、及び遅延調節信号発生器２６０を備える。

パルス発生器２１０は、クロックマッシュ１３０から出力される第１出力クロックＣＬＫＯＵＴ１とクロックマッシュ１６０から出力される第２出力クロックＣＬＫＯＵＴ２とを受信し、第１及び第２出力クロックＣＬＫＯＵＴ１、ＣＬＫＯＵＴ２間の遅延時間に対応するパルス信号Ｐ＿ＤＬＹを発生する。

遅延チェーン２３０は、パルス発生器２１０からのパルス信号Ｐ＿ＤＬＹを受信し、パルス信号ＤＬＹを所定時間ずつ遅延させて、複数の遅延信号Ｄ［２：０］を出力する。パルス幅検出器２４０は、複数の遅延信号Ｄ［２：０］を受信し、パルス信号Ｐ＿ＤＬＹに同期して第１信号ＤＡ［２：０］を出力する。第１信号ＤＡ［２：０］は、パルス信号Ｐ＿ＤＬＹのパルス幅に対応するデジタル信号である。

先頭信号検出器２２０は、クロックマッシュ１３０から出力される第１出力クロックＣＬＫＯＵＴ１がクロックマッシュ１６０から出力される第２出力クロックＣＬＫＯＵＴ２より先に進んでいるか否かを検出し、検出信号Ｅ＿ＤＥＴを出力する。第１出力クロックＣＬＫＯＵＴ１が第２出力クロックＣＬＫＯＵＴ２より先に進んでいるときに検出信号Ｅ＿ＤＥＴがアクティブになる。

サイクリックレジスタ２５０は、検出信号Ｅ＿ＤＥＴに同期して第１信号ＤＡ［２：０］を１クロックサイクルの間にラッチした第２信号ＤＢ［２：０］、及び第２信号ＤＢ［２：０］を１クロックサイクルの間にラッチした第３信号ＤＣ［２：０］を出力する。
遅延制御信号発生器２６０は、第２信号ＤＢ［２：０］及び第３信号ＤＣ［２：０］を受信し、検出信号Ｅ＿ＤＥＴに同期して遅延制御信号ＤＬＹ＿Ｔ［２：０］を出力する。

このような構成を有するスキュー検出器１４０は、第１出力クロックＣＬＫＯＵＴ１が第２出力クロックＣＬＫＯＵＴ２より先に進んでいるときに、第１出力クロックＣＬＫＯＵＴ１と第２出力クロックＣＬＫＯＵＴ２との間の遅延時間に対応するデジタル信号である遅延制御信号ＤＬＹ＿Ｔ［２：０］を出力する。特に、サイクリックレジスタ２５０及び遅延制御信号発生器２６０は、検出信号Ｅ＿ＤＥＴに同期して動作するので、第１出力クロックＣＬＫＯＵＴ１が第２出力クロックＣＬＫＯＵＴ２より先に進んでいないと、サイクリックレジスタ２５０及び遅延制御信号発生器２６０からいかなる出力もない。したがって、スキュー検出器１４０の誤動作を最小化することができる。

図３は、図２に示す先頭信号検出器２２０の具体的な構成を示す図である。
図３に示すように、先頭信号検出器２２０は、ＰＭＯＳトランジスタ２２１、ＮＭＯＳトランジスタ２２３、２２４、インバータ２２２、２２５、遅延器２２６、Ｄフリップフロップ２２７、及びＡＮＤゲート２２８を備える。ＰＭＯＳトランジスタ２２１とＮＭＯＳトランジスタ２２３、２２４とは、電源電圧と接地電圧との間に直列に順次接続される。ＰＭＯＳトランジスタ２２１とＮＭＯＳトランジスタ２２４とのゲートは、第１出力クロックＣＬＫＯＵＴ１に接続される。インバータ２２２は、第２出力クロックＣＬＫＯＵＴ２を反転させる。ＮＭＯＳトランジスタ２２３は、インバータ２２２の出力によって制御される。

インバータ２２５は、ＰＭＯＳトランジスタ２２１とＮＭＯＳトランジスタ２２３との接続ノードの信号を反転させる。遅延器２２６は、直列に接続したインバータＩＶ１−ＩＶ４で構成され、インバータ２２２の出力を所定時間遅延させる。Ｄフリップフロップ２２７は、インバータ２２２及び遅延器２２６によって反転及び遅延された第２出力クロックＣＬＫＯＵＴ２に同期して、インバータ２２５の出力をラッチする。ＡＮＤゲート２２８は、Ｄフリップフロップ２２７の出力と第２出力クロックＣＬＫＯＵＴ２とを受信し、検出信号Ｅ−ＤＥＴを出力する。
先頭信号検出器２２０の具体的な動作は、詳細に後述する。

図４〜図５は、図２に示すスキュー検出器１４０の構成を分けて具体的に示す図である。
まず、図４に示すように、パルス発生器２１０は、インバータ２１１とＡＮＤゲート２１２とを備える。インバータ２１１は、第２出力クロックＣＬＫＯＵＴ２を反転させる。ＡＮＤゲート２１２は、第１出力クロックＣＬＫＯＵＴ１とインバータ２１１とによって反転された第２出力出力クロックＣＬＫＯＵＴ２の遅延時間に対応するパルス信号Ｐ＿ＤＬＹを出力する。

遅延チェーン２３０は、直列に接続した遅延器２３１〜２３３を備える。遅延器２３１は、パルス信号Ｐ＿ＤＬＹを受信する。遅延器２３１〜２３３のそれぞれは、入力された信号を所定時間の間に遅延させて遅延信号Ｄ［２：０］を出力する。
パルス幅検出器２４０は、遅延器２３１〜２３３にそれぞれ対応するＤフリップフロップ２４１〜２４３を備える。Ｄフリップフロップ２４１〜２４３は、対応する遅延器２３１〜２３３からの遅延信号Ｄ［０２：０］を受信し、パルス信号Ｐ＿ＤＬＹに応答して、第１信号ＤＡ［２：０］を出力する。

サイクリックレジスタ２５０は、Ｄフリップフロップ２５１〜２５６を備える。Ｄフリップフロップ２５１〜２５３は、Ｄフリップフロップ２４１〜２４３から出力される第１信号ＤＡ［２：０］のうち、対応する信号をそれぞれ受信し、検出信号Ｅ＿ＤＥＴに同期して第２信号ＤＢ［２：０］を出力する。Ｄフリップフロップ２５４〜２５６は、Ｄフリップフロップ２５１〜２５３から出力される第２信号ＤＢ［２：０］のうち、対応する信号をそれぞれ受信し、検出信号Ｅ＿ＤＥＴに同期して第３信号ＤＣ［２：０］を出力する。Ｄフリップフロップ２５１〜２５６から出力される第２信号ＤＢ［２：０］及び第３信号ＤＣ［２：０］は、遅延制御信号発生器２６０に入力される。

図５は、図２に示す遅延制御信号発生器２６０の具体的な構成を示す図である。
図５に示すように、遅延制御信号発生器２６０は、比較器２６１〜２６３、ＡＮＤゲート２６４〜２６６、及びＤフリップフロップ２６７〜２６９を備える。比較器２６１は、互いに対応する一対のＤフリップフロップ２５１、２５４の第１及び第２信号ＤＢ［０］、ＤＣ［０］が一致するか否かを比較する。比較器２６２は、互いに対応する一対のＤフリップフロップ２５２、２５５の第１及び第２信号ＤＢ［１］、ＤＣ［１］が一致するか否かを比較する。比較器２６３は、互いに対応する一対のＤフリップフロップ２５３、２５６の第１及び第２信号ＤＢ［２］、ＤＣ［２］が一致するか否かを比較する。

ＡＮＤゲート２６４〜２６６は、比較器２６１〜２６３のうち、対応する比較器の出力と検出信号Ｅ＿ＤＥＴとを受信する。Ｄフリップフロップ２６７〜２６９は、ＡＮＤゲート２６４〜２６６のうち、対応するＡＮＤゲートの出力に同期して第３信号ＤＣ［２：０］を遅延制御信号ＤＬＹ＿Ｔ［２：０］として出力する。

次に、図７に示すタイミング図を参照して、図３〜図５に示すスキュー検出器の動作を説明する。図７は、第１出力クロックＣＬＫＯＵＴ１と第２出力クロックＣＬＫＯＵＴ２との間の遅延時間に応じて、第１クロックマッシュ１３０に提供されるクロックＣＬＫＡ１の位相が調節されることを示すタイミング図である。

図７に示すように、第１出力クロックＣＬＫＯＵＴ１が第２出力クロックＣＬＫＯＵＴ２より先に進んでいる場合に、図４に示すパルス発生器２１０は、パルス信号Ｐ＿ＤＬＹを出力する。例えば、図４に示す遅延器２３１〜２３３のそれぞれの遅延時間が３０ｐｓである場合に、パルス信号Ｐ＿ＤＬＹのパルス幅が３０ｐｓ〜６０ｐｓの間であると、遅延器２３１〜２３３から出力される遅延信号Ｄ［０］、Ｄ［１］、Ｄ［２］は、「１」、「０」、「０」である。パルス信号Ｐ＿ＤＬＹのパルス幅が６０ｐｓ〜９０ｐｓの間であると、遅延器２３１〜２３３から出力される遅延信号Ｄ［０］、Ｄ［１］、Ｄ［２］は、「１」、「１」、「０」である。パルス信号Ｐ＿ＤＬＹのパルス幅が９０ｐｓ〜１２０ｐｓの間であると、遅延器２３１〜２３３から出力される遅延信号Ｄ［０］、Ｄ［１］、Ｄ［２］は、「１」、「１」、「１」である。但し、パルス信号Ｐ＿ＤＬＹの最大パルス幅は、１２０ｐｓである。Ｄフリップフロップ２４１〜２４３は、パルス信号Ｐ＿ＤＬＹに同期して第１信号ＤＡ［２：０］を出力する。

図４及び図７に示すように、第１及び第２出力クロックＣＬＫＯＵＴ１、ＣＬＫＯＵＴ２が全てロウレベルであると、インバータ２２５の出力はロウレベルである。第１出力クロックＣＬＫＯＵＴ１が第２出力クロックＣＬＫＯＵＴ２より先に進んでいるから、第１出力クロックＣＬＫＯＵＴ１がハイレバルであり、第２出力クロックＣＬＫＯＵＴ２がロウレベルであると、インバータ２２５の出力は、ハイレバルに遷移する。したがって、遅延器２２６の出力がハイに遷移する時点で、Ｄフリップフロップ２２７がハイレバルの信号を出力する。第２出力クロックＣＬＫＯＵＴ２がハイレバルに遷移するときに検出信号Ｅ＿ＤＥＴは、ハイレバルに遷移する。

万一、第２出力クロックＣＬＫＯＵＴ２が第１出力クロックＣＬＫＯＵＴ１より先に進んでいると、第１出力クロックＣＬＫＯＵＴ１がロウレベルであり、第２出力クロックＣＬＫＯＵＴ２がハイレバルであると、検出信号Ｅ＿ＤＥＴは、ロウレベルに維持される。すなわち、検出信号Ｅ＿ＤＥＴは、第１出力クロックＣＬＫＯＵＴ１が第２出力クロックＣＬＫＯＵＴ２より先に進んでいる場合にのみハイレバルに遷移できる。

図４を再度参照すると、検出信号Ｅ＿ＤＥＴに同期して、Ｄフリップフロップ２５１〜２５３は第２信号ＤＢ［２：０］を出力し、検出信号Ｅ＿ＤＥＴに同期して、Ｄフリップフロップ２５４〜２５６は第３信号ＤＣ［２：０］を出力する。万一、第２出力クロックＣＬＫＯＵＴ２が第１出力クロックＣＬＫＯＵＴ１より先に進んで検出信号Ｅ＿ＤＥＴがロウレベルに維持されると、Ｄフリップフロップ２５１〜２５６は動作しない。

図５に示すように、遅延制御信号発生器２６０は、Ｄフリップフロップ２５１〜２５３から出力される第２信号ＤＢ［２：０］とＤフリップフロップ２５４〜２５６から出力される第３信号ＤＣ［２：０］とが一致するとき、検出信号Ｅ＿ＤＥＴに同期して遅延制御信号ＤＬＹ＿Ｔ［２：０］を出力する。すなわち、パルス信号Ｐ＿ＤＬＹのパルス幅が２サイクルの間に同じである場合にのみ、遅延制御信号ＤＬＹ＿Ｔ［２：０］が出力される。これは、クロックマッシュ１３０、１６０から出力される第１及び第２出力クロックＣＬＫＯＵＴ１、ＣＬＫＯＵＴ２間に発生する瞬間的なスキューによってクロック信号ＣＬＫＡ１を遅延させるエラーを防止するためである。サイクリックレジスタ２５０の遅延時間は、２サイクルに限定されずに多様に変更できる。

図４に示すパルス幅検出器２４０で１サイクル、そしてサイクリックレジスタ２５０で２サイクルが遅延されるので、図７に示すように、第１及び第２出力クロックＣＬＫＯＵＴ１、ＣＬＫＯＵＴ２が出力されてから、３サイクル以後にクロック信号ＣＬＫＡ１の位相が調節される。

図６は、図１に示す遅延調節器１１０の具体的な構成を示す図である。
図６に示すように、遅延調節器１１０は、インバータ６０１〜６０３、６２１、ＡＮＤゲート６１１〜６１４、遅延器６２２〜６２４、及び出力回路６３０〜６６０を備える。インバータ６０１〜６０３は、スキュー検出器１４０から出力される遅延制御信号ＤＬＹ＿Ｔ［２：０］をそれぞれ受信する。ＡＮＤゲート６１１〜６１４は、遅延制御信号ＤＬＹ＿Ｔ［２：０］が「０００」、「００１」、「０１１」及び「１１１」であるとき、それぞれハイレバルの信号を出力するように構成される。

インバータ６２１は、基準クロックＣＬＫを反転させる。遅延器６２２〜６２４は、直列に接続される。遅延器６２２は、インバータ６２１の出力を受信する。
出力回路６３０〜６６０は、インバータ６２１の出力と遅延器６２２〜６２４の出力とをそれぞれ受信する。出力回路６３０〜６６０のそれぞれは、インバータとトランスミッションゲートとを備える。出力回路６３０〜６６０のそれぞれは、対応するＡＮＤゲートの出力がハイレバルであるとき、インバータ６２１の出力と遅延器６２２〜６２４の出力とをクロック信号ＣＬＫＡ１として出力する。

遅延器６２２〜６２４のそれぞれの遅延時間は、図４に示す遅延器２３１〜２３３の遅延時間に対応する。例えば、遅延制御信号ＤＬＹ＿Ｔ［２：０］が「０００」であると、パルス信号Ｐ＿ＤＬＹのパルス幅が３０ｐｓ以下であるので、クロックスキューを補償する必要はない。この場合に、出力回路６３０は、クロック信号ＣＬＫがインバータ６２１によって反転されたクロック信号ＣＬＫＡ１を出力する。

例えば、遅延制御信号ＤＬＹ＿Ｔ［２：０］が「００１」であると、パルス信号Ｐ＿ＤＬＹのパルス幅が３０ｐｓから６０ｐｓの間であるので、クロックスキューを補償しなければならない。この場合に、ＡＮＤゲート６１２は、ハイレバルの信号を出力し、出力回路６３０は、クロック信号ＣＬＫが遅延器６２２によって遅延されたクロック信号ＣＬＫＡ１を出力する。遅延器６２２の遅延時間は、第１及び第２出力クロックＣＬＫＯＵＴ１、ＣＬＫＯＵＴ２間の遅延時間３０ｐｓ〜６０ｐｓを補償するための時間に設定されなければならない。また、図４に示す遅延チェーン２３０内の遅延器２３１〜２３３の数と遅延調節器１１０内の遅延器６２２〜６２４の数とは、対応するように構成される。

このような本発明によると、クロックマッシュ１３０から出力される第１出力クロックＣＬＫＯＵＴ１がクロックマッシュ１６０から出力される第２出力クロックＣＬＫＯＵＴ２より先に進むスキューが発生すると、クロックマッシュ１３０に供給されるクロックＣＬＫＡ１の遅延時間を調節することにより、スキューを補償することができる。

図８は、図２に示すパルス発生器２１０、遅延チェーン２３０、及びパルス幅検出器２４０の他の実施の形態を示す図である。
図８に示す遅延検出器８３０は、図２に示すパルス発生器２１０及び遅延チェーン２３０に対応し、ラッチ回路８４０は、図２に示すパルス幅検出器９２４０に対応する。

遅延検出器８３０は、遅延器８３１〜８３６、排他的論理和ゲート８３７〜８３９を備える。遅延器８３１〜８３３は、直列に接続される。遅延器８３１は、第１出力クロックＣＬＫＯＵＴ１を受信する。遅延器８３４〜８３６は、直列に接続される。遅延器８３４は、第２出力クロックＣＬＫＯＵＴ２を受信する。排他的論理和ゲート８３７は、遅延器８３１、８３４の出力を受信し、遅延信号Ｄ［０］を出力する。排他的論理和ゲート８３８は、遅延器８３２、８３５の出力を受信し、遅延信号Ｄ［１］を出力する。排他的論理和ゲート８３８は、遅延器８３３、８３６の出力を受信し、遅延信号Ｄ［２］を出力する。

ラッチ回路８４０は、Ｄフリップフロップ８４１〜８４３を備える。Ｄフリップフロップ８４１〜８４３のそれぞれは、第２出力クロックＣＬＫＯＵＴ２に同期して、排他的論理和ゲート８３７〜８３９の出力をラッチし、第１信号ＤＡ［２：０］を出力する。
このような遅延検出器８３０及びラッチ回路８４０によると、第１及び第２出力クロックＣＬＫＯＵＴ１、ＣＬＫＯＵＴ２の遅延時間に対応するデジタル信号である第１信号ＤＡ［２：０］が出力される。

図９は、本発明の他の実施の形態による集積回路を示す図である。
図９に示すように、集積回路９００は、遅延調節器９１０、９５０、クロック駆動器９２０、９６０、及びスキュー検出器９４０で構成されたクロックスキューコントローラとクロックマッシュ９３０、９７０とを備える。

スキュー検出器９４０は、クロックマッシュ９３０から出力される第１出力クロックＣＬＫＯＵＴ１がクロックマッシュ９７０から出力される第２出力クロックＣＬＫＯＵＴ２より先に進んでいると、第１及び第２出力クロックＣＬＫＯＵＴ１、ＣＬＫＯＵＴ２間の遅延に対応する第１遅延調節信号ＤＬＹ＿Ｔ１［２：０］を出力し、第２出力クロックＣＬＫＯＵＴ２が第１出力クロックＣＬＫＯＵＴ１より先に進んでいると、第１及び第２出力クロックＣＬＫＯＵＴ１、ＣＬＫＯＵＴ２間の遅延に対応する第２遅延調節信号ＤＬＹ＿Ｔ２［２：０］を出力する。スキュー検出器９４０は、第１遅延調節信号ＤＬＹ＿Ｔ１［２：０］だけでなく、第２遅延調節信号ＤＬＹ＿Ｔ２［２：０］を出力するための構成を備える。

遅延調節器９１０は、第１遅延調節信号ＤＬＹ＿Ｔ１［２：０］に応答して、クロック信号ＣＬＫＡ１の遅延を調節する。遅延調節器９５０は、第２遅延調節信号ＤＬＹ＿Ｔ２［２：０］に応答して、クロック信号ＣＬＫＡ２の遅延を調節する。

上述した本発明の好ましい実施の形態は、例示の目的のために開示されたものであり、本発明の属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形、及び変更が可能であり、このような置換、変更などは、特許請求の範囲に属するものである。

本発明の好ましい実施の形態による集積回路の構成を示す図である。 図１に示すスキュー検出器の具体的な構成を示すブロック図である。 図２に示す先頭信号検出器の具体的な構成を示す図である。 図２に示すスキュー検出器の構成を具体的に示す図である。 図２に示すスキュー検出器の構成を具体的に示す図である。 図１に示す遅延調節器の具体的な構成を示す図である。 第１出力クロックと第２出力クロックとの間の遅延時間に応じて第１クロックマッシュに提供されるクロックの位相が調節されることを示すタイミング図である。 図２に示すパルス発生器、遅延チェーン、及びパルス幅検出器の他の実施の形態を示す図である。 本発明の他の実施の形態による集積回路を示す図である。

符号の説明

１００ 集積回路
１１０ 遅延調節器
１２０、１５０ クロック駆動器
１３０、１６０ クロックマッシュ
１４０ スキュー検出器
２１０ パルス発生器
２２０ 先頭信号検出器
２３０ 遅延チェーン
２４０ パルス幅検出器
２５０ サイクリックレジスタ
２６０ 遅延制御信号発生器

Claims (17)

1. 第１クロックマッシュに入力される第１クロックと第２クロックマッシュに入力される第２クロックとの間のスキューを調節するためのクロックスキューコントローラであって、
   前記第１クロックマッシュから出力される第１出力クロックと前記第２クロックマッシュから出力される第２出力クロックとの間の遅延時間に対応するパルス信号を発生するパルス発生器と、
   前記パルス信号のパルス幅に対応するデジタル信号を出力するパルス幅検出器と、
   前記第１出力クロックの位相が前記第２出力クロックの位相より先に進んでいるとき、検出信号をアクティブにする位相検出器と、
   前記検出信号に同期して、前記デジタル信号を格納するレジスタ回路と、
   前記検出信号に同期して、前記デジタル信号を出力する出力回路と、
   前記出力回路が出力したデジタル信号に対応する時間だけ、前記第１及び第２クロックのうちのいずれか一つを遅延させるクロック遅延調節器と、を備えることを特徴とするクロックスキューコントローラ。
2. 前記パルス発生器は、
   前記第２出力クロックを反転させる第１インバータと、
   前記第１出力クロック及び前記第１インバータによって反転された第２出力クロックを受信し、前記パルス信号を出力するロジック回路と、を備えることを特徴とする請求項１に記載のクロックスキューコントローラ。
3. 前記パルス幅検出器は、
   直列に接続され、前記パルス信号を遅延させる複数の第１遅延器と、
   前記複数の第１遅延器に各々対応し、前記パルス信号に同期して対応する第１遅延器の出力をラッチすることによって、前記デジタル信号を出力する複数の第１フリップフロップと、を備えることを特徴とする請求項１に記載のクロックスキューコントローラ。
4. 前記パルス幅検出器は、
   前記複数の第１フリップフロップに各々対応し、前記検出信号に同期して前記対応する第１フリップフロップの出力をラッチする複数の第２フリップフロップをさらに備えることを特徴とする請求項１に記載のクロックスキューコントローラ。
5. 前記パルス幅検出器は、
   前記複数の第１フリップフロップに各々対応し、前記検出信号に同期して前記対応する第１フリップフロップの出力をラッチする複数の第２フリップフロップと、
   前記複数の第２フリップフロップに各々対応し、前記検出信号に同期して前記対応する第２フリップフロップの出力をラッチする複数の第３フリップフロップと、を備えることを特徴とする請求項１に記載のクロックスキューコントローラ。
6. 互いに対応する前記第２及び第３フリップフロップは一対をなし、
   前記第２及び第３フリップフロップ対にそれぞれ対応し、対応する第２フリップフロップの出力と対応する第３フリップフロップの出力とが同じであるか否かを比較し、比較信号を出力する複数の比較器と、
   前記複数の比較器に各々対応し、前記検出信号に同期して前記対応する比較器の出力をラッチする複数の第４フリップフロップと、をさらに備えることを特徴とする請求項５に記載のクロックスキューコントローラ。
7. 前記クロック遅延調節器は、前記デジタル信号に対応する時間だけ前記第１クロックを遅延させることを特徴とする請求項６に記載のクロックスキューコントローラ。
8. 前記クロック遅延調節器は、
   複数の第４フリップフロップから出力される信号に対応する複数の選択信号を出力する選択信号発生器と、
   直列に接続され、基準クロックを遅延させる複数の第２遅延器と、
   前記基準クロック及び前記第２遅延器のそれぞれの出力を受信し、前記複数の選択信号に応答して、前記基準クロック及び前記第２遅延器のそれぞれの出力のうち、いずれか一つを前記第１クロックとして出力するクロック遅延選択器と、を備えることを特徴とする請求項７に記載のクロックスキューコントローラ。
9. 前記第２遅延器のそれぞれの遅延時間は、前記第１遅延器のそれぞれの遅延時間に対応することを特徴とする請求項７に記載のクロックスキューコントローラ。
10. 前記位相検出器は、
    電源電圧と第１ノードとの間に接続され、前記第１出力クロックによって制御されるＰＭＯＳトランジスタと、
    前記第２出力クロックを反転させる第２インバータと、
    前記第１ノードと第２ノードとの間に接続され、前記第２インバータの出力によって制御される第１ＮＭＯＳトランジスタと、
    前記第２ノードと接地電圧との間に接続され、前記第１出力クロックによって制御される第２ＮＭＯＳトランジスタと、
    前記第２インバータの出力を遅延させる遅延回路と、
    前記遅延回路の出力に同期して、前記第１ノードの出力の反転信号をラッチするフリップフロップと、
    前記フリップフロップの出力と前記第２出力クロックとを受信し、前記検出信号を出力するロジック回路と、を備えることを特徴とする請求項１に記載のクロックスキューコントローラ。
11. 第１クロックを受信する第１クロックマッシュと、
    第２クロックを受信する第２クロックマッシュと、
    前記第１クロックマッシュから出力される第１出力クロックと前記第２クロックマッシュから出力される第２出力クロックとの間の遅延時間に対応するパルス信号を発生するパルス発生器と、
    前記パルス信号のパルス幅に対応するデジタル信号を出力するパルス幅検出器と、
    前記パルス信号で示される遅延時間が少なくとも２サイクルの間に同じである場合に、前記デジタル信号に対応する時間だけ、前記第１及び第２クロックのうち、いずれか一つを遅延させるクロック遅延調節器と、を備えることを特徴とする集積回路。
12. 前記パルス発生器は、
    前記第２出力クロックを反転させる第１インバータと、
    前記第１出力クロック及び前記第１インバータによって反転された第２出力クロックを受信し、前記パルス信号を出力するロジック回路と、を備えることを特徴とする請求項１１に記載の集積回路。
13. 前記パルス幅検出器は、
    直列に接続され、前記パルス信号を遅延させる複数の第１遅延器と、
    前記複数の第１遅延器に各々対応し、前記パルス信号に同期して対応する第１遅延器の出力をラッチすることによって、前記デジタル信号を出力する複数の第１フリップフロップと、を備えることを特徴とする請求項１１に記載の集積回路。
14. 前記第１出力クロックの位相が前記第２出力クロックの位相より先に進んでいるとき、検出信号をアクティブにする位相検出器をさらに備えることを特徴とする請求項１３に記載の集積回路。
15. 前記パルス幅検出器は、
    前記検出信号に同期して、前記デジタル信号を前記クロック遅延調節器に出力する出力回路をさらに備えることを特徴とする請求項１４に記載の集積回路。
16. 第１クロックを受信する第１クロックマッシュと、
    第２クロックを受信する第２クロックマッシュと、
    前記第１クロックマッシュから出力される第１出力クロックと前記第２クロックマッシュから出力される第２出力クロックとの間の遅延時間に対応するデジタル信号を出力する遅延検出器と、
    前記デジタル信号で示される遅延時間が少なくとも２サイクルの間に同じである場合に、前記デジタル信号に対応する時間だけ、前記第１及び第２クロックのうち、いずれか一つを遅延させるクロック遅延調節器と、を備えることを特徴とする集積回路。
17. 前記遅延検出器は、
    前記第１出力クロックを受信し、直列に接続した複数の第１遅延器と、
    前記第２出力クロックを受信し、各々が前記第１遅延器に対応して直列に接続した複数の第２遅延器と、
    互いに対応する前記第１及び第２遅延器に各々対応し、対応する第１及び第２遅延器の出力を受信して遅延信号を出力する複数のロジックゲートと、
    前記ロジックゲートに各々対応し、前記第２出力クロックに応答して対応するロジックゲートから入力される信号をラッチする複数のフリップフロップと、を備えることを特徴とする請求項１６に記載の集積回路。

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