KR20040031343A - 클럭간 동기 회로 - Google Patents

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KR20040031343A
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이영철
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Abstract

본 발명은 클럭간 동기회로에 관한 것으로, 제 1 클럭신호를 수신하고 에지를 검출하여 제 1 클럭신호의 2 배인 주파수를 갖는 클럭신호를 발생시키는 2×클럭 발생회로, 제 1 클럭신호와 제 1 클럭신호보다 낮은 주파수를 갖는 제 2 클럭신호를 수신하고 이들 클럭간의 스큐에 대한 정보를 제공하는 위상 검출회로, 및 제 2 클럭신호와 2×클럭 발생회로의 출력신호와 위상 검출회로의 출력신호를 수신하고 동기가 이루어진 2 개의 클럭신호를 발생시키는 동기 검출회로를 구비하는 것을 특징으로 한다.
본 발명에 따른 클럭간 동기 회로에 의하면, 간단한 회로구성으로 시간지연과 스큐를 제거하여 동기된 클럭을 출력할 수 있으며 반도체 칩 상에서 차지하는 면적이 작다.

Description

클럭간 동기 회로{SYNCHRONIZATION CIRCUIT BETWEEN CLOCKS}
본 발명은 클럭간 동기 회로에 관한 것으로, 특히 간단한 구성으로 클럭간의 스큐(skew)를 제거할 수 있는 클럭간 동기 회로에 관한 것이다.
최근에 고속동작을 위한 클럭처리 방법에 대해 많은 연구가 진행되고 있다. 두 클럭간의 동기를 맞추는 방법에는 지연버퍼를 사용하여 틀어진 시간지연을 보상하는 방법과 DLL(Delay-Locked-Loop)을 사용하여 시간지연을 루프로 피드백시켜 맞추는 방법 등이 있다. 지연버퍼를 사용하는 방법은 사용할 수 있는 버퍼의 수에 한계가 있으며, 일치시켜 놓은 시간지연이 공정 또는 환경에 의해 틀어질 수 있다. DLL을 사용하는 방법은 가장 확실하게 시간지연 및 스큐를 제거할 수 있는 방법이지만, 반도체 칩에서 차지하는 면적이 크고 전력소모가 크다는 단점이 있다.
상술한 바와 같은 문제점을 해결하기 위해 본 발명에 따른 클럭간 동기 회로는 입력되는 두 클럭 중 높은 주파수를 갖는 클럭으로부터 속도가 2배인 클럭을 발생시키는 2×클럭 발생회로와 두 클럭간의 스큐에 대한 정보를 제공해주는 위상 검출회로를 구비함으로써, 시간지연과 스큐가 제거된 클럭을 출력할 수 있다.
본 발명의 목적은 간단한 회로구성으로 시간지연과 스큐를 제거하여 동기된 클럭을 출력할 수 있는 클럭간 동기 회로를 제공하는 것이다.
도 1은 본 발명에 따른 클럭간 동기 회로를 나타내는 도면이다.
도 2는 도 1의 회로의 각 부분의 파형을 나타내는 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 2×클럭 발생회로 12 : 지연회로
20 : 위상 검출회로 30 : 동기 검출회로
본 발명에 따른 클럭간 동기 회로는 제 1 클럭신호를 수신하고 에지를 검출하여 상기 제 1 클럭신호의 2 배인 주파수를 갖는 클럭신호를 발생시키는 2×클럭 발생회로, 상기 제 1 클럭신호와 상기 제 1 클럭신호보다 낮은 주파수를 갖는 제 2 클럭신호를 수신하고 이들 클럭간의 스큐에 대한 정보를 제공하는 위상 검출회로, 및 상기 제 2 클럭신호와 상기 2×클럭 발생회로의 출력신호와 상기 위상 검출회로의 출력신호를 수신하고 동기가 이루어진 2 개의 클럭신호를 발생시키는 동기 검출회로를 구비하는 것을 특징으로 한다.
상기 2×클럭 발생회로는 상기 제 1 클럭신호를 수신하여 지연시키는 지연회로, 및 상기 제 1 클럭신호와 지연된 제 1 클럭신호를 수신하고 배타적 논리합을 행하는 XOR 회로를 구비하는 것을 특징으로 한다.
상기 위상 검출회로는 상기 제 1 클럭신호를 수신하여 반전시키는 인버터,
상기 제 1 클럭신호를 수신하는 D 입력단자와 상기 제 2 클럭신호를 수신하는 클럭 입력단자를 갖고 선택신호를 발생시키는 D-FF, 및 상기 제 1 클럭신호와 상기 인버터에 의해 반전된 제 1 클럭신호를 수신하고 상기 선택신호의 제어하에 두 신호 중에서 하나를 선택하는 멀티플렉서를 구비하는 것을 특징으로 한다.
상기 동기 검출회로는 상기 제 2 클럭신호를 수신하는 D 입력단자와 상기 2×클럭 발생회로의 출력신호를 수신하는 클럭 입력단자를 갖고 상기 제 2 클럭신호를 일정시간 지연시키는 제 1 D-FF, 및 상기 위상 검출회로의 출력신호를 수신하는 D 입력단자와 상기 2×클럭 발생회로의 출력신호를 수신하는 클럭 입력단자를 갖고 상기 위상 검출회로의 출력신호를 일정시간 지연시키는 제 2 D-FF을 구비하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 클럭간 동기 회로에 대해 설명한다.
도 1은 본 발명에 따른 클럭간 동기 회로를 나타내는 도면이고, 도 2는 도 1의 회로의 각 부분의 파형을 나타내는 타이밍도이다. 도 1의 클럭간 동기 회로는 제 1 클럭신호(GCLK)를 수신하고 에지(edge)를 검출하고 제 1 클럭신호(GCLK)의 2 배의 주파수를 갖는 2×클럭 발생회로(10), 제 1 클럭신호(GCLK)와 제 2 클럭신호(HCLK)를 수신하고 이들 클럭간의 스큐에 대한 정보를 제공하는 위상 검출회로(20), 및 제 2 클럭신호(HCLK)와 2×클럭 발생회로(10)의 출력신호(CGO)와 위상 검출회로(20)의 출력신호(PDO)를 수신하고 동기가 이루어진 두 출력신호(HCLKO 및 GCLKO)를 발생시키는 동기 검출회로(30)를 구비한다.
2×클럭 발생회로(10)는 제 1 클럭신호(GCLK)를 수신하여 지연시키는 지연회로(12), 및 제 1 클럭신호(GCLK)와 지연된 제 1 클럭신호(DGCLK)를 수신하고 배타적 논리합을 행하는 XOR(exclusive OR) 회로(14)를 구비한다.
위상 검출회로(20)는 제 1 클럭신호(GCLK)를 수신하여 반전시키는 인버터(22), 제 1 클럭신호(GCLK)를 수신하는 D 입력단자와 제 2 클럭신호(HCLK)를 수신하는 클럭 입력단자를 갖고 선택신호(SEL)를 발생시키는 D-FF(D-type Flip-Flop)(24), 및 제 1 클럭신호(GCLK)와 반전된 제 1 클럭신호(IGCLK)를 수신하고 선택신호(SEL)의 제어하에 두 신호 중에서 하나를 선택하는 멀티플렉서(26)를 구비한다.
동기 검출회로(30)는 제 2 클럭신호(HCLK)를 수신하는 D 입력단자와 2×클럭 발생회로(10)의 출력신호(CGO)를 수신하는 클럭 입력단자를 갖고 제 2 클럭신호(HCLK)를 일정시간 지연시키는 D-FF(32), D-FF(32)의 출력신호를 수신하고 동기가 이루어진 제 2 클럭 출력신호(HCLKO)를 발생시키는 제 1 출력 드라이버(34), 위상 검출회로(20)의 출력신호(PDO)를 수신하는 D 입력단자와 2×클럭 발생회로(10)의 출력신호(CGO)를 수신하는 클럭 입력단자를 갖고 위상 검출회로(20)의 출력신호(PDO)를 일정시간 지연시키는 D-FF(36), 및 D-FF(36)의 출력신호를 수신하고 동기가 이루어진 제 1 클럭 출력신호(GCLKO)를 발생시키는 제 2 출력 드라이버(38)를 구비한다.
이하, 도 1과 도 2를 참조하여 본 발명에 따른 클럭간 동기 회로의 동작에 대해 설명한다.
입력되는 2 개의 클럭신호 중에 더 높은 주파수를 갖는 클럭신호가 제 1 클럭신호(GCLK)이고 더 낮은 주파수를 갖는 클럭신호가 제 2 클럭신호(HCLK)이다. 2×클럭 발생회로(10)는 제 1 클럭신호(GCLK)와 지연된 제 1 클럭신호(DGCLK)를 수신하고 배타적 논리합을 행하여 도 2(a)에 도시된 바와 같이, 제 1 클럭신호(GCLK)의 2 배의 주파수를 갖는 클럭신호(CGO)를 출력한다. 이 클럭신호(CGO)는 동기 검출회로(30)를 구성하는 D-FF들(32, 36)의 클럭 입력단자에 인가된다.
위상 검출회로(20) 내에 있는 멀티플렉서(26)는 선택신호(SEL)의 제어하에 제 1 클럭신호(GCLK)와 반전된 제 1 클럭신호(IGCLK) 중에 하나를 선택하게 된다. 선택신호(SEL)는 D-FF에서 D 입력단자로 제 1 클럭신호(GCLK)를 수신하고 클럭 입력단자로 주파수가 보다 낮은 제 2 클럭신호(HCLK)를 수신하여 발생한다.
동기 검출회로(30) 내에 있는 D-FF(32)은 D 입력단자로 제 2 클럭신호(HCLK)를 수신하고 클럭 입력단자로 2×클럭 발생회로(10)의 출력신호(CGO)를 수신하여 동기가 이루어진 신호를 출력하며, 이 신호는 출력 드라이버(34)에 의해 제 2 클럭 출력신호(HCLKO)로 된다.
동기 검출회로(30) 내에 있는 D-FF(36)은 D 입력단자로 위상 검출회로(20)의 출력신호(PDO)를 수신하고 클럭 입력단자로 2×클럭 발생회로(10)의 출력신호(CGO)를 수신하여 동기가 이루어진 신호를 출력하며, 이 신호는 출력 드라이버(38)에 의해 제 1 클럭 출력신호(GCLKO)로 된다.
도 2(b)에는 제 2 클럭신호(HCLK)의 상승 에지가 제 1 클럭신호(GCLK)의 상승 에지보다 늦게 나오는 경우에, 그리고 도 2(c)에는 제 2 클럭신호(HCLK)의 상승에지가 제 1 클럭신호(GCLK)의 상승 에지보다 일찍 나오는 경우에 대해 도 1에 도시되어 있는 클럭간 동기 회로의 각 부분의 파형이 도시되어 있다. 도 2(b)의 타이밍도에 도시되어 있는 바와 같이, 제 2 클럭신호(HCLK)의 상승 에지가 제 1 클럭신호(GCLK)의 상승 에지보다 늦게 나오는 경우에는 제 2 클럭신호(HCLK)가 "하이" 상태로 되고 난 후에 선택신호(SEL)가 "하이" 상태로 되며, 제 2 클럭 출력신호(HCLKO)와 제 1 클럭 출력신호(GCLKO)는 서로 위상의 동기가 잘 이루어져 있다. 도 2(c)의 타이밍도에 도시되어 있는 바와 같이, 제 2 클럭신호(HCLK)의 상승 에지가 제 1 클럭신호(GCLK)의 상승 에지보다 일찍 나오는 경우에는 제 2 클럭신호(HCLK)가 "하이" 상태로 되고 난 후에 선택신호(SEL)가 "로우" 상태로 되며, 제 2 클럭 출력신호(HCLKO)와 제 1 클럭 출력신호(GCLKO)는 서로 위상의 동기가 잘 이루어져 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 따른 클럭간 동기 회로에 의하면, 간단한 회로구성으로 시간지연과 스큐를 제거하여 동기된 클럭을 출력할 수 있다. 또한, 본 발명에 따른 클럭간 동기 회로는 반도체 칩 상에서 차지하는 면적이 작고 전력소모가 적다.

Claims (4)

  1. 제 1 클럭신호를 수신하고 에지를 검출하여 상기 제 1 클럭신호의 2 배인 주파수를 갖는 클럭신호를 발생시키는 2×클럭 발생회로;
    상기 제 1 클럭신호와 상기 제 1 클럭신호보다 낮은 주파수를 갖는 제 2 클럭신호를 수신하고 이들 클럭간의 스큐에 대한 정보를 제공하는 위상 검출회로; 및
    상기 제 2 클럭신호와 상기 2×클럭 발생회로의 출력신호와 상기 위상 검출회로의 출력신호를 수신하고 동기가 이루어진 2 개의 클럭신호를 발생시키는 동기 검출회로를 구비하는 것을 특징으로 하는 클럭간 동기 회로.
  2. 제 1 항에 있어서, 상기 2×클럭 발생회로는
    상기 제 1 클럭신호를 수신하여 지연시키는 지연회로; 및
    상기 제 1 클럭신호와 지연된 제 1 클럭신호를 수신하고 배타적 논리합을 행하는 XOR 회로를 구비하는 것을 특징으로 하는 클럭간 동기 회로.
  3. 제 1 항에 있어서, 상기 위상 검출회로는
    상기 제 1 클럭신호를 수신하여 반전시키는 인버터;
    상기 제 1 클럭신호를 수신하는 D 입력단자와 상기 제 2 클럭신호를 수신하는 클럭 입력단자를 갖고 선택신호를 발생시키는 D-FF; 및
    상기 제 1 클럭신호와 상기 인버터에 의해 반전된 제 1 클럭신호를 수신하고상기 선택신호의 제어하에 두 신호 중에서 하나를 선택하는 멀티플렉서를 구비하는 것을 특징으로 하는 클럭간 동기 회로.
  4. 제 1 항에 있어서, 상기 동기 검출회로는
    상기 제 2 클럭신호를 수신하는 D 입력단자와 상기 2×클럭 발생회로의 출력신호를 수신하는 클럭 입력단자를 갖고 상기 제 2 클럭신호를 일정시간 지연시키는 제 1 D-FF; 및
    상기 위상 검출회로의 출력신호를 수신하는 D 입력단자와 상기 2×클럭 발생회로의 출력신호를 수신하는 클럭 입력단자를 갖고 상기 위상 검출회로의 출력신호를 일정시간 지연시키는 제 2 D-FF을 구비하는 것을 특징으로 하는 클럭간 동기 회로.
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* Cited by examiner, † Cited by third party
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US7971088B2 (en) 2007-02-27 2011-06-28 Samsung Electronics Co., Ltd. Clock skew controller and integrated circuit including the same
KR20110132569A (ko) * 2009-03-31 2011-12-08 바셀 폴리올레핀 이탈리아 에스.알.엘 사출 성형에 적합한 폴리올레핀 마스터배치 및 조성물

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