KR20100073426A

KR20100073426A - Ｄｌｌ 회로

Info

Publication number: KR20100073426A
Application number: KR1020080132095A
Authority: KR
Inventors: 윤원주; 이현우
Original assignee: 주식회사 하이닉스반도체
Priority date: 2008-12-23
Filing date: 2008-12-23
Publication date: 2010-07-01
Also published as: US20120007646A1; KR101046227B1; US8237478B2; US8026748B2; US20100156486A1

Abstract

본 발명의 DLL(Delay Locked Loop) 회로는, 지연 제어 신호에 응답하여 기준 클럭을 지연시켜 지연 클럭을 생성하되, 상기 지연 제어 신호의 초기값에 따른 2개 이상의 초기 활성화 지점을 갖는 지연 라인; 상기 지연 클럭을 기 설정된 시간만큼 지연시켜 피드백 클럭을 생성하는 지연 보상 수단; 상기 기준 클럭과 상기 피드백 클럭의 위상을 비교하여 위상 감지 신호를 생성하는 위상 감지 수단; 및 상기 지연 라인의 초기 지연값을 최소값으로 설정하고, 상기 위상 감지 신호에 응답하여 상기 지연 제어 신호를 생성하는 지연 제어 수단;을 포함한다.

DLL 회로, 세미 듀얼 지연 라인, 활성화 지점

Description

ＤＬＬ 회로{DLL Circuit}

본 발명은 반도체 집적 회로에 관한 것으로, 보다 상세하게는 반도체 집적 회로에 구비되는 DLL(Delay Locked Loop) 회로에 관한 것이다.

일반적으로 SDRAM(Synchronous Dynamic Random Access Memory)과 같은 반도체 집적 회로는 클럭을 이용하여 동작함으로써 동작 속도를 향상시켜 왔다. 이를 위해, 반도체 집적 회로는 클럭 버퍼를 구비하여 외부로부터 입력된 클럭을 버퍼링한 후 사용하는데, 경우에 따라서는 DLL(Delay Locked Loop) 회로 또는 PLL(Phase Locked Loop) 회로를 이용하여 외부 클럭과의 위상차를 보정한 내부 클럭을 자체적으로 생성하여 사용하기도 한다.

DLL 회로는 클럭 입력 버퍼로부터 출력되는 기준 클럭을 지연 라인을 이용하여 지연시키는데, 이 때 지연 라인이 상기 기준 클럭에 부여하는 지연 시간은 상기 기준 클럭과 피드백 클럭의 위상을 비교한 결과에 의해 결정된다. 상기 피드백 클럭은 상기 지연 라인으로부터 출력되는 클럭이 데이터 입출력 버퍼까지 전송되는 과정에서 부여 받게 되는 지연량을 모델링한 지연값으로 상기 지연 라인의 출력 클럭을 지연함으로써 생성하며, 이를 위해 리플리카(Replica) 지연기가 구비된다. 이 와 같은 구성에 의해, DLL 회로는 외부 클럭에 비해 소정 시간 앞서는 위상을 갖는 클럭을 출력하게 되고, 이에 따라 데이터 입출력 버퍼는 외부 클럭과 일치된 타이밍의 내부 클럭을 이용하여 버퍼링 동작을 수행할 수 있다.

도 1은 종래의 DLL 회로의 동작을 설명하기 위한 타이밍도이다.

도 1을 참조하면, DLL 회로의 초기 동작시 기준 클럭(clk_ref)과 피드백 클럭(clk_fb)의 위상 관계를 파악할 수 있다. 여기에서는 지연 라인의 초기 지연값이 최소값인 경우의 피드백 클럭(clk_fb)을 제 1 피드백 클럭(clk_fb1)으로 나타내고, 지연 라인이 초기에 소정의 지연값을 가질 때의 피드백 클럭(clk_fb)을 제 2 피드백 클럭(clk_fb2)으로 나타내었다. 일반적으로, DLL 회로의 지연 라인은 초기 지연값을 최소값으로 설정하지 않는다. 이는 지연 라인이 초기 동작 이후 지연 시간을 감소시켜야 하는 상황이 발생하면 락킹(Locking) 동작이 어려워지는 것을 방지하기 위함이며, 통상적으로는 총 지연량의 절반 정도의 지연량을 초기 지연값으로 설정한다.

그런데, 이처럼 소정의 초기 지연값을 설정하여 생성한 제 2 피드백 클럭(clk_fb2)의 경우, 상기 기준 클럭(clk_ref)의 제 1 라이징 에지(RE1)에 동기되지 못하므로, 제 2 라이징 에지(RE2)에 동기되어야만 한다. 이 때, 지연 라인이 락킹 동작을 위해 상기 기준 클럭(clk_ref)에 부여하는 전체 지연량은 상기 기준 클럭(clk_ref)의 한 주기를 넘게 된다. 즉, 지연 라인이 초기에 소정의 지연값을 갖도록 설정됨에 따라, 지연 라인은 상기 기준 클럭(clk_ref)의 한 주기보다 큰 총 지연량을 가져야만 하는 것이다. 실질적으로, 통상의 지연 라인은 고주파 클럭의 사용에 대비하여 대략 두 주기에 가까운 총 지연량을 갖도록 구성된다.

상술한 바와 같이, 종래의 DLL 회로는 지연 라인의 길이를 감소시키기에 한계를 가지고 있었다. 지연 라인의 길이는 면적 효율 측면에서도 문제가 되지만, 특히 내부의 지터(Jitter) 성분을 증가시키는 요인이 된다는 측면에서 더욱 문제가 된다. 결과적으로, 종래의 DLL 회로는 그 동작의 안정성에 있어서 취약점을 노출하였고, 이는 반도체 집적 회로의 고집적화 및 고속화 구현을 효과적으로 지원하는 데에 걸림돌이 되었다.

본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 보다 안정적으로 내부 클럭을 생성하는 DLL 회로를 제공하는 데에 그 기술적 과제가 있다.

또한, 본 발명은 면적 마진을 증가시키는 DLL 회로를 제공하는 데에 다른 기술적 과제가 있다.

상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 DLL 회로는, 지연 제어 신호에 응답하여 기준 클럭을 지연시켜 지연 클럭을 생성하되, 상기 지연 제어 신호의 초기값에 따른 2개 이상의 초기 활성화 지점을 갖는 지연 라인; 상기 지연 클럭을 기 설정된 시간만큼 지연시켜 피드백 클럭을 생성하는 지연 보상 수단; 상기 기준 클럭과 상기 피드백 클럭의 위상을 비교하여 위상 감지 신호를 생성하는 위상 감지 수단; 및 상기 지연 라인의 초기 지연값을 최소값으로 설정하고, 상기 위상 감지 신호에 응답하여 상기 지연 제어 신호를 생성하는 지연 제어 수단;을 포함한다.

또한, 본 발명의 다른 실시예에 따른 DLL 회로는, 싱글 지연 제어 신호와 듀얼 지연 제어 신호에 응답하여 기준 클럭을 지연시켜 지연 클럭을 생성하는 지연 라인; 상기 지연 클럭을 기 설정된 시간만큼 지연시켜 피드백 클럭을 생성하는 지연 보상 수단; 상기 기준 클럭과 상기 피드백 클럭의 위상을 비교하여 위상 감지 신호를 생성하는 위상 감지 수단; 및 상기 위상 감지 신호에 응답하여 상기 싱글 지연 제어 신호와 상기 듀얼 지연 제어 신호를 생성하되, 상기 위상 감지 신호의 초기값에 응답하여 상기 싱글 지연 제어 신호 또는 상기 듀얼 지연 제어 신호를 선택적으로 활성화시키는 지연 제어 수단;을 포함한다.

또한, 본 발명의 다른 실시예에 따른 DLL 회로는, 지연 제어 신호에 응답하여 기준 클럭을 지연시켜 지연 클럭을 생성하는 지연 라인; 상기 지연 클럭을 기 설정된 시간만큼 지연시켜 피드백 클럭을 생성하는 지연 보상 수단; 상기 기준 클럭과 상기 피드백 클럭의 위상을 비교하여 위상 감지 신호를 생성하는 위상 감지 수단; 및 상기 위상 감지 신호에 응답하여 상기 지연 제어 신호를 생성하되, 상기 위상 감지 신호의 초기값에 따라, 상기 지연 라인의 지연값이 최소값 또는 중간값이 되도록 하는 상기 지연 제어 신호를 생성하는 지연 제어 수단;을 포함한다.

본 발명의 DLL 회로는, 2개 이상의 초기 활성화 지점을 갖는 지연 라인을 구비하고, 초기의 위상 감지 신호에 응답하여 지연 라인의 활성화 지점을 선택함으로써, 지연 라인이 구비하는 총 지연량을 감소시켜, 면적 효율을 향상시키고 지터 성분의 발생을 감소시키는 효과를 창출한다.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.

도 2는 본 발명의 일 실시예에 따른 DLL 회로의 구성을 나타낸 블록도이다.

도시한 바와 같이, 본 발명의 일 실시예에 따른 DLL 회로는, 외부 클 럭(clk_ext)을 버퍼링하여 기준 클럭(clk_ref)을 생성하는 클럭 입력 버퍼(10); 지연 제어 신호(dlcnt)에 응답하여 상기 기준 클럭(clk_ref)을 지연시켜 지연 클럭(clk_dly)을 생성하는 지연 라인(20); 상기 지연 클럭(clk_dly)을 구동하여 출력 클럭(clk_out)을 생성하는 클럭 드라이버(30); 상기 지연 클럭(clk_dly)을 기 설정된 시간만큼 지연시켜 피드백 클럭(clk_fb)을 생성하는 지연 보상 수단(40); 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb)의 위상을 비교하여 위상 감지 신호(phdet)를 생성하는 위상 감지 수단(50); 및 상기 위상 감지 신호(phdet)에 응답하여 상기 지연 제어 신호(dlcnt)를 생성하는 지연 제어 수단(60);을 포함한다.

여기에서, 상기 지연 라인(20)은 동작 초기에 최소의 지연값을 갖는다. 이는 복수 비트의 디지털 코드로서 구현되는 상기 지연 제어 신호(dlcnt)의 최초 논리값을 설정하기에 따라 실시 가능한 사항이다.

이에 따라, 상기 피드백 클럭(clk_fb)은 상기 기준 클럭(clk_ref)에 비해 지연된 위상을 갖게 되는데, 이 때 상기 피드백 클럭(clk_fb)이 상기 기준 클럭(clk_ref)에 비해 지연된 양은 상기 지연 보상 수단(40)의 지연값을 의미한다. 이후, 상기 위상 감지 수단(50)은 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb)에 대한 위상 비교 동작을 수행하며, 이 때 상기 위상 감지 수단(50)으로부터 출력되는 상기 위상 감지 신호(phdet)는 동작 초기의 상기 피드백 클럭(clk_fb)의 위상이 상기 기준 클럭(clk_ref)에 비해 앞서는지 뒤지는지에 대한 정보를 담는다. 상기 지연 제어 수단(60)은 상기 위상 감지 신호(phdet)에 응답하여 상기 지연 제어 신호(dlcnt)의 논리값을 조정한다.

상기 지연 라인(20)은 이 때의, 즉 동작 초기의 상기 지연 제어 신호(dlcnt)의 논리값에 따른 2개의 초기 활성화 지점을 갖도록 구성된다. 일반적으로 지연 라인은 직렬 연결된 복수 개의 단위 지연기들의 조합으로 이루어지는데, 통상적으로는 초기 동작시 복수 개의 단위 지연기들의 조합 중 어느 하나의 단위 지연기부터 이후의 단위 지연기들이 활성화되도록 구성된다. 여기에서는 초기 동작시 활성화되는 단위 지연기들 중 가장 앞 단의 단위 지연기를 초기 활성화 지점이라 일컬은 것이다.

본 실시예에서는 상기 지연 라인(20)이 2개의 초기 활성화 지점을 갖는 것으로 가정하기로 한다. 그러나, 본 실시예를 이용하여 그 이상의 활성화 지점을 갖는 지연 라인을 구성하는 것은 당업자에게 특별한 사항이 아닐 것이다.

즉, 초기의 상기 위상 감지 신호(phdet)는 상기 기준 클럭(clk_ref)과 상기 초기의 피드백 클럭(clk_fb)의 위상 관계에 의해서 생성되고, 초기의 상기 지연 제어 신호(dlcnt)는 이 때의 상기 위상 감지 신호(phdet)에 대응되는 논리값을 갖게 되는데, 상기 지연 제어 수단(60)은 초기에 생성된 상기 위상 감지 신호(phdet)에 응답하여 상기 지연 라인(20)의 2개의 초기 활성화 지점 중 어느 하나를 선택하여 활성화시킨다.

예를 들어, 상기 기준 클럭(clk_ref)의 위상이 상기 초기 피드백 클럭(clk_fb)의 위상에 앞서는 경우, 이 때 상기 지연 라인(20)은 상기 기준 클럭(clk_ref)에 비교적 큰 지연량을 부여하여야 하므로, 상기 지연 제어 수단(60)은 상기 지연 라인(20)에 구비된 단위 지연기들 중 비교적 많은 수의 단위 지연기들을 활성화시키기 위한 활성화 지점을 선택할 수 있다. 반대로, 상기 초기 피드백 클럭(clk_fb)의 위상이 상기 기준 클럭(clk_ref)의 위상에 앞서는 경우, 이 때 상기 지연 라인(20)은 상기 기준 클럭(clk_ref)에 비교적 작은 지연량을 부여하여야 하므로, 상기 지연 제어 수단(60)은 상기 지연 라인(20)에 구비된 단위 지연기들 중 비교적 적은 수의 단위 지연기들을 활성화시키기 위한 활성화 지점을 선택할 수 있다.

도 3은 도 2에 도시한 DLL 회로의 상세 구성을 나타낸 제 1 예시도로서, 설명의 편의상 상기 지연 라인(20)과 상기 지연 제어 수단(60)의 상세 구성만을 나타낸 것이다. 여기에서 상기 지연 라인(20a)은 싱글(Single) 지연 라인과 듀얼(Dual) 지연 라인을 포함하는 세미-듀얼(Semi-Dual) 지연 라인으로서 구현되며, 이에 따라 상기 지연 제어 신호(dlcnt)는 싱글 지연 제어 신호(s_dlcnt), 듀얼 지연 제어 신호(d_dlcnt) 및 파인 지연 제어 신호(f_dlcnt)로서 구현된다.

도시한 바와 같이, 상기 지연 라인(20a)은, 상기 싱글 지연 제어 신호(s_dlcnt)에 응답하여 상기 기준 클럭(clk_ref)을 지연시켜 싱글 지연 클럭(clk_sdly)을 생성하는 싱글 지연 라인(210); 상기 듀얼 지연 제어 신호(d_dlcnt)에 응답하여 상기 싱글 지연 클럭(clk_sdly)을 지연시켜 제 1 및 제 2 듀얼 지연 클럭(clk_ddly1, clk_ddly2)을 생성하는 듀얼 지연 라인(220); 및 상기 파인 지연 제어 신호(f_dlcnt)에 응답하여 상기 제 1 및 제 2 듀얼 지연 클럭(clk_ddly1, clk_ddly2)을 지연시켜 상기 지연 클럭(clk_dly)을 생성하는 제 1 파인 지연부(230);를 포함한다.

이처럼, 본 실시예에서의 상기 지연 라인(20a)은 세미-듀얼 지연 라인으로서 구현되며, 이러한 구성에 의해 상기 제 1 파인 지연부(630)는 보다 효율적인 파인 지연(Fine Delay) 동작을 수행할 수 있다. 여기에서, 상기 듀얼 지연 라인(220)은 상기 파인 지연 동작을 지원하기 위한 구성이며, 일반적으로는 지연량을 증감하기 위한 상기 싱글 지연 라인(210)의 동작 이후 상기 듀얼 지연 라인(220)의 동작이 활성화된다.

한편, 상기 지연 제어 수단(60a)은, 펄스 신호(pls)와 상기 위상 감지 신호(phdet)에 응답하여 상기 싱글 지연 제어 신호(s_dlcnt)를 생성하는 제 1 쉬프트 레지스터(610); 상기 펄스 신호(pls)와 상기 위상 감지 신호(phdet)에 응답하여 상기 듀얼 지연 제어 신호(d_dlcnt)를 생성하는 제 2 쉬프트 레지스터(620); 상기 위상 감지 신호(phdet)에 응답하여 상기 펄스 신호(pls)를 상기 제 1 쉬프트 레지스터(610) 또는 상기 제 2 쉬프트 레지스터(620)에 선택적으로 제공하는 스위칭부(630); 및 상기 위상 감지 신호(phdet)에 응답하여 상기 파인 지연 제어 신호(f_dlcnt)를 생성하는 제 1 파인 지연 제어부(640);를 포함한다.

여기에서, 상기 펄스 신호(pls)는 클럭 제너레이터로부터 생성되는 신호로서, 상기 기준 클럭(clk_ref)의 소정 주기(예를 들어, 20주기)마다 한 번씩 토글(Toggle)하는 형태의 신호이다.

상술한 것과 같이, 상기 스위칭부(630)는 상기 위상 감지 신호(phdet)에 응답하여 상기 제 1 쉬프트 레지스터(610) 또는 상기 제 2 쉬프트 레지스터(620)에 선택적으로 상기 펄스 신호(pls)를 제공하는 구성을 갖는다. 바람직하게는, 상기 위상 감지 신호(phdet)가 상기 기준 클럭(clk_ref)의 위상이 상기 피드백 클럭(clk_fb)의 위상에 앞선다는 정보를 전달하면, 상기 스위칭부(630)는 상기 펄스 신호(pls)를 상기 제 1 쉬프트 레지스터(610)에 제공한다. 반면에, 상기 위상 감지 신호(phdet)가 상기 피드백 클럭(clk_fb)의 위상이 상기 기준 클럭(clk_ref)의 위상에 앞선다는 정보를 전달하면, 상기 스위칭부(630)는 상기 펄스 신호(pls)를 상기 제 2 쉬프트 레지스터(620)에 제공한다. 상기 제 1 쉬프트 레지스터(610)와 상기 제 2 쉬프트 레지스터(620)는 각각 상기 펄스 신호(pls)가 입력되는 경우에만 활성화될 수 있으며, 이 때의 상기 위상 감지 신호(phdet)에 대응하여 상기 싱글 지연 제어 신호(s_dlcnt) 또는 상기 듀얼 지연 제어 신호(d_dlcnt)의 논리값을 변경하는 동작을 수행하게 된다.

상기 싱글 지연 제어 신호(s_dlcnt)와 상기 듀얼 지연 제어 신호(d_dlcnt)는 각각 동작 초기에 상기 싱글 지연 라인(210)과 상기 듀얼 지연 라인(220)의 지연량을 최소로 하기 위한 값으로 설정된다. 이후, 상기 위상 감지 신호(phdet)의 초기값에 따라, 상기 싱글 지연 제어 신호(s_dlcnt) 또는 상기 듀얼 지연 제어 신호(d_dlcnt)의 논리값이 변경되는데, 상기 기준 클럭(clk_ref)의 위상이 상기 초기 피드백 클럭(clk_fb)의 위상에 앞선 상태이면 상기 싱글 지연 제어 신호(s_dlcnt)의 논리값이 변경되며, 이에 따라 상기 싱글 지연 라인(210)의 지연값이 증가하면서 상기 피드백 클럭(clk_fb)의 위상은 점진적으로 뒤로 밀리게 된다. 이후, 상기 피드백 클럭(clk_fb)의 위상이 상기 기준 클럭(clk_ref)의 위상에 앞선 상태가 되면 상기 듀얼 지연 제어 신호(d_dlcnt)의 논리값이 변경되고, 이에 따라 상기 듀얼 지연 라인(220)의 지연값이 증가하면서 상기 피드백 클럭(clk_fb)의 위상은 계속 뒤로 밀리게 된다. 이 때, 상기 제 1 파인 지연부(230)의 파인 지연 동작에 의해 상기 피드백 클럭(clk_fb)의 위상은 상기 기준 클럭(clk_ref)의 위상에 정밀하게 일치되어 간다.

반면에, 상기 초기 피드백 클럭(clk_fb)의 위상이 상기 기준 클럭(clk_ref)의 위상에 앞선 상태이면 상기 듀얼 지연 제어 신호(d_dlcnt)의 논리값이 변경되며, 이에 따라 상기 듀얼 지연 제어 신호(d_dlcnt)의 지연값이 증가하면서 상기 피드백 클럭(clk_fb)의 위상은 상기 기준 클럭(clk_ref)에 일치될 때까지 지연된다.

이와 같은 상기 DLL 회로의 동작은 이하의 도 4의 타이밍도를 이용하여 보다 상세히 이해할 수 있다.

도 4에는, 상기 기준 클럭(clk_ref)의 위상이 상기 초기 피드백 클럭(clk_fb)의 위상에 앞서는 경우(CASE I)와, 상기 초기 피드백 클럭(clk_fb)의 위상이 상기 기준 클럭(clk_ref)의 위상에 앞서는 경우(CASE II)가 표현되어 있다.

상기 기준 클럭(clk_ref)의 위상이 상기 초기 피드백 클럭(clk_fb)의 위상에 앞서는 경우(CASE I), 상기 피드백 클럭(clk_fb)의 라이징 에지(Rising Edge)는 상기 기준 클럭(clk_ref)의 폴링 에지(Falling Edge)까지 상기 싱글 지연 라인(210)의 지연 동작(SINGLE DELAY)에 의해 지연되고, 이후 상기 기준 클럭(clk_ref)의 라이징 에지에 일치되기까지는 상기 듀얼 지연 라인(220)의 지연 동작(DUAL DELAY)에 의해 지연된다.

반면에, 상기 초기 피드백 클럭(clk_fb)의 위상이 상기 기준 클럭(clk_ref) 의 위상에 앞서는 경우(CASE II), 상기 피드백 클럭(clk_fb)의 라이징 에지는 상기 기준 클럭(clk_ref)의 라이징 에지에 일치되기까지 상기 듀얼 지연 라인(220)의 지연 동작(DUAL DELAY)에 의해 지연된다.

이처럼, 상기 지연 라인(20)은 상기 싱글 지연 라인(210)과 상기 듀얼 지연 라인(220)에 각각의 활성화 지점을 가지며, 이와 같은 구성에 의해 상기 지연 라인(20)의 총 지연량은 상기 기준 클럭(clk_ref)의 한 주기를 초과하지 않을 수 있게 된다. 이에 따라, 상기 DLL 회로는 그 점유 면적을 감소시킬 수 있으며, 내부의 지터 발생을 억제할 수 있다.

도 5는 도 2에 도시한 DLL 회로의 상세 구성을 나타낸 제 2 예시도로서, 설명의 편의상 상기 지연 라인(20b)과 상기 지연 제어 수단(60b)의 상세 구성만을 나타낸 것이다. 여기에서, 상기 지연 제어 신호(dlcnt)는 n 비트의 디지털 코드인 코스(Coarse) 지연 제어 신호(c_dlcnt<1:n>)와 파인(Fine) 지연 제어 신호(f_dlcnt)로서 구현됨을 가정하기로 한다.

도시한 바와 같이, 상기 지연 라인(20b)은 상기 코스 지연 제어 신호(c_dlcnt<1:n>)의 각 비트와 상기 기준 클럭(clk_ref)를 입력 받는 n 개의 낸드게이트(ND<1:n>); 상기 n 개의 낸드게이트(ND<1:n>)의 출력 신호와 앞 단의 출력 신호를 입력 받는 직렬 연결된 n 개의 단위 지연기(UD<1:n>); 및 파인 지연 제어 신호(f_dlcnt)에 응답하여 상기 n 번 째 단위 지연기(UD<n>)의 출력 신호를 지연시켜 상기 지연 클럭(clk_dly)을 생성하는 제 2 파인 지연부(240);를 포함한다.

상기 n 개의 단위 지연기(UD<1:n>) 중 가장 앞 단에 구비되는 단위 지연 기(UD<1>)는 그 입력 신호를 외부 공급전원(VDD)으로 한다.

한편, 상기 지연 제어 수단(60b)은 상기 위상 감지 신호(phdet)에 응답하여 상기 n 비트의 코스 지연 제어 신호(c_dlcnt<1:n>)를 생성하는 제 3 쉬프트 레지스터(650); 리셋 신호(rst)와 상기 위상 감지 신호(phdet)에 응답하여 상기 n 비트의 코스 지연 제어 신호(c_dlcnt<1:n>) 중 i 번째 비트(c_dlcnt)와 n 번째 비트(c_dlcnt<n>)의 논리값을 제어하는 초기 활성화 설정부(660); 및 상기 위상 감지 신호(phdet)에 응답하여 상기 파인 지연 제어 신호(f_dlcnt)를 생성하는 제 2 파인 지연 제어부(670);를 포함한다.

여기에서, 상기 초기 활성화 설정부(660)는 상기 i 번째 비트의 코스 지연 제어 신호(c_dlcnt)의 전송 라인에 접속되는 제 1 노드(N1); 게이트 단에 상기 위상 감지 신호(phdet)가 입력되고 소스 단에 상기 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 제 1 노드(N1)에 접속되는 제 1 트랜지스터(TR1); 게이트 단에 상기 리셋 신호(rst)가 입력되고 드레인 단이 상기 제 1 노드(N1)에 접속되며 소스 단이 접지되는 제 2 트랜지스터(TR2); 상기 n 번째 비트의 코스 지연 제어 신호(c_dlcnt<n>)의 전송 라인에 접속되는 제 2 노드(N2); 상기 위상 감지 신호(phdet)를 입력 받는 인버터(IV); 게이트 단에 상기 인버터(IV)의 출력 신호가 입력되고 소스 단에 상기 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 제 2 노드(N2)에 접속되는 제 3 트랜지스터(TR3); 및 게이트 단에 상기 리셋 신호(rst)가 입력되고 드레인 단이 상기 제 2 노드(N2)에 접속되며 소스 단이 접지되는 제 4 트랜지스터(TR4);를 포함한다.

상기 n 비트의 코스 지연 제어 신호(c_dlcnt<1:n>) 중 하나의 비트만 논리값 ‘1’을 가질 수 있다. 상기 제 3 쉬프트 레지스터(650)는 초기 동작시 상기 코스 지연 제어 신호의 n 번째 비트(c_dlcnt<n>)의 논리값을 ‘1’로 설정하여 상기 지연 라인(20b)의 전체 지연량이 최소화되도록 한다. 상기 리셋 신호(rst)는 이와 같은 동작에 의해 상기 지연 클럭(clk_dly)이 생성된 이후에 인에이블 되어 상기 n 비트의 코스 지연 제어 신호(c_dlcnt<1:n>)의 모든 비트의 논리값을 ‘0’으로 만든다.

이후, 상기 초기 활성화 설정부(660)는 상기 위상 감지 신호(phdet)의 논리값에 따라 상기 i 번째 비트의 코스 지연 제어 신호(c_dlcnt) 또는 상기 n 번째 비트의 코스 지연 제어 신호(c_dlcnt<n>)를 활성화시키는 동작을 수행한다. 그리고 이 때의 상기 n 비트의 코스 지연 제어 신호(c_dlcnt<1:n>)를 래치하고, 래치된 상기 n 비트의 코스 지연 제어 신호(c_dlcnt<1:n>)의 논리값을 기준값으로 설정한 후 상기 위상 감지 신호(phdet)에 대응되는 쉬프팅 동작을 수행한다. 참고로, 상기 i는 1과 n을 제외한 1과 n 사이의 어느 하나의 수를 지칭하는 것이다.

여기에서, 상기 초기 활성화 설정부(660)는 상기 위상 감지 신호(phdet)의 전위가 로우 레벨(Low Level)일 때, 즉 상기 초기 피드백 클럭(clk_fb)의 위상이 상기 기준 클럭(clk_ref)의 위상에 앞설 때, 상기 i 번째 비트의 코스 지연 제어 신호(c_dlcnt)의 논리값이 ‘1’이 되게 하고, 반대로 상기 위상 감지 신호(phdet)의 전위가 하이 레벨(High Level)일 때, 즉 상기 기준 클럭(clk_ref)의 위상이 상기 초기 피드백 클럭(clk_fb)의 위상에 앞설 때, 상기 n 번째 비트의 코 스 지연 제어 신호(c_dlcnt<n>)의 논리값이 ‘1’이 되게 한다.

즉, 상기 초기 피드백 클럭(clk_fb)에 대해 비교적 큰 지연량이 필요할 때, 상기 지연 제어 수단(60b)은 상기 n 번째 비트의 코스 지연 제어 신호(c_dlcnt<n>)를 활성화시킴으로써, 상기 지연 라인(20b)의 지연값이 최소값으로부터 점진적으로 증가하게 한다. 그리고, 상기 초기 피드백 클럭(clk_fb)에 대해 비교적 작은 지연량이 필요할 때, 상기 지연 제어 수단(60b)은 오히려 상기 i 번째 비트의 코스 지연 제어 신호(c_dlcnt)를 활성화시킴으로써, 상기 지연 라인(20b)의 지연값이 중간값으로부터 증가하도록 한다.

본 실시예에서 상기 지연 제어 수단(60b)과 상기 지연 라인(20b)을 상술한 형태로 동작시키는 이유는, 상기 피드백 클럭(clk_fb)에 지터 성분이 포함됨에 따라 이상 지연 현상이 발생하여, 지연량을 감소시킬 필요가 있을 때를 대비하기 위함이다. 상기 i 번째 비트의 코스 지연 제어 신호(c_dlcnt)를 활성화시킨 상태에서는 상기 피드백 클럭(clk_fb)에 대해 지연량을 감소시키는 것이 가능하기 때문이다. 이 경우, 상기 지연 라인(20b)의 총 지연량은 앞선 실시예보다 증가하지만, 2개의 활성화 지점을 구비하고, 이들을 선택적으로 활성화시키는 구성에 의해 총 지연량이 1.5 주기를 넘지는 않는다. 따라서, 종래에 비해서는 점유 면적의 감소가 가능하다.

여기에서, 상기 지연 라인(20b)의 지연값에서 중간값이란, 최소값과 최대값 사이의 임의의 값을 지칭하는 것이다. 이는 상기 DLL 회로의 지터 특성, 단위 지연값 및 주파수 특성 등을 고려하여 설정되어야 하며, 상기 코스 지연 제어 신호의 i 번째 비트(c_dlcnt)가 설정됨에 따라 상기 지연 라인(20b)의 중간값이 결정될 수 있다.

상술한 바와 같이, 본 발명의 DLL 회로는 지연 라인에 2개 이상의 초기 활성화 지점을 구비하고, 기준 클럭과 초기 피드백 클럭의 위상 관계에 따라 초기 활성화 지점을 선택하도록 구성된다. 이에 따라, 기준 클럭과 초기 피드백 클럭의 위상 상태에 관계 없이 지연 라인의 길이는 종래에 비해 짧은 형태로 구현 가능하게 된다. 또한, 구현하기에 따라서는 지터 성분의 발생에 대응 가능한 형태의 구성 또한 가능하다. 이처럼, 본 발명의 DLL 회로는 종래에 비해 지연 라인의 길이를 감소시킴으로써, 면적 효율을 향상시킬 수 있고 지터 성분의 발생을 감소시킬 수 있는 이점을 획득한다.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

도 1은 종래의 DLL 회로의 동작을 설명하기 위한 타이밍도,

도 2는 본 발명의 일 실시예에 따른 DLL 회로의 구성을 나타낸 블록도,

도 3은 도 2에 도시한 DLL 회로의 상세 구성을 나타낸 제 1 예시도,

도 4는 도 3에 도시한 DLL 회로의 동작을 설명하기 위한 타이밍도,

도 5는 도 2에 도시한 DLL 회로의 상세 구성을 나타낸 제 2 예시도이다.

<도면의 주요 부분에 대한 부호 설명>

10 : 클럭 입력 버퍼 20 : 지연 라인

30 : 클럭 드라이버 40 : 지연 보상 수단

50 : 위상 감지 수단 60 : 지연 제어 수단

Claims

지연 제어 신호에 응답하여 기준 클럭을 지연시켜 지연 클럭을 생성하되, 상기 지연 제어 신호의 초기값에 따른 2개 이상의 초기 활성화 지점을 갖는 지연 라인;

상기 지연 클럭을 기 설정된 시간만큼 지연시켜 피드백 클럭을 생성하는 지연 보상 수단;

상기 기준 클럭과 상기 피드백 클럭의 위상을 비교하여 위상 감지 신호를 생성하는 위상 감지 수단; 및

상기 지연 라인의 초기 지연값을 최소값으로 설정하고, 상기 위상 감지 신호에 응답하여 상기 지연 제어 신호를 생성하는 지연 제어 수단;

을 포함하는 DLL(Delay Locked Loop) 회로.
제 1 항에 있어서,

상기 지연 라인은, 직렬 연결된 복수 개의 단위 지연기들의 조합으로 이루어지며, 상기 초기 활성화 지점은 초기 동작시 활성화되는 하나의 단위 지연기 또는 복수 개의 단위 지연기들 중 가장 앞 단의 단위 지연기임을 특징으로 하는 DLL 회로.
제 1 항 또는 제 2 항에 있어서,

상기 지연 제어 수단은, 상기 위상 감지 수단이 상기 기준 클럭과 상기 최소의 초기 지연값에 의해 생성된 상기 피드백 클럭을 이용하여 초기의 상기 위상 감지 신호를 생성하여 전달하면, 이에 응답하여 상기 지연 라인의 2개 이상의 초기 활성화 지점 중 어느 하나를 선택하여 활성화시키도록 구성됨을 특징으로 하는 DLL 회로.
제 3 항에 있어서,

상기 지연 제어 수단은, 상기 위상 감지 신호가 상기 기준 클럭의 위상이 상기 초기의 피드백 클럭의 위상에 앞선다는 정보를 전달하면, 상기 위상 감지 신호가 상기 초기의 피드백 클럭의 위상이 상기 기준 클럭의 위상에 앞선다는 정보를 전달하는 경우에 비해, 상기 지연 라인에서 비교적 많은 수의 단위 지연기들을 활성화시키기 위한 활성화 지점을 선택하도록 구성됨을 특징으로 하는 DLL 회로.
싱글 지연 제어 신호와 듀얼 지연 제어 신호에 응답하여 기준 클럭을 지연시켜 지연 클럭을 생성하는 지연 라인;

상기 지연 클럭을 기 설정된 시간만큼 지연시켜 피드백 클럭을 생성하는 지연 보상 수단;

상기 기준 클럭과 상기 피드백 클럭의 위상을 비교하여 위상 감지 신호를 생성하는 위상 감지 수단; 및

상기 위상 감지 신호에 응답하여 상기 싱글 지연 제어 신호와 상기 듀얼 지 연 제어 신호를 생성하되, 상기 위상 감지 신호의 초기값에 응답하여 상기 싱글 지연 제어 신호 또는 상기 듀얼 지연 제어 신호를 선택적으로 활성화시키는 지연 제어 수단;

을 포함하는 DLL(Delay Locked Loop) 회로.
제 5 항에 있어서,

상기 지연 라인은,

상기 싱글 지연 제어 신호에 응답하여 상기 기준 클럭을 지연시켜 싱글 지연 클럭을 생성하는 싱글 지연 라인; 및

상기 듀얼 지연 제어 신호에 응답하여 상기 싱글 지연 클럭을 지연시키는 듀얼 지연 라인;

을 포함하는 것을 특징으로 하는 DLL 회로.
제 6 항에 있어서,

상기 지연 제어 수단은, 동작 초기에 상기 싱글 지연 제어 신호와 상기 듀얼 지연 제어 신호의 값을 각각 상기 싱글 지연 라인과 상기 듀얼 지연 라인의 지연값을 최소로 하는 값으로 설정하도록 구성됨을 특징으로 하는 DLL 회로.
제 7 항에 있어서,

상기 지연 제어 수단은, 상기 위상 감지 신호의 초기값이 상기 기준 클럭의 위상이 초기의 상기 피드백 클럭의 위상에 앞서는 것을 의미하면 상기 싱글 지연 제어 신호의 논리값을 변경하고, 이후 상기 위상 감지 신호가 상기 피드백 클럭의 위상이 상기 기준 클럭의 위상에 앞선다는 정보를 전달하면 상기 듀얼 지연 제어 신호의 논리값을 변경하도록 구성됨을 특징으로 하는 DLL 회로.
제 7 항에 있어서,

상기 지연 제어 수단은, 상기 위상 감지 신호의 초기값이 초기의 상기 피드백 클럭의 위상이 상기 기준 클럭의 위상에 앞서는 것을 의미하면, 상기 듀얼 지연 제어 신호의 논리값을 변경하도록 구성됨을 특징으로 하는 DLL 회로.
제 8 항 또는 제 9 항에 있어서,

상기 지연 제어 수단은,

펄스 신호와 상기 위상 감지 신호에 응답하여 상기 싱글 지연 제어 신호를 생성하는 제 1 쉬프트 레지스터;

상기 펄스 신호와 상기 위상 감지 신호에 응답하여 상기 듀얼 지연 제어 신호를 생성하는 제 2 쉬프트 레지스터; 및

상기 위상 감지 신호에 응답하여 상기 펄스 신호를 상기 제 1 쉬프트 레지스터 또는 상기 제 2 쉬프트 레지스터에 선택적으로 제공하는 스위칭부;

를 포함하는 것을 특징으로 하는 DLL 회로.
제 10 항에 있어서,

상기 지연 라인은, 파인 지연 제어 신호에 응답하여 상기 듀얼 지연 라인으로부터 출력되는 클럭을 지연시켜 상기 지연 클럭을 생성하는 파인 지연부를 추가로 포함하며,

상기 지연 제어 수단은, 상기 위상 감지 신호에 응답하여 상기 파인 지연 제어 신호를 생성하는 파인 지연 제어부를 추가로 포함하는 것을 특징으로 하는 DLL 회로.
지연 제어 신호에 응답하여 기준 클럭을 지연시켜 지연 클럭을 생성하는 지연 라인;

상기 지연 클럭을 기 설정된 시간만큼 지연시켜 피드백 클럭을 생성하는 지연 보상 수단;

상기 기준 클럭과 상기 피드백 클럭의 위상을 비교하여 위상 감지 신호를 생성하는 위상 감지 수단; 및

상기 위상 감지 신호에 응답하여 상기 지연 제어 신호를 생성하되, 상기 위상 감지 신호의 초기값에 따라, 상기 지연 라인의 지연값이 최소값 또는 중간값이 되도록 하는 상기 지연 제어 신호를 생성하는 지연 제어 수단;

을 포함하는 DLL(Delay Locked Loop) 회로.
제 12 항에 있어서,

상기 지연 라인은, 직렬 연결된 직렬 연결된 복수 개의 단위 지연기들의 조합으로 이루어지며, 상기 지연값의 최소값과 중간값에 각각 대응되는 활성화 지점들을 구비하고, 초기의 상기 지연 제어 신호의 제어에 따라 어느 하나의 활성화 지점을 선택적으로 활성화 시키도록 구성됨을 특징으로 하는 DLL 회로.
제 13 항에 있어서,

상기 지연 제어 수단은, 초기 동작시 상기 지연 제어 신호의 논리값을 상기 지연 라인의 전체 지연량이 최소화되도록 하는 값으로 설정하도록 구성됨을 특징으로 하는 DLL 회로.
제 14 항에 있어서,

상기 지연 제어 신호는 복수 비트의 디지털 코드로서 구현되며,

상기 지연 제어 수단은, 상기 위상 감지 신호의 초기값에 따라 상기 지연 제어 신호의 최상위 비트와 최하위 비트를 제외한 어느 하나의 비트 또는 최하위 비트를 활성화시키고, 이후 상기 지연 제어 신호의 논리값을 변경하여 상기 지연 라인의 지연값을 점진적으로 증가시키도록 구성됨을 특징으로 하는 DLL 회로.
제 15 항에 있어서,

상기 지연 제어 수단은,

상기 위상 감지 신호에 응답하여 상기 코스 지연 제어 신호를 생성하는 쉬프 트 레지스터; 및

리셋 신호와 상기 위상 감지 신호에 응답하여 상기 코스 지연 제어 신호의 상기 최상위 비트와 최하위 비트를 제외한 하나의 비트와 상기 최하위 비트의 논리값을 제어하는 초기 활성화 설정부;

를 포함하는 것을 특징으로 하는 DLL 회로.
제 16 항에 있어서,

상기 지연 라인은, 파인 지연 제어 신호에 응답하여 상기 복수 개의 단위 지연기들의 최종 출력 신호를 지연시켜 상기 지연 클럭을 생성하는 파인 지연부를 추가로 포함하며,

상기 지연 제어 수단은, 상기 위상 감지 신호에 응답하여 상기 파인 지연 제어 신호를 생성하는 파인 지연 제어부를 추가로 포함하는 것을 특징으로 하는 DLL 회로.