KR101137932B1 - 반도체 장치 및 지연고정루프회로를 구비하는 반도체 장치 - Google Patents

반도체 장치 및 지연고정루프회로를 구비하는 반도체 장치 Download PDF

Info

Publication number
KR101137932B1
KR101137932B1 KR1020100051085A KR20100051085A KR101137932B1 KR 101137932 B1 KR101137932 B1 KR 101137932B1 KR 1020100051085 A KR1020100051085 A KR 1020100051085A KR 20100051085 A KR20100051085 A KR 20100051085A KR 101137932 B1 KR101137932 B1 KR 101137932B1
Authority
KR
South Korea
Prior art keywords
delay
unit
clock
delay amount
response
Prior art date
Application number
KR1020100051085A
Other languages
English (en)
Other versions
KR20110131579A (ko
Inventor
구영준
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020100051085A priority Critical patent/KR101137932B1/ko
Priority to US12/975,886 priority patent/US8729940B2/en
Publication of KR20110131579A publication Critical patent/KR20110131579A/ko
Application granted granted Critical
Publication of KR101137932B1 publication Critical patent/KR101137932B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0818—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter comprising coarse and fine delay or phase-shifting means

Abstract

반도체 장치에서 입력되는 클록을 지연시키는 회로에 관한 것으로서, 소스 클록을 지연시켜 지연 소스 클록을 생성하되, 지연 제어 코드에 응답하여 그 지연량이 지연 유닛 단위로 변동하는 지연라인과, 지연라인의 한계 지연량 도달 여부를 감지하기 위한 지연량 감지부와, 지연량 감지부의 출력신호에 응답하여 소스 클록의 주기를 샘플링 단위 - 지연 유닛 단위에 대응하여 결정됨 - 로 측정하기 위한 클록 주기 측정부, 및 클록 주기 측정부의 출력신호에 응답하여 지연라인의 지연량을 소스 클록의 한 주기에 대응하는 크기만큼 변동시키기 위한 지연량 조절부를 구비하는 반도체 장치를 제공한다.

Description

반도체 장치 및 지연고정루프회로를 구비하는 반도체 장치{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE HAVING DELAY LOCKED LOOP CIRCUIT}
본 발명은 반도체 설계 기술에 관한 것으로서, 특히, 반도체 장치에서 입력되는 클록을 지연시키는 회로에 관한 것이다.
일반적으로 DDR SDRAM(DOUBLE DATA RATE SYNCHRONOUS DRAM)과 같은 동기식 반도체 메모리 소자에서는 기준이 되는 클록과 입/출력되는 데이터가 항상 시간적으로 동기되어 있어야 한다.
여기서, 기준이 되는 클록은 주로 메모리 컨트롤러(CONTROLLER)와 같은 외부 장치로부터 입력되는 외부클록(CLK, CLKB)을 뜻하므로, 동기식 반도체 메모리 소자가 기준이 되는 클록과 시간적으로 동기된 데이터를 전송해야 한다는 것은, 동기식 반도체 메모리 소자에서 전송되는 데이터의 출력시점과 외부클록(CLK, CLKB)의 에지(EDGE), 혹은 중심(CENTER)이 정확하게 일치되어야 한다는 것을 의미한다.
하지만, 비동기식 반도체 메모리 소자의 예에서 알 수 있듯이 일반적인 반도체 메모리 소자에 데이터를 출력시키는 명령과 외부클록(CLK, CLKB)을 인가한다고 해서 자동으로 외부클록(CLK, CLKB)에 시간적으로 동기된 데이터가 출력되는 것은 아니다.
이렇게, 반도체 메모리 소자에서 외부클록(CLK, CLKB)과 데이터가 동기되지 못하는 이유는 다음과 같다.
먼저, 반도체 메모리 소자 외부에서 입력버퍼링 회로를 통해 반도체 메모리 소자 내부로 버퍼링된 외부클록(CLK, CLKB)을 내부클록이라 한다면, 내부클록이 반도체 메모리 소자의 내부 구성요소 - 제어회로, 주변회로, 셀 어레이 등의 반도체 메모리 소자에 포함되는 모든 회로들을 의미함 - 를 거치면서 그 위상이 변화하므로 내부클록이 출력버퍼링 회로에 도달하여 외부로 출력될 때에는 내부클록과 외부클록(CLK, CLKB)이 시간적으로 동기되지 않는다.
이때, 반도체 메모리 소자에서 출력되는 데이터는 내부클록에 동기되어 출력되므로 내부클록과 외부클록(CLK, CLKB) 사이에 위상차이가 생긴 것만큼 데이터와 외부클록(CLK, CLKB) 사이에는 위상차이가 있게 된다. 즉, 반도체 메모리 소자에서 출력되는 데이터는 외부클록(CLK, CLKB)과 비동기된 상태가 된다.
따라서, 반도체 메모리 소자에서 기준이 되는 외부클록(CLK, CLKB)의 위상과과 입/출력되는 데이터를 시간적으로 동기시켜 출력하기 위해서는 반도체 메모리 소자로 입력되는 외부클록(CLK, CLKB)으로부터 반도체 메모리 소자의 동작으로 인해 출력패드에 인가되는 내부클록의 위상이 지연되는 시간을 내부클록에 역보상하여 내부클록의 위상이 외부클록(CLK, CLKB)의 위상과 동기되도록 하여야 한다.
전술한 바와 같이 내부클록의 위상이 지연되는 시간을 내부클록에 역보상하여 내부클록의 위상이 외부클록(CLK, CLKB)의 위상과 동기되도록 하는 역활을 수행하기 위한 회로로 대표적인 것은 위상고정루프(PLL: PHASE LOCKED LOOP)회로와 지연고정루프(DLL : DELAY LOCKED LOOP)회로가 있다.
먼저, 위상고정루프(PLL)는 주로 외부에서 입력되는 기준이 되는 외부클록의 주파수와 반도체 메모리 소자 내부에서 사용되는 내부클록의 주파수가 서로 달라지는 경우에 주파수 채배기능을 사용하여 주파수와 위상을 동시에 동기시키기 위해 사용되는 장치이다.
그리고, 지연고정루프(DLL)회로는 외부에서 입력되는 기준이 되는 외부클록의 주파수와 반도체 메모리 소자 내부에서 사용되는 내부클록의 주파수가 동일한 경우에 위상만을 동기시키기 위해 사용되는 장치이다.
이렇게, 위상지연고정루프(PLL)회로와 지연고정루프(DLL)회로의 특성만을 비교하여 보면 위상고정루프(PLL)회로가 지연고정루프(DLL)회로에 비해 주파수 채배기능이라는 추가적인 기능을 갖기 때문에 지연고정루프(DLL)회로에 비해 위상고정루프(PLL)회로가 더 많이 쓰일 것 같지만, 반도체 메모리 소자의 경우에는 위상고정루프(PLL)회로보다 지연고정루프(DLL)회로를 더 많이 사용한다.
그 이유는 여러 가지가 있겠지만, 대표적인 이유로는 지연고정루프(DLL)회로가 위상고정루프(PLL)회로에 비해 잡음(NOISE)에 더 강하고, 더 작은 면적에서 구현할 수 있다는 장점이 있기 때문이다.
도 1은 일반적인 반도체 장치에 구비된 지연고정루프회로를 도시한 블록 다이어그램이다.
도 1을 참조하면, 일반적인 반도체 장치에 구비된 지연고정루프회로는, 소스 클록(REFCLK)과 피드백 클록(FBCLKR AND FBCLKF)의 위상을 비교하기 위한 위상비교부(100R, 100F)와, 제어클록(CONTCLK)에 응답하여 지연 쉬프팅 업데이트 주기마다 순차적으로 활성화되는 다수의 제어 펄스(PULSE2, PULSE3, PULSE6)를 생성하기 위한 제어 펄스 생성부(110)와, 위상비교부(100R, 100F)의 비교결과(FINE, COARSE, FM_PDOUT, FINEF, COARSEF, FM_PDOUTF)에 대응하는 모드제어신호(FM_END, LOCK_STATE, FM_END_F, LOCK_STATEF)를 생성하기 위한 모드제어부(160R, 160F)와, 모드제어신호(FM_END, LOCK_STATE, FM_END_F, LOCK_STATEF) 에 응답하여 노멀 모드(NORMAL MODE) 및 미세조정 모드(COARSE MODE)에서는 지연 쉬프팅 동작을 제어하기 위한 제1지연 쉬프트 제어신호(FRCLK_SL, FRCLK_SR, SRCLK_SL, SRCLK_SR, FFCLK_SL, FFCLK_SR, SFCLK_SL, SFCLK_SR)를 생성하고 패스트 모드(FAST MODE)에서는 지연 쉬프팅 동작을 제어하기 위한 제2지연 쉬프트 제어신호(FASTR_SL, FASTF_SL)를 생성하는 지연 쉬프트 제어부(130R, 130F)와, 노멀 모드에서는 제1지연 쉬프트 제어신호(FRCLK_SL, FRCLK_SR, SRCLK_SL, SRCLK_SR, FFCLK_SL, FFCLK_SR, SFCLK_SL, SFCLK_SR)에 응답하여 내부클록(CLKIN1, CLKIN2)의 위상을 지연 유닛 단위로 지연 쉬프팅시키고, 미세조정 모드에서는 제1지연 쉬프트 제어신호(FRCLK_SL, FRCLK_SR, SRCLK_SL, SRCLK_SR, FFCLK_SL, FFCLK_SR, SFCLK_SL, SFCLK_SR)에 응답하여 내부클록(CLKIN1, CLKIN2)의 위상을 지연 유닛보다 작은 단위로 지연 쉬프팅 시키며, 패스트 모드에서는 제2지연 쉬프트 제어신호(FASTR_SL, FASTF_SL)에 응답하여 내부클록(CLKIN1, CLKIN2)의 위상을 지연 그룹 - 다수의 지연 유닛을 포함함 - 단위로 지연 쉬프팅시키기 위한 클록위상 지연부(140R, 140F)와, 듀티보정부(120)의 출력클록(IFBCLKR, IFBCLKF)을 입력받아 내부클록 경로의 실제 지연조건을 반영하여 피드백 클록(FBCLKR, FBCLKF)으로서 출력하기 위한 지연복제모델부(150R, 150F)와, 외부클록(CLK)을 버퍼링하여 서로 위상이 동기된 소스 클록(REFCLK)과 제어클록(CONTCLK) 및 내부클록(CLKIN1, CLKIN2)을 생성하기 위한 클록 버퍼부(180B)와, 클록인에이블신호의 반전신호(CKEB_COM)와 모드 레지스터 셋(MODE REGISTER SET : MRS)의 파워다운모드 정보를 가지고 있는 신호(SAPD) 및 프리차지(PRECHARGE) 정보를 가지고 있는 신호(RASIDLE)에 응답하여 클록 버퍼부(180B)의 동작을 제어하기 위한 클록버퍼 인에이블 신호(CLKBUF_ENB)를 생성하는 파워다운모드 제어부(180A)와, 반도체 메모리 소자 외부에서 입력되는 지연고정루프(DLL) 리셋 신호(DLL_RESETB)와 지연고정루프(DLL) 비활성화신호(DIS_DLL)에 응답하여 지연고정루프(DLL)회로의 동작을 제어하는 리셋 신호(RESET)를 생성하기 위한 지연고정루프(DLL) 제어부(190)와, 위상 지연부(140R, 140F)의 출력클록(MIXOUT_R, MIXOUT_F) 중 어느 하나(MIXOUT_R OR MIXOUT_F)의 위상을 반전 - 주로 MIXOUT_F - 하여 출력함으로써, 내부클록(CLKIN1, CLKIN2)의 라이징 에지에 대응된 라이징 에지를 갖는 라이징 내부클록(RISING_CLK)과 내부클록(CLKIN1, CLKIN2)의 폴링 에지에 대응된 라이징 에지를 갖는 폴링 내부클록(FALLING_CLK)을 출력하는 전치듀티보정부(119)와, 락킹 상태에서 전치듀티보정부(119)의 출력클록(RISING_CLK, FALLING_CLK)의 듀티 비(DUTY RATIO)를 보정하기 위한 듀티보정부(120), 및 듀티보정부(120)의 출력클록(IFBCLKR, IFBCLKF)을 드라이빙한 지연고정루프 출력클록(IRCLKDLL, IFCLKDLL)을 반도체 메모리 소자의 출력드라이버로 출력하기 위한 지연고정루프(DLL) 드라이버(170)을 구비한다.
전술한 종래기술에 따른 반도체 장치에 구비된 지연고정루프회로의 구성을 바탕으로 그 동작을 설명하면 다음과 같다.
먼저, 전술한 레지스터 제어형 지연고정루프(DLL)회로는, 듀얼루프(DUAL-LOOP) 방식으로 동작하는 지연고정루프(DLL)회로로서, 이때, 듀얼루프 방식은 지연고정루프(DLL)회로 드라이버(170)을 통해 출력되는 지연고정루프 출력클록(IRCLKDLL, IFCLKDLL)의 듀티 비(DUTY RATIO)가 50 대 50 이 되도록 하기 위한 듀티비 보정 동작을 수행하기 전에 서로 상반되는 위상을 갖는 두 개의 클록을 사용하여 지연고정루프 동작을 수행하고, 지연고정루프 동작을 통해 락킹 상태가 되면 듀티비 보정 동작을 수행하는 방식을 의미한다.
즉, 내부클록(CLKIN1, CLKIN2)의 라이징 에지(RISING EDGE)에 대응된 라이징 에지를 갖는 라이징 내부클록(RISING_CLK)과 내부클록(CLKIN1, CLKIN2)의 폴링 에지(FALLING EDGE)에 대응된 라이징 에지를 갖는 폴링 내부클록(FALLING_CLK)을 사용하여 지연고정루프 동작을 수행하는 방식을 의미한다.
듀얼루프 방식과 상반되는 다른 방식으로는 싱글루프(SINGLE-LOOP) 방식이 있는데, 이때, 싱글루프 방식은 듀티 보정 동작을 수행하기 전에 내부클록(CLKIN1, CLKIN2)의 라이징 에지 또는 폴링 에지에 대응된 한 개의 클록만을 사용하여 지연고정루프 동작을 수행하고, 지연고정루프 동작을 통해 락킹 상태가 되면 듀티비 보정 동작을 수행하는 방식을 의미한다.
구체적으로, 지연고정루프(DLL)회로의 구성요소 중 모드제어부(160R, 160F), 위상비교부(100R, 100F), 지연 쉬프트 제어부(130R, 130F), 위상 지연부(140R, 140F), 지연복제모델부(150R, 150F)는, 서로 같은 회로구성을 갖는 라이징 내부클록(RISING_CLK)의 위상을 조절하기 위한 블록(100R, 160R, 130R, 140R, 150R)과 폴링 내부클록(FALLING_CLK)의 위상을 조정하기 위한 블록(100F, 160F, 130F, 140F, 150F)으로 나누어진다.
여기서, 라이징 내부클록(RISING_CLK)의 위상을 조정하기 위한 블록(100R, 160R, 130R, 140R, 150R)은, 락킹 상태 전에도 라이징 내부클록(RISING_CLK)의 라이징 에지와 소스 클록(REFCLK)의 라이징 에지가 동기되도록 라이징 내부클록(RISING_CLK)의 위상을 조정하고, 락킹 상태 후에도 라이징 내부클록(RISING_CLK)의 라이징 에지와 소스 클록(REFCLK)의 라이징 에지가 동기되도록 라이징 내부클록(RISING_CLK)의 위상을 조정하는데 이는, 락킹 상태 전에는 락킹 상태를 만들기 위함이고 락킹 상태 후에는 반도체 메모리 소자의 외부에서 인가되는 전원전압의 변동 또는 노이즈 등의 영향으로부터 라이징 클록(RISING_CLK)의 위상이 변동하는 것을 보상하기 위함이다.
그리고, 폴링 내부클록(FALLING_CLK)의 위상을 조정하기 위한 블록(100F, 160F, 130F, 140F, 150F)은, 락킹 상태 전에는 폴링 내부클록(FALLING_CLK)의 라이징 에지와 소스 클록(REFCLK)의 라이징 에지가 동기되도록 폴링 내부클록(FALLING_CLK)의 위상을 조정하지만, 락킹 상태 후에는 일부(130F, 140F)만 동작하고 나머지(100F, 160F, 150F)는 동작하지 않는데, 이는, 락킹 상태 전에는 락킹 상태를 만들기 위함이고 락킹 상태 후에는 락킹 상태에 들어감과 동시에 듀티보정부(120)에 의해 듀티가 보정된 상태이기 때문에 폴링 내부클록(FALLING_CLK)의 위상이 변동하는 것은 지연고정루프(DLL) 드라이버(170)의 출력에 영향을 미치지 않는다.
참고로, 일반적인 듀얼루프 방식의 레지스터 제어형 지연고정루프(DLL)회로에서 락킹 상태라 함은 소스 클록(REFCLK)과 라이징 내부클록(RISING_CLK)의 라이징 에지 및 폴링 내부클록(FALLING_CLK)의 라이징 에지가 모두 동기된 상태 - 일정 오차범위 이내 - 를 의미하는 것이다.
도 2는 도 1에 도시된 일반적인 반도체 장치에 구비된 지연고정루프회로의 구성요소 중 종래기술에 따른 클록위상 지연부를 상세히 도시한 회로도이다.
참고로, 도 2에 도시된 도면은 클록위상 지연부(140R, 140F)에 포함된 제1 클록위상 지연부(140R)와 제2 클록위상 지연부(140F) 중 제1 클록위상 지연부(140R)를 상세히 도시한 도면이며 제2 클록위상 지연부(140F)의 상세한 회로구성도 입출력되는 신호이름이 다를뿐 제1 클록위상 지연부(140R)의 상세한 회로구성과 동일하다.
도 2를 참조하면, 도 1에 도시된 일반적인 반도체 장치에 구비된 지연고정루프회로의 구성요소 중 종래기술에 따른 클록위상 지연부(140R)는, 소스 클록(REFCLK)을 지연시켜 지연 소스 클록(MIXOUT_R)을 생성하되, 지연 제어 코드(DELAY_CONT<1:N>)에 응답하여 그 지연량이 지연 유닛 단위로 변동하는 지연라인(1402R), 및 제1 지연 쉬프트 제어부(130R)로부터 전달되는 제1지연 쉬프트 제어신호(FRCLK_SL, FRCLK_SR, SRCLK_SL, SRCLK_SR, FASTR_SL)에 응답하여 지연 제어 코드(DELAY_CONT<1:N>)를 생성하기 위한 지연라인 제어부(1404R)를 구비한다.
여기서, 지연라인(1402R)는, 체인 형태로 접속된 다수의 지연 유닛(UNIT DELAY<1:N>), 및 지연 제어 코드(DELAY_CONT<1:N>)에 응답하여 다수의 지연 유닛(UNIT DELAY<1:N>) 중 어느 하나의 지연 유닛에게 소스 클록(REFCLK)을 제공하기 위한 지연제어부(14022R)를 구비한다.
전술한 종래기술에 따른 반도체 장치에 구비된 지연고정루프회로의 구성요소 중 클록위상 지연부(140R)의 구성을 바탕으로 그 동작을 살펴보면 다음과 같다.
먼저, 제1 지연 쉬프트 제어부(130R)로부터 전달되는 제1지연 쉬프트 제어신호(FRCLK_SL, FRCLK_SR, SRCLK_SL, SRCLK_SR, FASTR_SL)에 의해 지연라인(1402R)의 지연량이 증가되어야 하는 경우가 되면, 지연라인 제어부(1404R)에서 생성되는 지연 제어 코드(DELAY_CONT<1:N>)의 값을 증가시키게 되고, 그에 따라 지연라인(1402R)에서는 다수의 지연 유닛(UNIT DELAY<1:N>) 중 소스 클록(REFCLK)이 통과하는 지연 유닛의 개수가 증가하게 되어 그 지연량이 증가하게 된다.
예컨대, 지연 제어 코드(DELAY_CONT<1:N>)가 8비트로 이루어진 신호(DELAY_CONT<1:8>)이고 현재 값은 '0 0 0 1 0 0 0 0'이라고 가정한 상태에서 제1지연 쉬프트 제어신호(FRCLK_SL, FRCLK_SR, SRCLK_SL, SRCLK_SR, FASTR_SL)에 의해 지연라인(1402R)의 지연량이 증가되어야 하는 경우가 되면, 지연 제어 코드(DELAY_CONT<1:N>)의 값은 '0 0 1 0 0 0 0 0'다음에'0 1 0 0 0 0 0 0'다음에 '1 0 0 0 0 0 0 0'식으로 증가하게 되고, 그에 따라 지연라인(1402R)에서는 다수의 지연 유닛(UNIT DELAY<1:N>) 중 소스 클록(REFCLK)이 통과하는 지연 유닛의 개수가 처음에 5개에서 6개 그다음 7개 그다음 8개식으로 증가하여 그 지연량이 증가하게 된다.
반대로, 제1 지연 쉬프트 제어부(130R)로부터 전달되는 제1지연 쉬프트 제어신호(FRCLK_SL, FRCLK_SR, SRCLK_SL, SRCLK_SR, FASTR_SL)에 의해 지연라인(1402R)의 지연량이 감소되어야 하는 경우가 되면, 지연라인 제어부(1404R)에서 생성되는 지연 제어 코드(DELAY_CONT<1:N>)의 값을 감소시키게 되고, 그에 따라 지연라인(1402R)에서는 다수의 지연 유닛(UNIT DELAY<1:N>) 중 소스 클록(REFCLK)이 통과하는 지연 유닛의 개수가 감소하게 되어 그 지연량이 증가하게 된다.
예컨대, 지연 제어 코드(DELAY_CONT<1:N>)가 8비트로 이루어진 신호(DELAY_CONT<1:8>)이고 현재 값은 '0 0 0 1 0 0 0 0'이라고 가정한 상태에서 제1지연 쉬프트 제어신호(FRCLK_SL, FRCLK_SR, SRCLK_SL, SRCLK_SR, FASTR_SL)에 의해 지연라인(1402R)의 지연량이 감소되어야 하는 경우가 되면, 지연 제어 코드(DELAY_CONT<1:N>)의 값은 '0 0 0 0 1 0 0 0'다음에'0 0 0 0 0 1 0 0'다음에 '0 0 0 0 0 0 1 0'다음에'0 0 0 0 0 0 0 1'식으로 감소하게 되고, 그에 따라 지연라인(1402R)에서는 다수의 지연 유닛(UNIT DELAY<1:N>) 중 소스 클록(REFCLK)이 통과하는 지연 유닛의 개수가 처음에 5개에서 4개 그다음 3개 그다음 2개 그다음 1개식으로 감소하여 그 지연량이 감소하게 된다.
그런데, 전술한 종래기술에 따른 반도체 장치에 구비된 지연고정루프회로의 구성요소 중 클록위상 지연부(140R)의 구성에서는 그 지연량이 미리 결정되어 있으며, 그 지연량을 다 소모해도 지연고정루프회로의 락킹동작을 완료시킬 수 없는 경우에는 지연고정루프 동작실패(fail)이 발생하는 문제가 발생한다.
때문에, 전술한 종래기술에 따른 반도체 장치에 구비된 지연고정루프회로의 구성요소 중 클록위상 지연부(140R)의 구성에서는 미리 결정되는 그 지연량의 크기를 어느정도로 결정하느냐가 매우 중요한 이슈가 된다.
그 이유는, 미리 결정되는 지연량의 크기를 너무 작게 할 경우 지연고정루프 동작실패가 자주 발생하여 반도체 장치 자체를 정상적으로 사용하지 못하게 하는 문제가 발생한다.
반대로, 미리 결정되는 지연량의 크기를 너무 크게 할 경우 많은 면적을 차지할 뿐만 아니라 출력 되는 지연 소스 클록(MIXOUT_R)에 지터(jitter)가 많이 발생하여 지연 소스 클록(MIXOUT_R)을 사용하는 반도체 장치 내부의 다른 회로들이 비정상적인 동작을 수행할 가능성이 높아지는 문제가 발생한다.
본 발명은 전술한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 반도체 장치의 지연고정루프회로 내부에 구비된 클록위상 지연회로의 지연량을 논리적으로 변동시키는 회로를 제공하는데 그 목적이 있다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 소스 클록을 지연시켜 지연 소스 클록을 생성하되, 지연 제어 코드에 응답하여 그 지연량이 지연 유닛 단위로 변동하는 지연라인; 상기 지연라인의 한계 지연량 도달 여부를 감지하기 위한 지연량 감지부; 상기 지연량 감지부의 출력신호에 응답하여 상기 소스 클록의 주기를 샘플링 단위 - 상기 지연 유닛 단위에 대응하여 결정됨 - 로 측정하기 위한 클록 주기 측정부; 및 상기 클록 주기 측정부의 출력신호에 응답하여 상기 지연라인의 지연량을 상기 소스 클록의 한 주기에 대응하는 크기만큼 변동시키기 위한 지연량 조절부를 구비하는 반도체 장치를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 지연고정을 이루기 위해 소스 클록과 피드백 클록의 위상차이를 비교하고, 비교결과에 따라 지연 제어 코드의 값을 변동시키기 위한 위상 비교부; 상기 소스 클록을 지연시켜 지연 고정 클록으로서 출력하되, 상기 지연 제어 코드에 응답하여 그 지연량이 지연 유닛 단위로 변동하고, 한계 지연량에 도달할 경우 이를 감지하여 그 지연량이 상기 소스 클록의 한 주기에 대응하는 범위만큼 변동하는 지연라인; 및 상기 지연 고정 클록에 상기 소스 클록 경로의 실제 지연조건을 반영하여 상기 피드백 클록으로서 출력하기 위한 지연복제모델부를 구비하는 반도체 장치의 지연고정루프회로를 제공한다.
전술한 본 발명은 반도체 장치의 내부에 구비된 클록위상 지연회로의 지연량이 한계 지연량에 도달한 것으로 감지되면, 그에 대응하여 클록위상 지연회로의 지연량을 논리적으로 소스 클록의 한 주기에 대응하는 범위만큼 변동시킴으로써, 클록위상 지연회로의 지연량을 물리적인 크기와 상관없이 확장시킬 수 있는 효과가 있다.
이로 인해, 반도체 장치의 지연고정루프회로 내부에 구비된 클록위상 지연회로의 물리적인 지연량을 최소한으로 유지하여도 지연고정루프 동작실패(fail)가 발생하는 것을 방지할 수 있는 효과가 있다.
또한, 반도체 장치의 내부에 구비된 클록위상 지연회로의 물리적인 지연량을 최소한으로 유지하는 것이 가능하기 때문에 출력되는 지연 소스 클록(MIXOUT_R)에 발생하는 지터(jitter)를 최소한으로 유지하는 효과가 있다.
도 1은 일반적인 반도체 장치에 구비된 지연고정루프회로를 도시한 블록 다이어그램이다.
도 2는 도 1에 도시된 일반적인 반도체 장치에 구비된 지연고정루프회로의 구성요소 중 종래기술에 따른 클록위상 지연부를 상세히 도시한 회로도이다.
도 3은 도 1에 도시된 일반적인 반도체 장치에 구비된 지연고정루프회로의 구성요소 중 본 발명의 실시예에 따른 클록위상 지연부를 상세히 도시한 회로도이다.
도 4a는 도 3에 도시된 본 발명의 실시예에 따른 클록위상 지연부의 구성요소 중 감지신호 생성부를 상세히 도시한 회로도이다.
도 4b는 도 3에 도시된 본 발명의 실시예에 따른 클록위상 지연부의 구성요소 중 샘플링 클록 생성부를 상세히 도시한 회로도이다.
도 5는 도 3에 도시된 본 발명의 실시예에 따른 클록위상 지연부의 동작을 설명하기 위해 도시한 타이밍 다이어그램이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 도 1에 도시된 일반적인 반도체 장치에 구비된 지연고정루프회로의 구성요소 중 본 발명의 실시예에 따른 클록위상 지연부를 상세히 도시한 회로도이다.
참고로, 도 3에 도시된 도면은 클록위상 지연부(140R, 140F)에 포함된 제1 클록위상 지연부(140R)와 제2 클록위상 지연부(140F) 중 제1 클록위상 지연부(140R)를 상세히 도시한 도면이며 제2 클록위상 지연부(140F)의 상세한 회로구성도 입출력되는 신호이름이 다를뿐 제1 클록위상 지연부(140R)의 상세한 회로구성과 동일하다.
도 3을 참조하면, 도 1에 도시된 일반적인 반도체 장치에 구비된 지연고정루프회로의 구성요소 중 본 발명의 실시예에 따른 클록위상 지연부(140R)는, 소스 클록(REFCLK)을 지연시켜 지연 소스 클록(REFCLK)으로서 출력하되, 지연 제어 코드(DELAY_CONT<1:N>)에 응답하여 그 지연량이 지연 유닛 단위로 변동하고, 한계 지연량에 도달할 경우 이를 감지하여 그 지연량이 소스 클록(REFCLK)의 한 주기에 대응하는 범위만큼 변동하는 지연라인(300), 및 제1 지연 쉬프트 제어부(130R)로부터 전달되는 제1지연 쉬프트 제어신호(FRCLK_SL, FRCLK_SR, SRCLK_SL, SRCLK_SR, FASTR_SL)에 응답하여 지연 제어 코드(DELAY_CONT<1:N>)를 생성하기 위한 지연라인 제어부(320)를 구비한다.
여기서, 지연라인(300)의 구성은 설계자의 선택에 따라 다음과 같은 세 가지 구성 중 어느 하나의 구성을 선택할 수 있다.
첫 번째 구성은, 체인 형태로 접속된 다수의 지연 유닛(UNIT DELAY<1:N>)과, 지연 제어 코드(DELAY_CONT<1:N>)에 응답하여 다수의 지연 유닛(UNIT DELAY<1:N>) 중 어느 하나의 지연유닛에게 소스 클록(REFCLK)을 제공하기 위한 지연제어부(302)와, 다수의 지연 유닛(UNIT DELAY<1:N>) 중 가장 끝단의 지연 유닛(UNIT DELAY<1>)에게 소스 클록(REFCLK)이 제공되는 것에 응답하여 최대 지연량 감지신호(MAX_DELAY_SENS)를 생성하기 위한 최대 지연량 감지부(304)와, 최대 지연량 감지신호(MAX_DELAY_SENS)에 응답하여 소스 클록(REFCLK)의 주기를 샘플링 단위 - 지연 유닛(delay unit) 단위에 대응하여 결정됨 - 로 측정하기 위한 최대 지연량 클록 주기 측정부(306), 및 최대 지연량 클록 주기 측정부(306)의 출력신호(MAX_DELAY_TCK_CODE<1:M>)에 응답하여 지연라인(300)의 지연량을 소스 클록(REFCLK)의 한 주기(1tck)에 대응하는 크기만큼 감소시키기 위한 최대 지연량 조절부(308)를 구비한다.
여기서, 최대 지연량 감지부(304)는, 다수의 지연 유닛(UNIT DELAY<1:N>) 중 가장 끝단의 지연 유닛(UNIT DELAY<1>)에게 소스 클록(REFCLK)을 제공하는 것을 제어하기 위한 지연 제어 코드(DELAY_CONT<1:N>)의 비트 값(DELAY_CONT<1>)이 활성화되는 것을 검출하기 위한 최대 지연량 활성화 검출부(3042)와, 최대 지연량 활성화 검출부(3042)의 출력신호(MAX_DELAY_DET)에 응답하여 활성화되고, 최대 지연량 감지신호(MAX_DELAY_SENS)가 비활성화되는 것에 응답하여 비활성화되는 최대 지연량 감지구간신호(MAX_DELAY_SECT_SENS)를 생성하기 위한 최대 지연량 감지구간신호 생성부(3044)와, 최대 지연량 감지구간신호(MAX_DELAY_SECT_SENS)가 활성화되는 것에 응답하여 소스 클록(REFCLK)에 동기되는 시점에서 활성화되고, 소스 클록(REFCLK)이 설정된 횟수 토글링하는 것에 응답하여 비활성화되는 최대 지연량 감지신호(MAX_DELAY_SENS)를 생성하기 위한 최대 지연량 감지신호 생성부(3046)를 구비한다.
또한, 최대 지연량 감지부(306)의 구성요소 중 최대 지연량 활성화 검출부(3042)는, 다수의 지연 유닛(UNIT DELAY<1:N>) 중 가장 끝단의 지연 유닛(UNIT DELAY<1>)에게 소스 클록(REFCLK)을 제공하는 것을 제어하기 위한 지연 제어 코드(DELAY_CONT<1:N>)의 비트 값(DELAY_CONT<1>)을 입력받아 그 위상을 반전하여 예정된 시간만큼 지연시켜 출력하기 위한 인버터(INV1) 및 지연소자(DELAY1), 및 다수의 지연 유닛(UNIT DELAY<1:N>) 중 가장 끝단의 지연 유닛(UNIT DELAY<1>)에게 소스 클록(REFCLK)을 제공하는 것을 제어하기 위한 지연 제어 코드(DELAY_CONT<1:N>)의 비트 값(DELAY_CONT<1>)과 인버터(INV1) 및 지연소자(DELAY1)를 통해 출력되는 신호를 부정논리곱 연산하기 위한 낸드게이트(NAND1)를 구비한다.
또한, 최대 지연량 감지부(306)의 구성요소 중 최대 지연량 감지구간신호 생성부(3044)는, 최대 지연량 활성화 검출부(3042)의 출력신호(MAX_DELAY_DET)를 셋(set) 입력단으로 입력받고, 리셋신호(RESETB) 및 감지종료신호(SENS_ENDB)를 리셋(reset) 입력단으로 입력받아 최대 지연량 감지구간신호(MAX_DELAY_SECT_SENS)를 생성하기 위해 두 개의 낸드게이트(NAND2, NAND4)로 이루어진 셋-리셋(sr)래치와, 최대 지연량 감지신호(MAX_DELAY_SENS)의 위상을 반전하여 출력하기 위한 인버터(INV2)와, 최대 지연량 감지신호(MAX_DELAY_SENS)를 예정된 시간만큼 지연시켜 출력하기 위한 지연소자(DELAY2), 및 인버터(INV2)의 출력신호와 지연소자(DELAY2)의 출력신호를 부정논리곱 연산하여 감지종료신호(SENS_ENDB)로서 출력하기 위한 낸드게이트(NAND3)를 구비한다.
또한, 최대 지연량 감지부(306)의 구성요소 중 감지신호 생성부(3046)는, 도 4a를 참조하면, 최대 지연량 감지구간신호(MAX_DELAY_SECT_SENS)를 리셋 입력단(reset)으로 인가받고 소스 클록(REFCLK)을 클록 입력단(CLK)으로 입력받으며 체인형태로 접속되어 최종단에서 최대 지연량 감지신호(MAX_DELAY_SENS)를 출력하기 위한 다수의 D-플립플롭(D-FF1, D-FF2, D-FF3, D-FF4), 및 최대 지연량 감지신호(MAX_DELAY_SENS)의 위상을 반전하여 다수의 D-플립플롭(D-FF1, D-FF2, D-FF3, D-FF4)의 시작단으로 전달하기 위한 인버터(INV1)를 구비한다.
이와 같은 최대 지연량 감지부(304)는, 다수의 지연 유닛(UNIT DELAY<1:N>) 중 가장 끝단의 지연 유닛(UNIT DELAY<1>)에게 소스 클록(REFCLK)을 제공하는 것을 제어하기 위한 지연 제어 코드(DELAY_CONT<1:N>)의 비트 값(DELAY_CONT<1>)이 활성화되는 것에 응답하여 최대 지연량 감지신호(MAX_DELAY_SENS)를 활성화시키기고, 설정된 시간 - 소스 클록(REFCLK)의 주기가 설정된 횟수 반복하는 것에 대응하는 시간임 - 후에 비활성화시키는 동작을 수행한다.
참고로, 도 4a에 도시된 최대 지연량 감지부(306)의 구성요소 중 감지신호 생성부(3046)는 네 개의 D-플립플롭(D-FF1, D-FF2, D-FF3, D-FF4)을 구비하는 상태인데, 이는 소스 클록(REFCLK)의 주기가 네 차례 반복될 동안 최대 지연량 감지신호(MAX_DELAY_SENS)를 활성화시킨다는 것을 의미한다. 물론, 이와 같은 D-플립플롭(D-FF1, D-FF2, D-FF3, D-FF4)의 개수는 하나의 실시예일 뿐이며 실제로는 네 개보다 더 많거나 더 적을 수 있으며, 본 발명의 실시예에서 소스 클록(REFCLK)의 주기가 한 차례 반복될 동안만 최대 지연량 감지신호(MAX_DELAY_SENS)를 활성화시키는 것이 아니라 네 차례 반복될 동안 최대 지연량 감지신호(MAX_DELAY_SENS)를 활성화시키는 이유는 좀 더 정확하게 소스 클록(REFCLK)의 주기를 측정하기 위함이다.
그리고, 최대 지연량 클록 주기 측정부(306)는, 최대 지연량 감지신호(MAX_DELAY_SENS)가 활성화되는 것에 응답하여 토글링을 시작하고, 비활성화되는 것에 응답하여 토글링이 종료되는 최대 지연량 샘플링 클록(MAX_SAMPLING_CLK) - 샘플링 단위를 기준으로 토글링함 - 을 생성하기 위한 최대 지연량 샘플링 클록 생성부(3062), 및 최대 지연량 샘플링 클록(MAX_SAMPLING_CLK)의 토글링 횟수를 카운팅하여 최대 지연량 클록 주기 측정 코드(MAX_DELAY_TCK_CODE<1:M>)의 값을 결정하기 위한 최대 지연량 샘플링 클록 카운팅부(3064)를 구비한다.
또한, 최대 지연량 클록 주기 측정부(306)의 구성요소 중 샘플링 클록 생성부(3062)는, 도 4b를 참조하면, 최대 지연량 감지신호(MAX_DELAY_SENS)에 응답하여 오실레이팅 동작을 수행하여 최대 지연량 샘플링 클록(MAX_SAMPLING_CLK)을 생성하기 위한 지연 유닛(UNIT DELAY1, UNIT DELAY2)과 제1 및 제2 인버터(INV1, INV2)를 구비한다.
참고로, 도 4b에 도시된 샘플링 클록 생성부(3062)에는, 오실레이팅 동작을 위해 두 개의 지연 유닛(UNIT DELAY1, UNIT DELAY2)이 사용되었으므로 생성된 최대 지연량 샘플링 클록(MAX_SAMPLING_CLK)의 주기는 네 개의 지연유닛에 대응하는 길이가 된다.
여기서, 최대 지연량 샘플링 클록(MAX_SAMPLING_CLK)의 주기는 네 개의 지연유닛에 대응하는 길이로 맞춰진 이유는, 도 4a에서 소스 클록(REFCLK)의 주기가 네 차례 반복될 동안 최대 지연량 감지신호(MAX_DELAY_SENS)가 활성화되는 것과 연관이 된다. 즉, 최대 지연량 감지신호(MAX_DELAY_SENS)가 활성화구간 동안 최대 지연량 샘플링 클록(MAX_SAMPLING_CLK)의 토글링 횟수를 카운팅 한 후에 4로 나눈 값이 바로 소스 클록(REFCLK)의 한 주기를 지연유닛 단위로 카운팅한 값이 될 수 있도록 하기 위함이다.
이와 같은 최대 지연량 클록 주기 측정부(306)는, 최대 지연량 클록 주기 측정부(306)는, 최대 지연량 감지신호(MAX_DELAY_SENS)가 활성화 상태를 유지하는 구간내에서 최대 지연량 샘플링 클록(MAX_SAMPLING_CLK) - 샘플링 단위를 기준으로 토글링함 - 의 토글링 횟수를 카운팅하고, 카운팅된 토글링 횟수에 대응하여 최대 지연량 클록 주기 측정 코드(MAX_DELAY_TCK_CODE<1:M>)의 값을 결정하는 동작을 수행한다.
그리고, 최대 지연량 조절부(308)는, 최대 지연량 클록 주기 측정 코드(MAX_DELAY_TCK_CODE<1:M>)의 값에 대응하여 지연 제어 코드(DELAY_CONT<1:N>)의 값을 변경함으로써, 지연제어부(302)가 다수의 지연 유닛(UNIT DELAY<1:N>) 중 가장 끝단의 지연 유닛(UNIT DELAY<1>)보다 소스 클록(REFCLK)의 한 주기에 대응하는 지연 유닛 단위만큼 앞쪽에 위치하는 지연 유닛으로 소스 클록(REFCLK)을 공급하도록 조절한다.
두 번째 구성은, 체인 형태로 접속된 다수의 지연 유닛(UNIT DELAY<1:N>)과, 지연 제어 코드(DELAY_CONT<1:N>)에 응답하여 다수의 지연 유닛(UNIT DELAY<1:N>) 중 어느 하나의 지연유닛에게 소스 클록(REFCLK)을 제공하기 위한 지연제어부(302)와, 다수의 지연 유닛(UNIT DELAY<1:N>) 중 가장 앞단의 지연 유닛(UNIT DELAY<N>)에게 소스 클록(REFCLK)이 제공되는 것에 응답하여 최소 지연량 감지신호(MIN_DELAY_SENS)를 생성하기 위한 최소 지연량 감지부(304)와, 최소 지연량 감지신호(MIN_DELAY_SENS)에 응답하여 소스 클록(REFCLK)의 주기를 샘플링 단위 - 지연 유닛(delay unit) 단위에 대응하여 결정됨 - 로 측정하기 위한 최소 지연량 클록 주기 측정부(306), 및 최소 지연량 클록 주기 측정부(306)의 출력신호(MIN_DELAY_REFCLK_TCK_CODE)에 응답하여 지연라인(300)의 지연량을 소스 클록(REFCLK)의 한 주기(1tck)에 대응하는 크기만큼 증가시키기 위한 최소 지연량 조절부(308)를 구비한다.
여기서, 최소 지연량 감지부(304)는, 다수의 지연 유닛(UNIT DELAY<1:N>) 중 가장 앞단의 지연 유닛(UNIT DELAY<N>)에게 소스 클록(REFCLK)을 제공하는 것을 제어하기 위한 지연 제어 코드(DELAY_CONT<1:N>)의 비트 값(DELAY_CONT<N>)이 활성화되는 것을 검출하기 위한 최소 지연량 활성화 검출부(3042)와, 최소 지연량 활성화 검출부(3042)의 출력신호(MIN_DELAY_DET)에 응답하여 활성화되고, 최소 지연량 감지신호(MIN_DELAY_SENS)가 비활성화되는 것에 응답하여 비활성화되는 최소 지연량 감지구간신호(MIN_DELAY_SECT_SENS)를 생성하기 위한 최소 지연량 감지구간신호 생성부(3044)와, 최소 지연량 감지구간신호(MIN_DELAY_SECT_SENS)가 활성화되는 것에 응답하여 소스 클록(REFCLK)에 동기되는 시점에서 활성화되고, 소스 클록(REFCLK)이 설정된 횟수 토글링하는 것에 응답하여 비활성화되는 최소 지연량 감지신호(MIN_DELAY_SENS)를 생성하기 위한 최소 지연량 감지신호 생성부(3046)를 구비한다.
또한, 최소 지연량 감지부(306)의 구성요소 중 최소 지연량 활성화 검출부(3042)는, 다수의 지연 유닛(UNIT DELAY<1:N>) 중 가장 끝단의 지연 유닛(UNIT DELAY<1>)에게 소스 클록(REFCLK)을 제공하는 것을 제어하기 위한 지연 제어 코드(DELAY_CONT<1:N>)의 비트 값(DELAY_CONT<1>)을 입력받아 그 위상을 반전하여 예정된 시간만큼 지연시켜 출력하기 위한 인버터(INV1) 및 지연소자(DELAY1), 및 다수의 지연 유닛(UNIT DELAY<1:N>) 중 가장 끝단의 지연 유닛(UNIT DELAY<1>)에게 소스 클록(REFCLK)을 제공하는 것을 제어하기 위한 지연 제어 코드(DELAY_CONT<1:N>)의 비트 값(DELAY_CONT<1>)과 인버터(INV1) 및 지연소자(DELAY1)를 통해 출력되는 신호를 부정논리곱 연산하기 위한 낸드게이트(NAND1)를 구비한다.
또한, 최소 지연량 감지부(306)의 구성요소 중 최소 지연량 감지구간신호 생성부(3044)는, 최소 지연량 활성화 검출부(3042)의 출력신호(MIN_DELAY_DET)를 셋(set) 입력단으로 입력받고, 리셋신호(RESETB) 및 감지종료신호(SENS_ENDB)를 리셋(reset) 입력단으로 입력받아 최소 지연량 감지구간신호(MIN_DELAY_SECT_SENS)를 생성하기 위해 두 개의 낸드게이트(NAND2, NAND4)로 이루어진 셋-리셋(sr)래치와, 최소 지연량 감지신호(MIN_DELAY_SENS)의 위상을 반전하여 출력하기 위한 인버터(INV2)와, 최소 지연량 감지신호(MIN_DELAY_SENS)를 예정된 시간만큼 지연시켜 출력하기 위한 지연소자(DELAY2), 및 인버터(INV2)의 출력신호와 지연소자(DELAY2)의 출력신호를 부정논리곱 연산하여 감지종료신호(SENS_ENDB)로서 출력하기 위한 낸드게이트(NAND3)를 구비한다.
또한, 최소 지연량 감지부(306)의 구성요소 중 감지신호 생성부(3046)는, 도 4a를 참조하면, 최소 지연량 감지구간신호(MIN_DELAY_SECT_SENS)를 리셋 입력단(reset)으로 인가받고 소스 클록(REFCLK)을 클록 입력단(CLK)으로 입력받으며 체인형태로 접속되어 최종단에서 최소 지연량 감지신호(MIN_DELAY_SENS)를 출력하기 위한 다수의 D-플립플롭(D-FF1, D-FF2, D-FF3, D-FF4), 및 최소 지연량 감지신호(MIN_DELAY_SENS)의 위상을 반전하여 다수의 D-플립플롭(D-FF1, D-FF2, D-FF3, D-FF4)의 시작단으로 전달하기 위한 인버터(INV1)를 구비한다.
이와 같은 최소 지연량 감지부(304)는, 다수의 지연 유닛(UNIT DELAY<1:N>) 중 가장 앞단의 지연 유닛(UNIT DELAY<N>)에게 소스 클록(REFCLK)을 제공하는 것을 제어하기 위한 지연 제어 코드(DELAY_CONT<1:N>)의 비트 값(DELAY_CONT<N>)이 활성화되는 것에 응답하여 최소 지연량 감지신호(MIN_DELAY_SENS)를 활성화시키기고, 설정된 시간 - 소스 클록(REFCLK)의 주기가 설정된 횟수 반복하는 것에 대응하는 시간임 - 후에 비활성화시키는 동작을 수행한다.
참고로, 도 4a에 도시된 최소 지연량 감지부(306)의 구성요소 중 감지신호 생성부(3046)는 네 개의 D-플립플롭(D-FF1, D-FF2, D-FF3, D-FF4)을 구비하는 상태인데, 이는 소스 클록(REFCLK)의 주기가 네 차례 반복될 동안 최소 지연량 감지신호(MIN_DELAY_SENS)를 활성화시킨다는 것을 의미한다. 물론, 이와 같은 D-플립플롭(D-FF1, D-FF2, D-FF3, D-FF4)의 개수는 하나의 실시예일 뿐이며 실제로는 네 개보다 더 많거나 더 적을 수 있으며, 본 발명의 실시예에서 소스 클록(REFCLK)의 주기가 한 차례 반복될 동안만 최소 지연량 감지신호(MIN_DELAY_SENS)를 활성화시키는 것이 아니라 네 차례 반복될 동안 최소 지연량 감지신호(MIN_DELAY_SENS)를 활성화시키는 이유는 좀 더 정확하게 소스 클록(REFCLK)의 주기를 측정하기 위함이다.
그리고, 최소 지연량 클록 주기 측정부(306)는, 최소 지연량 감지신호(MIN_DELAY_SENS)가 활성화되는 것에 응답하여 토글링을 시작하고, 비활성화되는 것에 응답하여 토글링이 종료되는 최소 지연량 샘플링 클록(MIN_SAMPLING_CLK) - 샘플링 단위를 기준으로 토글링함 - 을 생성하기 위한 최소 지연량 샘플링 클록 생성부(3062), 및 최소 지연량 샘플링 클록(MIN_SAMPLING_CLK)의 토글링 횟수를 카운팅하여 최소 지연량 클록 주기 측정 코드(MIN_DELAY_REFCLK_TCK_CODE)의 값을 결정하기 위한 최소 지연량 샘플링 클록 카운팅부(3064)를 구비한다.
또한, 최소 지연량 클록 주기 측정부(306)의 구성요소 중 샘플링 클록 생성부(3062)는, 도 4b를 참조하면, 최소 지연량 감지신호(MIN_DELAY_SENS)에 응답하여 오실레이팅 동작을 수행하여 최소 지연량 샘플링 클록(MIN_SAMPLING_CLK)을 생성하기 위한 지연 유닛(UNIT DELAY1, UNIT DELAY2)과 제1 및 제2 인버터(INV1, INV2)를 구비한다.
참고로, 도 4b에 도시된 샘플링 클록 생성부(3062)에는, 오실레이팅 동작을 위해 두 개의 지연 유닛(UNIT DELAY1, UNIT DELAY2)이 사용되었으므로 생성된 최소 지연량 샘플링 클록(MIN_SAMPLING_CLK)의 주기는 네 개의 지연유닛에 대응하는 길이가 된다.
여기서, 최소 지연량 샘플링 클록(MIN_SAMPLING_CLK)의 주기는 네 개의 지연유닛에 대응하는 길이로 맞춰진 이유는, 도 4a에서 소스 클록(REFCLK)의 주기가 네 차례 반복될 동안 최소 지연량 감지신호(MIN_DELAY_SENS)가 활성화되는 것과 연관이 된다. 즉, 최소 지연량 감지신호(MIN_DELAY_SENS)가 활성화구간 동안 최소 지연량 샘플링 클록(MIN_SAMPLING_CLK)의 토글링 횟수를 카운팅 한 후에 4로 나눈 값이 바로 소스 클록(REFCLK)의 한 주기를 지연유닛 단위로 카운팅한 값이 될 수 있도록 하기 위함이다.
이와 같은 최소 지연량 클록 주기 측정부(306)는, 최소 지연량 감지신호(MIN_DELAY_SENS)가 활성화 상태를 유지하는 구간내에서 최소 지연량 샘플링 클록(MIN_SAMPLING_CLK) - 샘플링 단위를 기준으로 토글링함 - 의 토글링 횟수를 카운팅하고, 카운팅된 토글링 횟수에 대응하여 최소 지연량 클록 주기 측정 코드(MIN_DELAY_REFCLK_TCK_CODE)의 값을 결정하는 동작을 수행한다.
그리고, 최소 지연량 조절부(308)는, 최소 지연량 클록 주기 측정 코드(MIN_DELAY_REFCLK_TCK_CODE)의 값에 대응하여 지연 제어 코드(DELAY_CONT<1:N>)의 값을 변경함으로써, 지연제어부(302)가 다수의 지연 유닛(UNIT DELAY<1:N>) 중 가장 앞단의 지연 유닛(UNIT DELAY<N>)보다 소스 클록(REFCLK)의 한 주기에 대응하는 지연 유닛 단위만큼 뒤쪽에 위치하는 지연 유닛으로 소스 클록(REFCLK)을 공급하도록 조절한다.
세 번째 구성은, 체인 형태로 접속된 다수의 지연 유닛(UNIT DELAY<1:N>)과, 지연 제어 코드(DELAY_CONT<1:N>)에 응답하여 다수의 지연 유닛(UNIT DELAY<1:N>) 중 어느 하나의 지연유닛에게 소스 클록(REFCLK)을 제공하기 위한 지연제어부(302)와, 다수의 지연 유닛(UNIT DELAY<1:N>) 중 가장 끝단의 지연 유닛(UNIT DELAY<1>)에게 소스 클록(REFCLK)이 제공되는 것에 응답하여 최대 지연량 감지신호(MAX_DELAY_SENS)를 생성하기 위한 최대 지연량 감지부(304A)와, 다수의 지연 유닛(UNIT DELAY<1:N>) 중 가장 앞단의 지연 유닛(UNIT DELAY<N>)에게 소스 클록(REFCLK)이 제공되는 것에 응답하여 최소 지연량 감지신호(MIN_DELAY_SENS)를 생성하기 위한 최소 지연량 감지부(304B)와, 최대 지연량 감지신호(MAX_DELAY_SENS)에 응답하여 소스 클록(REFCLK)의 주기를 샘플링 단위 - 지연 유닛(delay unit) 단위에 대응하여 결정됨 - 로 측정하기 위한 최대 지연량 클록 주기 측정부(306A), 최소 지연량 감지신호(MIN_DELAY_SENS)에 응답하여 소스 클록(REFCLK)의 주기를 샘플링 단위 - 지연 유닛(delay unit) 단위에 대응하여 결정됨 - 로 측정하기 위한 최소 지연량 클록 주기 측정부(306B)와, 최대 지연량 클록 주기 측정부(306A)의 출력신호(MAX_DELAY_TCK_CODE<1:M>)에 응답하여 지연라인(300)의 지연량을 소스 클록(REFCLK)의 한 주기(1tck)에 대응하는 크기만큼 감소시키기 위한 최대 지연량 조절부(308A), 및 최소 지연량 클록 주기 측정부(306B)의 출력신호(MIN_DELAY_REFCLK_TCK_CODE)에 응답하여 지연라인(300)의 지연량을 소스 클록(REFCLK)의 한 주기(1tck)에 대응하는 크기만큼 증가시키기 위한 최소 지연량 조절부(308B)를 구비한다.
이와 같은 지연라인(300)의 세 번째 구성은, 지연라인(300)의 첫 번째 구성 및 두 번째 구성 중 서로 중복되지 않는 구성요소들을 모두 합쳐 놓은 것임을 알 수 있다.
전술한 바와 같은 구성을 갖는 본 발명의 실시예에 따른 클록위상 지연부의 동작을 설명하면 다음과 같다.
도 5는 도 3에 도시된 본 발명의 실시예에 따른 클록위상 지연부의 동작을 설명하기 위해 도시한 타이밍 다이어그램이다.
도 5를 참조하면, 본 발명의 실시예에 따른 클록위상 지연부(300)는, 다수의 지연 유닛(UNIT DELAY<1:N>) 중 가장 끝단의 지연 유닛(UNIT DELAY<1>)에게 소스 클록(REFCLK)을 제공하는 것을 제어하기 위한 지연 제어 코드(DELAY_CONT<1:N>)의 비트 값(DELAY_CONT<1>) 또는 가장 앞단의 지연 유닛(UNIT DELAY<N>)에게 소스 클록(REFCLK)을 제공하는 것을 제어하기 위한 지연 제어 코드(DELAY_CONT<1:N>)의 비트 값(DELAY_CONT<N>)이 활성화(①)되면서 동작이 시작된다.
이렇게, 다수의 지연 유닛(UNIT DELAY<1:N>) 중 가장 끝단의 지연 유닛(UNIT DELAY<1>)에게 소스 클록(REFCLK)을 제공하는 것을 제어하기 위한 지연 제어 코드(DELAY_CONT<1:N>)의 비트 값(DELAY_CONT<1>) 또는 가장 앞단의 지연 유닛(UNIT DELAY<N>)에게 소스 클록(REFCLK)을 제공하는 것을 제어하기 위한 지연 제어 코드(DELAY_CONT<1:N>)의 비트 값(DELAY_CONT<N>)이 활성화(①)되면, 이를 감지하여 최대 지연량 감지구간신호(MAX_DELAY_SECT_SENS) 또는 최소 지연량 감지구간신호(MAX_DELAY_SECT_SENS)가 활성화된다.
이렇게, 최대 지연량 감지구간신호(MAX_DELAY_SECT_SENS) 또는 최소 지연량 감지구간신호(MAX_DELAY_SECT_SENS)가 활성화 상태를 유지하고 있는 구간에서 최대 지연량 감지신호(MAX_DELAY_SENS) 또는 최소 지연량 감지신호(MIN_DELAY_SENS)가 소스 클록(REFCLK)에 동기된 상태로 활성화(②)된다.
최대 지연량 감지신호(MAX_DELAY_SENS) 또는 최소 지연량 감지신호(MIN_DELAY_SENS)가 활성화되는 것과 동시에 최대 지연량 샘플링 클록(MAX_SAMPLING_CLK) 또는 최소 지연량 샘플링 클록(MIN_SAMPLING_CLK)이 토글링을 시작하게 되고, 최대 지연량 감지신호(MAX_DELAY_SENS) 또는 최소 지연량 감지신호(MIN_DELAY_SENS)가 비활성화되는 것에 응답하여 최대 지연량 샘플링 클록(MAX_SAMPLING_CLK) 또는 최소 지연량 샘플링 클록(MIN_SAMPLING_CLK)이 토글링이 끝나게 된다.
그리고, 최대 지연량 감지신호(MAX_DELAY_SENS) 또는 최소 지연량 감지신호(MIN_DELAY_SENS)가 비활성화되면, 그에 응답하여 감지종료신호(SENS_ENDB)가 토글링하게 되고, 감지종료신호(SENS_ENDB)의 토글링에 응답하여 최대 지연량 감지구간신호(MAX_DELAY_SECT_SENS)가 비활성화된다.
이렇게, 최대 지연량 감지신호(MAX_DELAY_SENS) 또는 최소 지연량 감지신호(MIN_DELAY_SENS)가 활성화 상태를 유지하는 구간에서 토글링되는 최대 지연량 샘플링 클록(MAX_SAMPLING_CLK) 또는 최소 지연량 샘플링 클록(MIN_SAMPLING_CLK)은 그 토글링 횟수가 카운팅되며, 카운팅된 값에 따라 최대 지연량 클록 주기 측정 코드(MAX_DELAY_TCK_CODE<1:M>)의 값이 결정되고, 최대 지연량 클록 주기 측정 코드(MAX_DELAY_TCK_CODE<1:M>) 또는 최소 지연량 클록 주기 측정 코드(MIN_DELAY_TCK_CODE<1:M>)는 지연량 조절부(308)를 통해 지연제어부(302)가 다수의 지연 유닛(UNIT DELAY<1:N>) 중 가장 끝단의 지연 유닛(UNIT DELAY<1>)으로부터 몇 번째 앞쪽 지연유닛으로 소스 클록(REFCLK)을 전달해야 하는지 또는 가장 앞단의 지연 유닛(UNIT DELAY<N>)으로부터 몇 번째 뒤쪽 지연유닛으로 소스 클록(REFCLK)을 전달해야 하는지를 결정하는데 사용된다.
예컨대, 최대 지연량 감지신호(MAX_DELAY_SENS) 또는 최소 지연량 감지신호(MIN_DELAY_SENS)가 활성화 상태를 유지하는 구간에서 카운팅된 최대 지연량 샘플링 클록(MAX_SAMPLING_CLK) 또는 최소 지연량 샘플링 클록(MIN_SAMPLING_CLK)의 토글링 횟수 값에 따라 최대 지연량 클록 주기 측정 코드(MAX_DELAY_TCK_CODE<1:M>) 또는 최소 지연량 클록 주기 측정 코드(MIN_DELAY_TCK_CODE<1:M>)의 값이 '6'을 가르키는 값이 된다고 가정하면, 다수의 지연 유닛(UNIT DELAY<1:N>) 중 가장 끝단의 지연 유닛(UNIT DELAY<1>)으로부터 여섯 번째 앞쪽 지연유닛(UNIT DELAY<7>)까지의 지연량 또는 다수의 지연 유닛(UNIT DELAY<1:N>) 중 가장 앞단의 지연 유닛(UNIT DELAY<N>)으로부터 여섯 번째 뒷쪽 지연유닛(UNIT DELAY<N-6>)까지의 지연량이 소스 클록(REFCLK)의 한 주기에 대응하는 만큼의 크기가 되는 것이므로, 지연량 조절부(308)에서는 지연 제어부(302)의 지연량을 제어하는 신호(DELAY_RECONT)를 통해 지연 제어부(302)가 다수의 지연 유닛(UNIT DELAY<1:N>) 중 가장 끝단의 지연 유닛(UNIT DELAY<1>)으로부터 여섯 번째 앞쪽 지연유닛(UNIT DELAY<7>) 또는 다수의 지연 유닛(UNIT DELAY<1:N>) 중 가장 앞단의 지연 유닛(UNIT DELAY<N>)으로부터 여섯 번째 뒷쪽 지연유닛(UNIT DELAY<N-6>)으로 소스 클록(REFCLK)을 전달하도록 조절하게 된다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 반도체 장치의 내부에 구비된 클록위상 지연회로의 지연량이 한계 지연량에 도달한 것으로 감지되면, 그에 대응하여 클록위상 지연회로에 구비된 지연라인에 제공되는 소스 클록(REFCLK)의 전달경로를 논리적으로 변경함으로써, 클록위상 지연회로의 지연량을 논리적으로 소스 클록의 한 주기에 대응하는 범위만큼 증가 또는 감소시키는 것과 같은 현상을 발생시키고, 이를 통해 클록위상 지연회로의 지연량을 물리적인 크기와 상관없이 확장시키는 것이 가능하다.
이로 인해, 반도체 장치의 지연고정루프회로 내부에 구비된 클록위상 지연회로의 물리적인 지연량을 최소한으로 유지하여도 지연고정루프 동작실패(fail)가 발생하는 것을 방지할 수 있다.
또한, 반도체 장치의 내부에 구비된 클록위상 지연회로의 물리적인 지연량을 최소한으로 유지하는 것이 가능하기 때문에 출력되는 지연 소스 클록(MIXOUT_R)에 발생하는 지터(jitter)를 최소한으로 유지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 본 발명의 실시예는 반도체 장치에 구비된 지연고정루프회로의 동작중에 클록을 지연시키는 과정에 적용되는 것으로 설명되었는데, 본 발명의 실시예는 지연고정루프회로 뿐만 아니라 임의의 소스 클록을 지연시켜 지연 소스 클록으로서 출력하는 회로라면 모두 적용되는 것이 가능하다.
또한, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
120 : 듀티보정부 122 : 위상혼합부
124 : 클록반전구동부 140 : 클록위상 지연부
1402, 300 : 지연라인 1404, 320 : 지연라인 제어부
14022, 302 : 지연제어부 304 : 지연량 감지부
306 : 클록 주기 측정부 308 : 지연량 조절부
3042 : 활성화 검출부 3044 : 감지구간신호 생성부
3046 : 감지신호 생성부 3062 : 샘플링 클록 생성부
3064 : 샘플링 클록 카운팅부

Claims (28)

  1. 소스 클록을 지연시켜 지연 소스 클록을 생성하되, 지연 제어 코드에 응답하여 그 지연량이 지연 유닛 단위로 변동하는 지연라인;
    상기 지연라인의 한계 지연량 도달 여부를 감지하기 위한 지연량 감지부;
    상기 지연량 감지부의 출력신호에 응답하여 상기 소스 클록의 주기를 샘플링 단위 - 상기 지연 유닛 단위에 대응하여 결정됨 - 로 측정하기 위한 클록 주기 측정부; 및
    상기 클록 주기 측정부의 출력신호에 응답하여 상기 지연라인의 지연량을 상기 소스 클록의 한 주기에 대응하는 크기만큼 변동시키기 위한 지연량 조절부
    를 구비하는 반도체 장치.
  2. 제1항에 있어서,
    상기 지연라인은,
    체인 형태로 접속된 다수의 지연 유닛; 및
    상기 지연 제어 코드에 응답하여 상기 다수의 지연 유닛 중 어느 하나의 지연 유닛에게 상기 소스 클록을 제공하기 위한 지연제어부를 구비하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 지연량 감지부는,
    상기 다수의 지연 유닛 중 가장 끝단의 지연 유닛에게 상기 소스 클록을 제공하는 것을 제어하기 위한 상기 지연 제어 코드의 비트 값이 활성화되는 것에 응답하여 최대 지연량 감지신호를 활성화시키고, 설정된 시간 - 상기 소스 클록의 주기가 설정된 횟수 반복하는 것에 대응하는 시간임 - 후에 비활성화시키는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 클록 주기 측정부는,
    상기 최대 지연량 감지신호가 활성화 상태를 유지하는 구간내에서 최대 지연량 샘플링 클록 - 상기 샘플링 단위를 기준으로 토글링함 - 의 토글링 횟수를 카운팅하고, 카운팅된 토글링 횟수에 대응하여 최대 지연량 클록 주기 측정 코드의 값을 결정하는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서,
    상기 지연량 조절부는,
    상기 최대 지연량 클록 주기 측정 코드의 값에 대응하여 상기 지연 제어 코드의 값을 변경함으로써, 상기 지연제어부가 상기 다수의 지연 유닛 중 가장 끝단의 지연 유닛보다 상기 소스 클록의 한 주기에 대응하는 지연 유닛 단위만큼 앞쪽에 위치하는 지연 유닛으로 상기 소스 클록을 공급하도록 조절하는 것을 특징으로 하는 반도체 장치.
  6. 제2항 또는 제5항에 있어서,
    상기 지연량 감지부는,
    상기 다수의 지연 유닛 중 가장 앞단의 지연 유닛에게 상기 소스 클록을 제공하는 것을 제어하기 위한 상기 지연 제어 코드의 비트 값이 활성화되는 것에 응답하여 최소 지연량 감지신호를 활성화시키고, 설정된 시간 - 상기 소스 클록의 주기가 설정된 횟수 반복하는 것에 대응하는 시간임 - 후에 비활성화시키는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 클록 주기 측정부는,
    상기 최소 지연량 감지신호가 활성화 상태를 유지하는 구간내에서 최소 지연량 샘플링 클록 - 상기 샘플링 단위를 기준으로 토글링함 - 의 토글링 횟수를 카운팅하고, 카운팅된 토글링 횟수에 대응하여 최소 지연량 클록 주기 측정 코드의 값을 결정하는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 지연량 조절부는,
    상기 최소 지연량 클록 주기 측정 코드의 값에 대응하여 상기 지연 제어 코드의 값을 변경함으로써, 상기 지연제어부가 상기 다수의 지연 유닛 중 가장 앞단의 지연 유닛보다 상기 소스 클록의 한 주기에 대응하는 지연 유닛 단위만큼 뒤쪽에 위치하는 지연 유닛으로 상기 소스 클록을 공급하도록 조절하는 것을 특징으로 하는 반도체 장치.
  9. 제2항에 있어서,
    상기 지연량 감지부는,
    상기 다수의 지연 유닛 중 가장 끝단의 지연 유닛에게 상기 소스 클록을 제공하는 것을 제어하기 위한 상기 지연 제어코드의 비트 값이 활성화되는 것을 검출하기 위한 최대 지연량 검출부;
    상기 최대 지연량 검출부의 출력신호에 응답하여 활성화되고, 최대 지연량 감지신호가 비활성화되는 것에 응답하여 비활성화되는 최대 지연량 감지구간신호를 생성하기 위한 최대 지연량 감지구간신호 생성부;
    상기 최대 지연량 감지구간신호가 활성화되는 것에 응답하여 상기 소스 클록에 동기되는 시점에서 활성화되고, 상기 소스 클록이 설정된 횟수 토글링하는 것에 응답하여 비활성화되는 상기 최대 지연량 감지신호를 생성하기 위한 최대 지연량 감지신호 생성부를 구비하는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서,
    상기 클록 주기 측정부는,
    상기 최대 지연량 감지신호가 활성화되는 것에 응답하여 토글링을 시작하고, 비활성화되는 것에 응답하여 토글링이 종료되는 최대 지연량 샘플링 클록 - 상기 샘플링 단위를 기준으로 토글링함 - 을 생성하기 위한 최대 지연량 샘플링 클록 생성부; 및
    상기 최대 지연량 샘플링 클록의 토글링 횟수를 카운팅하여 최대 지연량 클록 주기 측정 코드의 값을 결정하기 위한 최대 지연량 샘플링 클록 카운팅부를 구비하는 반도체 장치.
  11. 제2항 또는 제10항에 있어서,
    상기 지연량 감지부는,
    상기 다수의 지연 유닛 중 가장 앞단의 지연 유닛에게 상기 소스 클록을 제공하는 것을 제어하기 위한 상기 지연 제어코드의 비트 값이 활성화되는 것을 검출하기 위한 최소 지연량 활성화 검출부;
    상기 최소 지연량 활성화 검출부의 출력신호에 응답하여 활성화되고, 최소 지연량 감지신호가 비활성화되는 것에 응답하여 비활성화되는 최소 지연량 감지구간신호를 생성하기 위한 최소 지연량 감지구간신호 생성부;
    상기 최소 지연량 감지구간신호가 활성화되는 것에 응답하여 상기 소스 클록에 동기되는 시점에서 활성화되고, 상기 소스 클록이 설정된 횟수 토글링하는 것에 응답하여 비활성화되는 상기 최소 지연량 감지신호를 생성하기 위한 최소 지연량 감지신호 생성부를 구비하는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서,
    상기 클록 주기 측정부는,
    상기 최소 지연량 감지신호가 활성화되는 것에 응답하여 토글링을 시작하고, 비활성화되는 것에 응답하여 토글링이 종료되는 최소 지연량 샘플링 클록 - 상기 샘플링 단위를 기준으로 토글링함 - 을 생성하기 위한 최소 지연량 샘플링 클록 생성부; 및
    상기 최소 지연량 샘플링 클록의 토글링 횟수를 카운팅하여 최소 지연량 클록 주기 측정 코드의 값을 결정하기 위한 최소 지연량 샘플링 클록 카운팅부를 구비하는 반도체 장치.
  13. 지연고정을 이루기 위해 소스 클록과 피드백 클록의 위상차이를 비교하고, 비교결과에 따라 지연 제어 코드의 값을 변동시키기 위한 위상 비교부;
    상기 소스 클록을 지연시켜 지연 고정 클록으로서 출력하되, 상기 지연 제어 코드에 응답하여 그 지연량이 지연 유닛 단위로 변동하고, 한계 지연량에 도달할 경우 이를 감지하여 그 지연량이 상기 소스 클록의 한 주기에 대응하는 범위만큼 변동하는 지연라인; 및
    상기 지연 고정 클록에 상기 소스 클록 경로의 실제 지연조건을 반영하여 상기 피드백 클록으로서 출력하기 위한 지연복제모델부
    를 구비하는 반도체 장치의 지연고정루프회로.
  14. 제13항에 있어서,
    상기 위상 비교부는,
    상기 소스 클록의 위상보다 상기 피드백 클록의 위상이 예정된 범위이상 느린 경우 상기 지연 제어 코드의 값을 증가시키고,
    상기 소스 클록의 위상보다 상기 피드백 클록의 위상이 예정된 범위이상 빠른 경우 상기 지연 제어 코드의 값을 감소시키며,
    상기 소스 클록과 상기 피드백 클록의 위상차이가 예정된 범위에 속할 경우 상기 지연 제어 코드의 값을 그대로 유지하는 것을 특징으로 하는 반도체 장치의 지연고정루프회로.
  15. 제14항에 있어서,
    상기 지연라인은,
    상기 지연 제어 코드의 값이 증가하는 것에 응답하여 증가하는 지연량으로 상기 소스 클록을 지연시켜 상기 지연 고정 클록으로서 출력하고,
    상기 지연 제어 코드의 값이 감소하는 것에 응답하여 감소하는 지연량으로 상기 소스 클록을 지연시켜 상기 지연 고정 클록으로서 출력하며,
    최대 지연량에 도달하는 것이 감지되는 것에 응답하여 상기 지연 제어 코드의 값을 상기 소스 클록의 한 주기에 대응하는 값만큼 강제로 감소시키는 것을 특징으로 하는 반도체 장치의 지연고정루프회로.
  16. 제14항 또는 제15항에 있어서,
    상기 지연라인은,
    상기 지연 제어 코드의 값이 증가하는 것에 응답하여 증가하는 지연량으로 상기 소스 클록을 지연시켜 상기 지연 고정 클록으로서 출력하고,
    상기 지연 제어 코드의 값이 감소하는 것에 응답하여 감소하는 지연량으로 상기 소스 클록을 지연시켜 상기 지연 고정 클록으로서 출력하며,
    최소 지연량에 도달하는 것이 감지되는 것에 응답하여 상기 지연 제어 코드의 값을 상기 소스 클록의 한 주기에 대응하는 값만큼 강제로 증가시키는 것을 특징으로 하는 반도체 장치의 지연고정루프회로.
  17. 제13항에 있어서,
    상기 지연라인은,
    체인 형태로 접속된 다수의 지연 유닛;
    상기 지연 제어 코드에 응답하여 상기 다수의 지연 유닛 중 어느 하나의 지연유닛에게 상기 소스 클록을 제공하기 위한 지연제어부;
    상기 다수의 지연 유닛 중 가장 끝단의 지연 유닛에게 상기 소스 클록이 제공되는 것에 응답하여 최대 지연량 감지신호를 생성하기 위한 최대 지연량 감지부;
    상기 최대 지연량 감지신호에 응답하여 상기 소스 클록의 주기를 샘플링 단위 - 상기 지연 유닛 단위에 대응하여 결정됨 - 로 측정하기 위한 최대 지연량 클록 주기 측정부; 및
    상기 최대 지연량 클록 주기 측정부의 출력신호에 응답하여 상기 지연라인의 지연량을 상기 소스 클록의 한 주기에 대응하는 크기만큼 감소시키기 위한 최대 지연량 조절부를 구비하는 것을 특징으로 하는 반도체 장치의 지연고정루프회로.
  18. 제17항에 있어서,
    상기 최대 지연량 감지부는,
    상기 다수의 지연 유닛 중 가장 끝단의 지연 유닛에게 상기 소스 클록을 제공하는 것을 제어하기 위한 상기 지연 제어 코드의 비트 값이 활성화되는 것에 응답하여 상기 최대 지연량 감지신호를 활성화시키기고, 설정된 시간 - 상기 소스 클록의 주기가 설정된 횟수 반복하는 것에 대응하는 시간임 - 후에 비활성화시키는 것을 특징으로 하는 반도체 장치의 지연고정루프회로.
  19. 제18항에 있어서,
    상기 최대 지연량 클록 주기 측정부는,
    상기 최대 지연량 감지신호가 활성화 상태를 유지하는 구간내에서 최대 지연량 샘플링 클록 - 상기 샘플링 단위를 기준으로 토글링함 - 의 토글링 횟수를 카운팅하고, 카운팅된 토글링 횟수에 대응하여 최대 지연량 클록 주기 측정 코드의 값을 결정하는 것을 특징으로 하는 반도체 장치의 지연고정루프회로.
  20. 제19항에 있어서,
    상기 최대 지연량 조절부는,
    상기 최대 지연량 클록 주기 측정 코드의 값에 대응하여 상기 지연 제어 코드의 값을 변경함으로써, 상기 지연제어부가 상기 다수의 지연 유닛 중 가장 끝단의 지연 유닛보다 상기 소스 클록의 한 주기에 대응하는 지연 유닛 단위만큼 앞쪽에 위치하는 지연 유닛으로 상기 소스 클록을 공급하도록 조절하는 것을 특징으로 하는 반도체 장치의 지연고정루프회로.
  21. 제13항 또는 제20항에 있어서,
    상기 지연라인은,
    체인 형태로 접속된 다수의 지연 유닛;
    상기 지연 제어 코드에 응답하여 상기 다수의 지연 유닛 중 어느 하나의 지연유닛에게 상기 소스 클록을 제공하기 위한 지연제어부;
    상기 다수의 지연 유닛 중 가장 앞단의 지연 유닛에게 상기 소스 클록이 제공되는 것에 응답하여 최소 지연량 감지신호를 생성하기 위한 최소 지연량 감지부;
    상기 최소 지연량 감지신호에 응답하여 상기 소스 클록의 주기를 샘플링 단위 - 상기 지연 유닛 단위에 대응하여 결정됨 - 로 측정하기 위한 최소 지연량 클록 주기 측정부; 및
    상기 최소 지연량 클록 주기 측정부의 출력신호에 응답하여 상기 지연라인의 지연량을 상기 소스 클록의 한 주기에 대응하는 크기만큼 증가시키기 위한 최소 지연량 지연량 조절부를 구비하는 것을 특징으로 하는 반도체 장치의 지연고정루프회로.
  22. 제21항에 있어서,
    상기 최소 지연량 감지부는,
    상기 다수의 지연 유닛 중 가장 앞단의 지연 유닛에게 상기 소스 클록을 제공하는 것을 제어하기 위한 상기 지연 제어 코드의 비트 값이 활성화되는 것에 응답하여 상기 최소 지연량 감지신호를 활성화시키기고, 설정된 시간 - 상기 소스 클록의 주기가 설정된 횟수 반복하는 것에 대응하는 시간임 - 후에 비활성화시키는 것을 특징으로 하는 반도체 장치의 지연고정루프회로.
  23. 제22항에 있어서,
    상기 최소 지연량 클록 주기 측정부는,
    상기 최소 지연량 감지신호가 활성화 상태를 유지하는 구간내에서 최소 지연량 샘플링 클록 - 상기 샘플링 단위를 기준으로 토글링함 - 의 토글링 횟수를 카운팅하고, 카운팅된 토글링 횟수에 대응하여 최소 지연량 클록 주기 측정 코드의 값을 결정하는 것을 특징으로 하는 반도체 장치의 지연고정루프회로.

  24. 제23항에 있어서,
    상기 최소 지연량 조절부는,
    상기 최소 지연량 클록 주기 측정 코드의 값에 대응하여 상기 지연 제어 코드의 값을 변경함으로써, 상기 지연제어부가 상기 다수의 지연 유닛 중 가장 앞단의 지연 유닛보다 상기 소스 클록의 한 주기에 대응하는 지연 유닛 단위만큼 뒤쪽에 위치하는 지연 유닛으로 상기 소스 클록을 공급하도록 조절하는 것을 특징으로 하는 반도체 장치의 지연고정루프회로.
  25. 제17항에 있어서,
    상기 최대 지연량 감지부는,
    상기 다수의 지연 유닛 중 가장 끝단의 지연 유닛에게 상기 소스 클록을 제공하는 것을 제어하기 위한 상기 지연 제어코드의 비트 값이 활성화되는 것을 검출하기 위한 최대 지연량 활성화 검출부;
    상기 최대 지연량 활성화 검출부의 출력신호에 응답하여 활성화되고, 상기 최대 지연량 감지신호가 비활성화되는 것에 응답하여 비활성화되는 최대 지연량 감지구간신호를 생성하기 위한 최대 지연량 감지구간신호 생성부;
    상기 최대 지연량 감지구간신호가 활성화되는 것에 응답하여 상기 소스 클록에 동기되는 시점에서 활성화되고, 상기 소스 클록이 설정된 횟수 토글링하는 것에 응답하여 비활성화되는 상기 최대 지연량 감지신호를 생성하기 위한 최대 지연량 감지신호 생성부를 구비하는 것을 특징으로 하는 반도체 장치의 지연고정루프회로.
  26. 제25항에 있어서,
    상기 최대 지연량 클록 주기 측정부는,
    상기 최대 지연량 감지신호가 활성화되는 것에 응답하여 토글링을 시작하고, 비활성화되는 것에 응답하여 토글링이 종료되는 최대 지연량 샘플링 클록 - 상기 샘플링 단위를 기준으로 토글링함 - 을 생성하기 위한 최대 지연량 샘플링 클록 생성부; 및
    상기 최대 지연량 샘플링 클록의 토글링 횟수를 카운팅하여 최대 지연량 클록 주기 측정 코드의 값을 결정하기 위한 최대 지연량 샘플링 클록 카운팅부를 구비하는 반도체 장치의 지연고정루프회로.
  27. 제21항에 있어서,
    상기 최소 지연량 감지부는,
    상기 다수의 지연 유닛 중 가장 앞단의 지연 유닛에게 상기 소스 클록을 제공하는 것을 제어하기 위한 상기 지연 제어코드의 비트 값이 활성화되는 것을 검출하기 위한 최소 지연량 활성화 검출부;
    상기 최소 지연량 활성화 검출부의 출력신호에 응답하여 활성화되고, 상기 최소 지연량 감지신호가 비활성화되는 것에 응답하여 비활성화되는 최소 지연량 감지구간신호를 생성하기 위한 최소 지연량 감지구간신호 생성부;
    상기 최소 지연량 감지구간신호가 활성화되는 것에 응답하여 상기 소스 클록에 동기되는 시점에서 활성화되고, 상기 소스 클록이 설정된 횟수 토글링하는 것에 응답하여 비활성화되는 상기 최소 지연량 감지신호를 생성하기 위한 최소 지연량 감지신호 생성부를 구비하는 것을 특징으로 하는 반도체 장치의 지연고정루프회로.
  28. 제27항에 있어서,
    상기 최소 지연량 클록 주기 측정부는,
    상기 최소 지연량 감지신호가 활성화되는 것에 응답하여 토글링을 시작하고, 비활성화되는 것에 응답하여 토글링이 종료되는 최소 지연량 샘플링 클록 - 상기 샘플링 단위를 기준으로 토글링함 - 을 생성하기 위한 최소 지연량 샘플링 클록 생성부; 및
    상기 최소 지연량 샘플링 클록의 토글링 횟수를 카운팅하여 최소 지연량 클록 주기 측정 코드의 값을 결정하기 위한 최소 지연량 샘플링 클록 카운팅부를 구비하는 반도체 장치의 지연고정루프회로.
KR1020100051085A 2010-05-31 2010-05-31 반도체 장치 및 지연고정루프회로를 구비하는 반도체 장치 KR101137932B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100051085A KR101137932B1 (ko) 2010-05-31 2010-05-31 반도체 장치 및 지연고정루프회로를 구비하는 반도체 장치
US12/975,886 US8729940B2 (en) 2010-05-31 2010-12-22 Delay locked loop circuit and semiconductor device having the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100051085A KR101137932B1 (ko) 2010-05-31 2010-05-31 반도체 장치 및 지연고정루프회로를 구비하는 반도체 장치

Publications (2)

Publication Number Publication Date
KR20110131579A KR20110131579A (ko) 2011-12-07
KR101137932B1 true KR101137932B1 (ko) 2012-05-09

Family

ID=45021583

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100051085A KR101137932B1 (ko) 2010-05-31 2010-05-31 반도체 장치 및 지연고정루프회로를 구비하는 반도체 장치

Country Status (2)

Country Link
US (1) US8729940B2 (ko)
KR (1) KR101137932B1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI465045B (zh) * 2011-02-01 2014-12-11 Novatek Microelectronics Corp 延遲鎖定迴路及時脈訊號產生方法
JP6440481B2 (ja) * 2014-12-15 2018-12-19 ルネサスエレクトロニクス株式会社 半導体装置
US10056909B1 (en) * 2017-05-01 2018-08-21 Everspin Technologies, Inc. Single-lock delay locked loop with cycle counter and method therefore
US10622044B2 (en) * 2017-09-22 2020-04-14 Qualcomm Incorporated Memory hold margin characterization and correction circuit
JP7121610B2 (ja) * 2018-09-14 2022-08-18 ルネサスエレクトロニクス株式会社 半導体装置及びその制御方法
US10706916B1 (en) * 2019-04-03 2020-07-07 Synopsys, Inc. Method and apparatus for integrated level-shifter and memory clock
KR102627861B1 (ko) * 2019-04-16 2024-01-23 에스케이하이닉스 주식회사 위상 감지 회로, 이를 이용하는 클럭 생성 회로 및 반도체 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040037797A (ko) * 2002-10-30 2004-05-07 주식회사 하이닉스반도체 가속화 모드를 구비한 레지스터 제어 지연고정루프
JP2008028628A (ja) * 2006-07-20 2008-02-07 Advantest Corp 電気回路および試験装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6937076B2 (en) * 2003-06-11 2005-08-30 Micron Technology, Inc. Clock synchronizing apparatus and method using frequency dependent variable delay
KR100701704B1 (ko) * 2006-01-12 2007-03-29 주식회사 하이닉스반도체 듀티 교정 회로
TW200836811A (en) * 2007-03-06 2008-09-16 Int Games System Co Ltd Helm type signal input apparatus used in electronic game equipment
US7602224B2 (en) * 2007-05-16 2009-10-13 Hynix Semiconductor, Inc. Semiconductor device having delay locked loop and method for driving the same
KR100873624B1 (ko) * 2007-11-09 2008-12-12 주식회사 하이닉스반도체 파워 다운 모드 제어 장치 및 이를 포함하는 ｄｌｌ 회로
JP2010124020A (ja) * 2008-11-17 2010-06-03 Elpida Memory Inc Ｄｌｌ回路及びこれを備える半導体装置
KR101046227B1 (ko) * 2008-12-23 2011-07-04 주식회사 하이닉스반도체 Ｄｌｌ 회로
JP5641697B2 (ja) * 2009-02-12 2014-12-17 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． クロック制御回路及びこれを備える半導体装置
JP2011060364A (ja) * 2009-09-08 2011-03-24 Elpida Memory Inc クロック生成回路及びこれを備える半導体装置並びにデータ処理システム

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040037797A (ko) * 2002-10-30 2004-05-07 주식회사 하이닉스반도체 가속화 모드를 구비한 레지스터 제어 지연고정루프
JP2008028628A (ja) * 2006-07-20 2008-02-07 Advantest Corp 電気回路および試験装置

Also Published As

Publication number Publication date
KR20110131579A (ko) 2011-12-07
US20110291720A1 (en) 2011-12-01
US8729940B2 (en) 2014-05-20

Similar Documents

Publication Publication Date Title
KR101137932B1 (ko) 반도체 장치 및 지연고정루프회로를 구비하는 반도체 장치
US7489172B2 (en) DLL driver control circuit
US7733140B2 (en) Delay locked loop in semiconductor memory device
US10700689B2 (en) Apparatuses and methods for detecting a loop count in a delay-locked loop
US7340632B2 (en) Domain crossing device
KR100753137B1 (ko) 지연고정루프 및 지연고정루프 클럭 생성방법
JP5149076B2 (ja) 遅延固定ループ
KR101050406B1 (ko) 듀티 보정 회로 및 이를 포함하는 클럭 생성 회로
KR101004675B1 (ko) 지연고정루프회로 및 지연고정루프회로의 동작방법
US8643416B2 (en) Semiconductor device including a delay locked loop circuit
US7605622B2 (en) Delay locked loop circuit
JP5683086B2 (ja) 遅延固定ループ回路およびこれを利用した半導体メモリ装置
US7688123B2 (en) Delay apparatus, and delay locked loop circuit and semiconductor memory apparatus using the same
KR100987359B1 (ko) 데이터 입출력 회로
KR100525096B1 (ko) Ｄｌｌ 회로
JP2011015384A (ja) 遅延固定ループ回路
KR100929655B1 (ko) 듀티 사이클 보정회로 및 이를 구비한 지연고정루프회로
KR100859834B1 (ko) 지연 고정 루프와 그의 구동 방법
JP3512151B2 (ja) スキュー補正装置
KR20110030530A (ko) 듀티 보정 회로 및 이를 포함하는 클럭 생성 회로
KR100896461B1 (ko) 반도체 소자 및 그 동작방법
KR20090101013A (ko) 지연고정루프회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160321

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170323

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180326

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190325

Year of fee payment: 8