JP5641697B2 - クロック制御回路及びこれを備える半導体装置 - Google Patents
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Description
11 内部回路
12 出力バッファ
13 出力端子
14 クロック端子
15 レプリカバッファ
31 選択回路
41 停止回路
51 選択回路
100,100a,100b,100c,100d DLL回路
110,160 ディレイライン
111 コースディレイライン
112 ファインディレイライン
120 分周回路
130,132,170 カウンタ回路
140 位相判定回路
150 ディレイ回路
180 デューティ判定回路
190 信号合成器
200,200a,300 無効化回路
210 SRラッチ回路
Claims (13)
- 第1のクロック信号の位相に基づいて位相判定信号を生成する位相判定回路と、
前記位相判定信号に基づいて、サンプリング周期ごとにカウント値が更新される第1のカウンタ回路と、
前記カウント値に基づいて前記第1のクロック信号を遅延させることにより、第2のクロック信号を生成する第1のディレイラインと、
前記位相判定信号が第1の論理レベルを示したことに応答して、同じサンプリング周期内におけるその後の前記位相判定信号の変化を無効化する第1の無効化回路と、を備え、
前記第1の無効化回路は、前記サンプリング周期ごとに活性化するリセット信号に同期してリセットされ、前記位相判定信号の前記第1の論理レベルによってセットされるSRラッチ回路を含んでおり、
これにより、前記SRラッチ回路がセットされた後リセットされるまでの間における、前記位相判定信号の第2の論理レベルへの変化を無効化することを特徴とするクロック制御回路。 - 前記SRラッチ回路は、前記リセット信号の活性化時に前記位相判定信号が前記第2の論理レベルを示している場合にリセットされ、
これにより、前記第1のカウンタ回路のカウント値は、前記SRラッチ回路がリセットされた後、同じサンプリング周期内において前記位相判定信号が前記第2の論理レベルを維持したことに応答して、前記位相判定信号の前記第2の論理レベルが示す方向に更新されることを特徴とする請求項1に記載のクロック制御回路。 - 前記第1の無効化回路の無効化動作を停止させることにより、前記位相判定信号をそのまま前記第1のカウンタ回路に供給する停止回路をさらに備えることを特徴とする請求項1又は2に記載のクロック制御回路。
- 前記停止回路は、前記第1のカウンタ回路のカウント値があらかじめ定められたパターンで変化したことに応答して、前記第1の無効化回路の無効化動作を停止させることを特徴とする請求項3に記載のクロック制御回路。
- 前記パターンは、少なくとも、前記カウント値がアップカウントした後ダウンカウントするパターン、又はその逆のパターンを含んでいることを特徴とする請求項4に記載のクロック制御回路。
- 前記第1のディレイラインは、相対的に遅延量の調整ピッチが粗いコースディレイラインと、相対的に遅延量の調整ピッチが細かいファインディレイラインとを含んでおり、
前記第1のカウンタ回路は、前記第1のディレイラインに含まれる前記コースディレイラインの遅延量を調整することを特徴とする請求項1乃至5のいずれか一項に記載のクロック制御回路。 - 前記第1のディレイラインに含まれる前記ファインディレイラインの遅延量を調整する第2のカウンタ回路と、
前記第1及び第2のカウンタ回路のいずれか一方の動作を許可する第1の選択回路と、をさらに備えることを特徴とする請求項6に記載のクロック制御回路。 - 前記位相判定信号が前記第2の論理レベルを示したことに応答して、同じサンプリング周期内におけるその後の前記位相判定信号の変化を無効化する第2の無効化回路と、
前記第1及び第2の無効化回路のいずれか一方を選択する第2の選択回路と、をさらに備えることを特徴とする請求項1乃至7のいずれか一項に記載のクロック制御回路。 - 前記第2の選択回路は、前記位相判定信号に基づいて前記第1及び第2の無効化回路のいずれか一方を選択することを特徴とする請求項8に記載のクロック制御回路。
- 前記第2のクロック信号のデューティに基づいてデューティ判定信号を生成するデューティ判定回路と、
前記デューティ判定信号に基づいて前記第2のクロック信号のデューティを補正するデューティ補正回路と、
前記デューティ判定信号が一方の論理レベルを示したことに応答して、同じサンプリング周期内におけるその後の前記デューティ判定信号の変化を無効化する第3の無効化回路と、をさらに備えることを特徴とする請求項1乃至9のいずれか一項に記載のクロック制御回路。 - 前記位相判定回路は、前記第2のクロック信号を遅延させた第3のクロック信号と、前記第1のクロック信号とを比較することによって、前記第1のクロック信号の位相を判定することを特徴とする請求項1乃至10のいずれか一項に記載のクロック制御回路。
- 請求項11に記載のクロック制御回路を備える半導体装置であって、
前記第2のクロック信号に同期して外部出力信号を出力する出力バッファと、前記出力バッファと実質的に同一の回路構成を有し、前記第2のクロック信号に同期して前記第3のクロック信号を出力するするレプリカバッファとを備えていることを特徴とする半導体装置。 - 第1のクロック信号を遅延させることにより、第2のクロック信号を生成するディレイラインと、
前記第2のクロック信号のデューティに基づいてデューティ判定信号を生成するデューティ判定回路と、
前記デューティ判定信号に基づいて、前記ディレイラインの遅延量を示すカウント値がサンプリング周期ごとに更新されるカウンタ回路と、
前記デューティ判定信号が一方の論理レベルを示したことに応答して、同じサンプリング周期内におけるその後の前記デューティ判定信号の変化を無効化する無効化回路と、を備えることを特徴とするクロック制御回路。
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