JP2008217947A - 半導体記憶装置 - Google Patents

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Abstract

【課題】半導体記憶装置の製造後にＤＬＬ等の同期ループ回路の微調整を可能にするとともに、動作速度の低い測定装置による同期ループ回路の調整を可能にする。
【解決手段】排他的論理和回路１２により、位相をずらした２つのテスト用クロック信号から、逓倍された周波数の調整用クロック信号ＴＣＬＫを生成する。この調整用クロック信号ＴＣＬＫを、外部クロック信号ＣＬＫに代えてＤＬＬ回路１４に入力する。カウンタ回路１６は、ＤＬＬ回路１４から出力される制御クロック信号ＣＣＬＫを所定時間、カウントする。比較回路１８は、カウンタ回路１６のカウント値と期待値とを比較し、比較結果を出力する。位相調整回路１５は、比較回路１８から出力される比較結果に応じて、ＤＬＬ回路１４内の遅延回路部１４Ａに対して調整信号を出力し、ＤＬＬ回路１４から出力される制御クロック信号ＣＣＬＫの位相調整を行う。
【選択図】図１

Description

本発明は、半導体記憶装置に関し、特に、内部クロック（半導体記憶装置内の制御クロック）の発生機能とその調整機能とを有する同期ループ回路（ＤＬＬ回路またはＰＬＬ回路等）を、動作周波数（試験に使用する周波数）の低い測定装置を使用する場合でも、所望の周波数で調整することができる、半導体記憶装置に関する。
同期型のＳＤＲＡＭなど、外部クロックに同期して入力信号を入力し、出力信号を出力する集積回路は、高速動作が可能である。集積回路装置は外部クロックの立ち上がりエッジに同期して、信号の入力及び出力を行う。そこで、ＤＲＡＭなどの高速の半導体記憶装置では、セルフタイミングコントロール回路を設けることが提案されている。
このセルフタイミングコントロール回路は、例えば、ＤＬＬ（Delays Locked Loop：遅延同期ループ）回路またはＰＬＬ（Phase Locked Loop：位相同期ループ）回路等の同期ループ回路で構成される。これらの同期ループ回路により、温度、プロセス、電圧変動に依らず安定した周期、位相で内部クロック（制御クロック）を生成することができる（例えば、特許文献１、２を参照）。
しかしながら、従来の集積回路装置には問題点がある。その問題点は、近年の低電圧化、プロセスの微細化、高速化に伴い、素子のＶＴ（しきい値電圧）のばらつきなどに伴い、ＤＬＬ回路などのアナログ回路（例えば、遅延回路部等）の動作マージンの確保が困難になっており、安定した動作をさせる為には、製造製品の製造許容範囲（設計仕様に対する製造製品のばらつきの許容範囲）を狭くせざるを得ないという問題がある。
この場合に、製造後にアナログ回路の微調整をすることができれば、製造許容範囲を広くし、安定動作する製品を提供することができる。このため、半導体記憶装置の製造後に同期ループ回路の微調整を可能にすることが望まれていた。
一方、半導体記憶装置の製造後に同期ループ回路の微調整をするためには、ウェハ（Wafer）テスト工程でのフューズ切断（微調整回路の設定をアンチヒューズ等で行う方法）が有効であるが、ウェハテスト工程では通常、低速動作の装置が使われるため、周波数の高いクロックで動作するＤＬＬ、及びＰＬＬ回路等の同期ループ回路の調整は不可能という問題点があった。このため、周波数の低い測定装置を使用する場合においても、所望の周波数により同期ループ回路（ＤＬＬ回路またはＰＬＬ回路）の動作確認、調整を行えることが望まれていた。
特表２００５-５１４７２１号公報 特開２００５-１０２１２０号公報
前述したように、半導体記憶装置においては、製造後に同期ループ回路の微調整を可能にすることが望まれていた。また同時に、動作周波数（試験周波数）の低い測定装置により同期ループ回路の調整を可能にすることが望まれていた。
本発明は、このような問題を解決するためになされたものであり、本発明の目的は、半導体記憶装置の製造後に同期ループ回路（ＤＬＬ等）の微調整を可能にするとともに、動作周波数（試験周波数）の低い測定装置により同期ループ回路の調整を可能にする、半導体記憶装置を提供することにある。
本発明は上記課題を解決するためになされたものであり、本発明の半導体記憶装置は、外部から入力される外部クロック信号に同期するように、内部クロック信号である制御クロック信号の位相を調整して出力する同期ループ回路を有する半導体記憶装置であって、前記外部クロック信号よりも周波数が低く、かつ、互いの位相がずれた複数のテスト用クロック信号を入力するテスト用クロック信号入力手段と、前記テスト用クロック信号から、該テスト用クロック信号の周波数を逓倍した調整用クロック信号を生成する調整用クロック信号生成手段と、前記同期ループ回路をテストするために、前記外部クロック信号に代えて前記調整用クロック信号を前記同期ループ回路に入力するテストモードセレクト手段と、前記テストモードセレクト手段により前記調整用クロック信号を前記同期ループ回路に入力した場合に、該同期ループ回路から出力される制御クロックを所定の時間、カウントするカウンタ手段と、前記カウンタ手段によるカウント値と予め設定した期待値とを比較する比較手段と、前記比較手段による前記カウント値と前記期待値との比較結果を基に、前記同期ループ回路から出力される制御クロック信号の位相を調整する位相調整手段と、を備えることを特徴とする。
上記構成からなる本発明の半導体記憶装置では、同期ループ回路内の位相を調整するために、位相をずらした複数のテスト用クロック信号から、逓倍された周波数の調整用クロック信号を生成し、この調整用クロック信号を、外部クロック信号に代えて同期ループ回路に入力する。また、同期ループ回路から出力される制御クロック信号をカウンタ手段により所定時間、カウントし、このカウント値を予め設定した期待値と比較し、比較結果に応じて、位相調整手段により、同期ループ回路から出力される制御クロック信号の位相調整を行う。
これにより、半導体記憶装置の製造後に同期ループ回路（ＤＬＬ等）から出力される制御クロック信号の位相の微調整を可能にするとともに、動作周波数（試験周波数）の低い測定装置により同期ループ回路の調整を行うことができる。
また、本発明の半導体記憶装置は、前記比較手段における比較結果により前記カウント値と前記期待値とが一致または略一致すると判定されるまで、前記カウント手段による前記制御クロック信号のカウントと、前記比較手段による前記カウント値と前記期待値の比較と、前記位相調整手段による前記同期ループ回路から出力される制御クロック信号の位相の調整と、を繰り返し実行する手段を備えることを特徴とする。
上記構成からなる本発明の半導体記憶装置では、カウント値と期待値とが一致または略一致するまで、制御クロック信号のカウントと、カウント値と期待値の比較と、制御クロック信号の位相調整とを繰り返す。
これにより、半導体記憶装置の製造後に同期ループ回路（ＤＬＬ等）から出力される制御クロック信号の位相の微調整を可能にするとともに、動作周波数（試験周波数）の低い測定装置により同期ループ回路の調整を行うことができる。
また、本発明の半導体記憶装置は、前記テスト用クロック信号が、同じ周波数で位相が９０°ずれた２つのクロック信号であり、前記調整用クロック信号生成手段が、前記２つのテスト用クロック信号を入力として調整用クロック信号を出力する排他的論理和回路であることを特徴とする。
上記構成からなる本発明の半導体記憶装置では、同期ループ回路の調整用クロック信号を、位相が９０°ずれた２つのクロック信号から生成するようにしたので、これにより、調整用クロック信号を容易に生成できると共に、動作周波数（試験周波数）の低い測定装置により同期ループ回路（ＤＬＬ等）の調整を行うことができる。
また、本発明の半導体記憶装置は、前記同期ループ回路が遅延同期ループ回路（ＤＬＬ）であることを特徴とする。
上記構成からなる本発明の半導体記憶装置では、同期ループ回路をＤＬＬで構成するようにしたので、これにより、半導体記憶装置の製造後にＤＬＬの微調整を可能にするとともに、動作周波数（試験周波数）の低い測定装置でＤＬＬの調整を行うことができる。
本発明においては、動作周波数の低い測定装置においても、所望の周波数において、同期ループ回路（ＤＬＬ回路やＰＬＬ回路等）を調整し、内部クロック信号（制御クロック信号）の位相を正しく調整することができる。
近年の高速ＤＲＡＭ等は精度の高い入出力タイミングを実現する為に、同期ループ回路（ＤＬＬ等）を使用した内部クロック発生回路（制御クロック発生回路）を搭載している。これらの回路により、温度、プロセス、電圧変動に依らず安定した周期、位相で内部クロック信号を生成することができるが、設計後の製造ばらつき等の原因により、内部クロック信号の位相等が既定の値と異なる値になることがある。
本発明により、動作周波数の低い測定装置でも、制御クロック信号が正確であるか否かを調べることができると共に、同期ループ回路（ＤＬＬ回路等）を調整して制御クロック信号を正確に調整することが可能になる。
以下、本発明の実施の形態を添付図面を参照して説明する。
図１は、本発明の実施の形態に係わる半導体記憶装置の構成を示す図である。図１に示す例は、同期ループ回路としてＤＬＬ（遅延同期ループ）を使用した例を示している。
図１において、入力バッファ１０には、外部からＤＬＬ回路１４に供給される外部クロック信号ＣＬＫが入力される。入力バッファ１０は、外部クロック信号ＣＬＫの波形を再生してクロック信号ＣＬＫ１を生成する。
排他的論理和回路（ＥＸＯＲ）１２には、入力端子Ａからクロック信号Ａが入力され、入力端子Ｂからクロック信号Ｂが入力される。クロック信号Ａとクロック信号Ｂは同じ周波数ｆで、かつ位相が９０°ずれており、排他的論理和回路（ＥＸＯＲ）１２から、２逓倍された２ｆの周波数の調整用クロック信号ＴＣＬＫが出力される。
セレクタ１３Ａ、１３ＢはＤＬＬ回路１４のテストモード時（制御クロック信号ＣＣＬＫの位相の調整モード時）に、回路内部をテストモードに切り替える回路である。セレクタ１３Ａはテストモード時に、ＤＬＬ回路１４に供給するクロック信号をＣＬＫ１から調整用クロック信号ＴＣＬＫに切り替える。セレクタ１３Ｂは、テストモード時に位相調整回路１５を活性化させる。
なお、ＤＬＬ回路１４は、内部にＶＣＤＬ（Voltage Controlled Delay Line:電圧制御遅延素子）などを有する、周知の構成のものである。
位相調整回路１５は、ＤＬＬ回路１４内の遅延素子の遅延量等を調整することにより、ＤＬＬ回路１４から出力される制御クロック信号ＣＣＬＫ（内部ＣＬＫ）の位相を調整する。カウンタ回路１６は、ＤＬＬ回路１４から出力される制御クロック信号ＣＣＬＫを計数（カウント）する。期待値設定回路１７には、カウンタ回路１６により計数されるカウント値の期待値が入力される。比較回路１８は、カウンタ回路１６のカウント値と、期待値設定回路１７に設定された期待値とを比較する。出力バッファ１９は、比較回路１８から出力される比較結果を保持する。
なお、クロック信号Ａおよびクロック信号Ｂは前述のテスト用クロック信号に、クロック信号ＴＣＬＫは前述の調整用クロック信号に相当する。また、排他的論理和回路（ＥＸＯＲ）１２は前述の調整用クロック信号生成手段に、セレクタ１３は前述のテストモードセレクト手段に、ＤＬＬ回路１４は前述の同期ループ回路に、カウンタ回路１６は前述のカウンタ手段に、位相調整回路１５は前述の位相調整手段に、比較回路１８は前述の比較手段にそれぞれ相当する。
また、図２は、クロック信号の生成の例を示す図である。
図２において、（Ｂ）に示すクロック信号Ａと、（Ｃ）に示すクロック信号Ｂから、（Ｄ）に示す、周波数が２逓倍された調整用クロック信号ＴＣＬＫが生成される。
そして、（Ａ）に示すテストモードエネーブル信号が“Ｈ”（Ｈｉｇｈ）になりテストモード（制御クロック信号ＣＣＬＫの位相調整モード）が活性化されると、所定時間待機後に、（Ｅ）に示す内部ＣＬＫ信号（制御クロック信号ＣＣＬＫ）がＤＬＬ回路１４から出力される。その後に、（Ｆ）に示すリセット信号をカウンタ回路１６に入力し、カウンタ回路１６の計数値をクリアした後に、制御クロック信号ＣＣＬＫの計数を開始する。この計数は予め設定した所定時間の期間で行われる。
上記構成において、ＤＬＬ回路１４の調整動作について、以下に説明する。
まず、テストモードエネーブル信号（ＴＥＳＴ）を活性化し、セレクタ１３Ａ、１３Ｂにてテストモードにエントリする。また、前述したように、入力端子Ａ、および入力端子Ｂよりクロック信号を入力する。この際、入力するタイミングをずらして入力し、排他的論理和回路（ＥＸＯＲ）１２等を用いることで、より周波数の高いクロックを生成する。例えば、図２に示すように、入力端子Ａと、入力端子Ｂのそれぞれに、９０°位相がずれたクロック信号Ａとクロック信号Ｂを入力して、周波数が２逓倍された調整用クロック信号ＴＣＬＫを生成する。
このクロック信号Ａ、Ｂを基に、生成した調整用クロック信号ＴＣＬＫをＤＬＬ回路１４に入力し、位相調整回路１５により、ＤＬＬ回路１４から出力される制御クロック信号ＣＣＬＫを所定のタイミングになるように、位相（遅延量）を調整する。
この位相調整回路１５によりＤＬＬ回路１４から出力される制御クロック信号ＣＣＬＫの位相を調整するために、ＤＬＬ回路１４で生成した制御クロック信号ＣＣＬＫをカウンタ回路１６に入力し、所定の時間、カウントを実施する。
次に、比較回路１８により、カウンタ回路１６のカウント値と、期待値設定回路１７に設定された期待値とを比較し、出力バッファ１９を介し、結果を出力する。出力バッファ１９から出力された結果が正しく出力されていれば（期待値とカウント値とが一致または略一致していれば）、正しく調整されていると判定する。この場合、ＤＬＬ回路１４の調整は行わない。
正しく出力されていない（期待値とカウント値とが一致していない）場合は、位相調整回路１５からＤＬＬ回路１４に出力される調整信号をエネーブル（活性化）させ、ＤＬＬ回路１４内の遅延回路部１４Ａの位相（遅延量）を調整する。なお、遅延回路部１４Ａは、例えば、電圧制御遅延回路（ＶＣＤＬ）等で構成される。
この遅延位相の調整の際には、ＤＬＬ回路１４内の遅延回路部１４Ａの構成に応じて（例えば、ＶＣＤＬ等の構成に応じて）、所定の単位となる位相調整量を決めておき、比較回路１８における比較結果（カウント値と期待値との大小関係）に応じて、位相調整回路１５からＤＬＬ回路１４内の遅延回路部１４Ａに調整信号を出力して、遅延回路部１４Ａ内の位相（遅延量）の調整を行う。
このようにして、ＤＬＬ回路１４内の遅延回路部１４Ａに対し位相調整回路１５から調整信号を出力して、遅延回路部１４Ａの調整と、比較回路１８による調整結果の確認とを繰返すことにより、ＤＬＬ回路１４内の遅延回路部１４Ａにおける適切な調整信号の状態を決定する。
上記調整手順により、ＤＬＬ回路１４内の遅延回路部１４Ａにおける適切な調整信号の状態を決定することができた場合は、この適切な調整信号の状態に固定化するために、位相調整回路１５の位相調整信号固定部１５Ａ内において位相調整信号を固定化するためのフューズ（アンチフューズ等）を切断する。
なお、図３は、制御ＣＬＫの正誤例を示す図であり、（Ａ）に示すクロック信号（制御クロック信号）が期待されるクロック信号であり、（Ｂ）に示すクロック信号（制御クロック信号）が正しくないクロック信号である。
制御クロック信号が図（Ｂ）に示すようなクロック信号である場合には、ＤＬＬ回路１４内の遅延回路部１４Ａの位相（遅延量）を調整して、図（Ａ）に示すクロック信号になるように調整する。
以上説明したように、本発明の半導体記憶装置においては、動作周波数の低い測定装置により、同期ループ回路（ＤＬＬ等）により生成される制御クロック信号（内部クロック信号）のタイミングが正確か否かを調べることができると共に、同期ループ回路から出力される制御クロック信号の位相を正確に調整することができる。
なお、上述した例では、同期ループ回路としてＤＬＬを使用した例について説明したが、ＰＬＬを用いた場合にも、本発明の思想が同様に適用できることは言うまでもない。
以上、本発明の実施の形態について説明したが、本発明の半導体記憶装置は、上記した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
本発明の利用分野として、一般に半導体デバイスに関するもの であり、特に同期型半導体デバイスであって、外部供給されるクロック信号に同期するように制御クロック信号（内部クロック信号）の位相が調整される半導体デバイスに関するものが挙げられる。
本発明の実施の形態に係わる半導体記憶装置の構成を示す図である。 クロック信号の生成の例を示す図である。 制御クロックの正誤例を示す図である。
符号の説明
１１・・・入力バッファ、１２・・・排他的論理和回路（ＥＸＯＲ）、１３Ａ、１３Ｂ・・・セレクタ、１４・・・ＤＬＬ（Delays Locked Loop）回路、１４Ａ・・・遅延回路部、１５・・・位相調整回路、１５Ａ・・・位相調整信号固定部、１６・・・カウンタ回路、１７・・・期待値設定回路、１８・・・比較回路、１９・・・出力バッファ

Claims (4)

  1. 外部から入力される外部クロック信号に同期するように、内部クロック信号である制御クロック信号の位相を調整して出力する同期ループ回路を有する半導体記憶装置であって、
    前記外部クロック信号よりも周波数が低く、かつ、互いの位相がずれた複数のテスト用クロック信号を入力するテスト用クロック信号入力手段と、
    前記テスト用クロック信号から、該テスト用クロック信号の周波数を逓倍した調整用クロック信号を生成する調整用クロック信号生成手段と、
    前記同期ループ回路をテストするために、前記外部クロック信号に代えて前記調整用クロック信号を前記同期ループ回路に入力するテストモードセレクト手段と、
    前記テストモードセレクト手段により前記調整用クロック信号を前記同期ループ回路に入力した場合に、該同期ループ回路から出力される制御クロックを所定の時間、カウントするカウンタ手段と、
    前記カウンタ手段によるカウント値と予め設定した期待値とを比較する比較手段と、
    前記比較手段による前記カウント値と前記期待値との比較結果を基に、前記同期ループ回路から出力される制御クロック信号の位相を調整する位相調整手段と、
    を備えることを特徴とする半導体記憶装置。
  2. 前記比較手段における比較結果により前記カウント値と前記期待値とが一致または略一致すると判定されるまで、
    前記カウント手段による前記制御クロック信号のカウントと、
    前記比較手段による前記カウント値と前記期待値の比較と、
    前記位相調整手段による前記同期ループ回路から出力される制御クロック信号の位相の調整と、
    を繰り返し実行する手段を
    備えることを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記テスト用クロック信号が、同じ周波数で位相が９０°ずれた２つのクロック信号であり、
    前記調整用クロック信号生成手段が、前記２つのテスト用クロック信号を入力として調整用クロック信号を出力する排他的論理和回路であること
    を特徴とする請求項１または請求項２に記載の半導体記憶装置。
  4. 前記同期ループ回路が遅延同期ループ回路（ＤＬＬ）であること
    を特徴とする請求項１から３のいずれかに記載の半導体記憶装置。
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