KR20090121469A - 반도체 메모리 장치 - Google Patents

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KR20090121469A
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주용석
조주환
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주식회사 하이닉스반도체
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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 데이터 출력 타이밍을 제어하기 위한 반도체 메모리 장치에 관하여 개시한다. 개시된 본 발명의 반도체 메모리 장치는 외부 클럭에 대응하여 천이 시점이 잠겨진 인에이블용 클럭 신호와, 외부 클럭에 대응하여 천이 시점이 업데이트되는 데이터 출력용 클럭 신호를 생성하는 제어 회로, 인에이블용 클럭 신호에 대응하여 출력 인에이블 발생 신호를 래치하고, 카스 레이턴시에 대응하여 인에이블용 클럭 신호를 카운트하며, 래치 및 카운트 결과들을 조합하여 출력 인에이블 신호를 생성하는 출력 인에이블 신호 생성부 및 출력 인에이블 신호의 인에이블 상태에 대응하며 데이터 출력용 클럭 신호에 동기시켜 데이터를 출력하는 출력 드라이버부를 포함한다. 그 결과, 출력 인에이블 발생 신호와 이를 래치하는 펄스 간의 마진을 확보함으로써 출력 인에이블 신호를 안정적으로 출력하여 데이터 출력 오류를 방지하는 효과가 있다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 데이터 출력 타이밍을 제어하기 위한 반도체 메모리 장치에 관한 것이다.
일반적으로 고속 동작을 수행하는 동기식 반도체 메모리 장치는 동작 타이밍을 맞추기 위한 기준으로 클럭을 사용한다.
한편, 반도체 메모리 장치는 데이터를 외부 클럭에 동기시켜 출력하기 위해 외부 클럭과 동일한 위상을 갖는 내부 클럭을 생성하고, 카스 레이턴시에 맞게 데이터를 출력하기 위해 데이터 출력 시점을 제어하는 출력 인에이블 신호를 생성한다.
도 1에 도시된 종래 기술에 따른 반도체 메모리 장치는, 외부 클럭 ECLK와 동일한 위상을 갖는 지연 고정 루프 클럭 DLL_CLK를 출력하는 지연 고정 루프(10)와, 지연 고정 루프 클럭 DLL_CLK를 바탕으로 카스 레이턴시 CLn에 상응하여 출력 인에이블 신호 OUTEN을 출력하는 출력 인에이블 신호 생성부(20) 및 지연 고정 루프 클럭 DLL_CLK와 출력 인에이블 신호 OUTEN에 의해 데이터를 구동하여 출력하는 출력 드라이버부(30)를 포함한다.
여기서, 출력 인에이블 신호 생성부(20)를 좀 더 살펴보면, 출력 인에이블 신호 생성부(20)는 펄스 생성부(22)와 래치부(24) 및 출력 인에이블 신호 출력부(26)를 포함한다.
펄스 발생부(22)는 지연 고정 루프 클럭 DLL_CLK를 바탕으로 출력 인에이블 발생 신호 OE0를 래치하기 위한 래치 펄스들 SCK<0:N>과 지연 고정 루프 클럭 DLL_CLK를 카스 레이턴시 CLn에 상응하여 카운팅하여 지연시켜 래치된 출력 인에이블 발생 신호 OE_LAT<0:N>을 출력하기 위한 제어 펄스들 DCK<0:N>를 생성하여 출력한다.
래치부(24)는 출력 인에이블 발생 신호 OE0가 인에이블되는 동안 인에이블되는 래치 펄스 SCK<0:N 중 어느 하나>에 의해 출력 인에이블 발생 신호 OE0를 래치한다. 즉, 래치된 출력 인에이블 발생 신호 OE_LAT<0:N> 중 어느 하나가 로직 하이 레벨을 유지한다.
출력 인에이블 신호 출력부(26)는 래치된 출력 인에이블 발생 신호 OE_LAT<0:N>를 제어 펄스 DCK<0:N>에 동기시켜 출력 인에이블 신호 OUTEN로 출력한다.
도 2를 참조하면 종래 기술에 따른 반도체 메모리 장치는 다음과 같이 동작한다.
우선, 외부 클럭 ECLK이 입력되어 외부 클럭 ECLK과 동일한 위상을 갖도록 지연이 조절된 지연 고정 루프 클럭 DLL_CLK이 출력된다.
그리고, 지연 고정 루프 클럭 DLL_CLK을 바탕으로 순차적으로 발생하는 래치 펄스들 SCK<0:N> 중 어느 하나에 의해 리드 명령 RD에 의해 생성되는 출력 인에이블 발생 신호 OE0가 래치된다.
이어서, 카스 레이턴시 CLn에 상응하여 지연된 지연 고정 루프 클럭 DLL_CLK를 바탕으로 순차적으로 발생하는 제어 펄스들 DCK<0:N>에 의해 래치된 출력 인에이블 발생 신호 OE_LAT<0:N>를 조합하여 출력 인에이블 신호 OUTEN로 출력한다.
다음, 출력 인에이블 신호 OUTEN이 인에이블되는 동안 지연 고정 루프 클럭 DLL_CLK에 동기되어 데이터 DATA가 출력된다.
상술한 바와 같이, 종래 기술에 따른 반도체 메모리 장치는 데이터를 외부 클럭 ECLK에 동기시켜 출력하기 위해 생성되는 지연 고정 루프 클럭 DLL_CLK를 출력 인에이블 신호 OUTEEN를 생성하기 위한 클럭으로 사용한다.
한편, 일반적으로 지연 고정 루프 클럭 DLL_CLK는 외부 클럭 ECLK과 동일한 위상을 갖도록 락킹된 이후에도 다양한 변화에 대응하여 계속하여 미세하게 위상 갱신을 수행함으로 지속적으로 가변하는 특성이 있다. 이에 따라, 도 2에서 점선으로 도시된 바와 같이, 지속적으로 가변하는 지연 고정 루프 클럭 DLL_CLK를 바탕으로 하여 생성되는 래치 펄스 SCK의 천이 시점 또한 가변한다. 그러나, 출력 인에이블 발생 신호 OE0는 외부 클럭 ECLK에 동기되어 입력되는 리드 명령 RD에 의해 생성되므로 천이 시점이 일정하다.
즉, 종래 기술에 따른 반도체 메모리 장치는 출력 인에이블 발생 신호 OE0를 래치하는 래치 펄스 SCK가 가변하는 지연 고정 루프 클럭 DLL_CLK에 의해 생성되므로 래치 오류가 발생할 수 있다. 그 결과, 출력 인에이블 신호 OUTEN의 천이 시 점(DCK<1>->DCK<2>)에 오류가 발생하여 데이터 출력 불량이 발생하는 문제가 있다.
본 발명은 천이 시점이 잠겨진 인에이블용 클럭 신호와 천이 시점이 업데이트되는 데이터 출력용 클럭 신호를 제공하고, 상기 인에이블용 클럭 신호에 동기시켜 출력 인에이블 신호를 생성하며, 상기 출력 인에이블 신호와 상기 데이터 출력 클럭 신호에 의해 데이터를 출력함으로써 데이터 출력 오류를 방지하는 반도체 메모리 장치를 제공한다.
본 발명의 반도체 메모리 장치는 외부 클럭에 대응하여 천이 시점이 잠겨진 인에이블용 클럭 신호와, 상기 외부 클럭에 대응하여 천이 시점이 업데이트되는 데이터 출력용 클럭 신호를 생성하는 제어 회로; 상기 인에이블용 클럭 신호에 대응하여 출력 인에이블 발생 신호를 래치하고, 카스 레이턴시에 대응하여 상기 인에이블용 클럭 신호를 카운트하며, 상기 래치 및 카운트 결과들을 조합하여 출력 인에이블 신호를 생성하는 출력 인에이블 신호 생성부; 및 상기 출력 인에이블 신호의 인에이블 상태에 대응하여 상기 데이터 출력용 클럭 신호에 동기하여 데이터를 출력하는 출력 드라이버부;를 포함한다.
상기 출력 인에이블 발생 신호는 상기 외부 클럭에 동기되는 외부 명령에 의해 생성됨이 바람직하다.
상기 제어 회로는 상기 외부 클럭을 지연 고정 루프로써 지연 동기시켜 상기 인에이블용 클럭 신호와 상기 데이터 출력용 클럭 신호를 생성함이 바람직하다.
여기서, 상기 지연 고정 루프는 상기 외부 클럭을 버퍼링하여 내부 클럭으로 변환하는 버퍼; 상기 내부 클럭을 코오스 딜레이 조절하여 출력하는 코오스 딜레이 라인; 상기 코오스 딜레이 라인의 출력을 파인 딜레이를 조절하여 출력하는 파인 딜레이 라인; 상기 내부 클럭과 상기 파인 딜레이 라인의 출력을 비교하여 상기 코오스 딜레이 라인과 상기 파인 딜레이 라인의 출력을 상기 내부 클럭에 동기시키는 제어부; 상기 파인 딜레이 라인의 출력을 튜티를 보정하여 상기 데이터 출력용 클럭 신호로 출력하는 출력부; 및 상기 코오스 딜레이 라인의 출력을 지연시켜 상기 인에이블용 클럭 신호로 출력하는 지연부;를 포함한다.
바람직하게는, 상기 지연부는 상기 파인 딜레이 라인의 출력이 상기 데이터 출력용 클럭 신호로 출력되는 경로 상에 발생하는 지연량에 대응되는 지연량을 갖는다.
상기 제어 회로는, 상기 외부 클럭을 버퍼링하여 내부 클럭으로 변환하는 버퍼; 복수의 지연 셀이 체인을 이루고, 상기 내부 클럭을 순차적으로 지연시키는 지연 유닛; 상기 지연 유닛에서 순차적으로 지연되어 출력되는 신호들 중 어느 하나를 선택하여 천이 시점이 잠겨진 상기 인에이블용 클럭 신호로 출력하는 출력 인에이블용 클럭 신호 생성부; 및 상기 지연 유닛에서 순차적으로 지연되어 출력되는 신호들 중 상기 외부 클럭에 대응되는 천이 시점을 갖는 것을 선택하여 상기 데이터 출력용 클럭 신호로 출력하는 데이터 출력용 클럭 신호 생성부;를 포함한다.
상기 출력 인에이블 신호 생성부는, 상기 인에이블용 클럭 신호에 의해 래치 펄스들을 생성하고, 상기 카스 레이턴시에 대응하여 상기 인에이블용 클럭 신호를 지연시켜 제어 펄스들을 생성하는 펄스 발생부; 상기 래치 펄스들 각각에 의해 상기 출력 인에이블 발생 신호를 래치하는 래치부; 상기 제어 펄스들에 의해 상기 래치부의 출력을 제어하여 상기 출력 인에이블 신호를 출력하는 출력 인에이블 신호 출력부;를 포함한다.
여기서, 상기 펄스 발생부는 상기 인에이블용 클럭 신호를 레플리카 지연시켜 상기 외부 클럭에 동기되는제 1 클럭을 출력하는 지연부; 상기 제 1 클럭에 동기되며 순차적으로 인에이블되는 상기 래치 펄스들을 발생하는 래치 펄스 발생부; 상기 인에이블용 클럭 신호를 상기 카스 레이턴시에 상응하도록 카운팅하여 지연시켜 제 2 클럭을 출력하는 카스 레이턴시 카운터; 및 상기 제 2 클럭에 동기되며 순차적으로 인에이블되는 상기 제어 펄스들을 발생하는 제어 펄스 발생부;를 포함한다.
본 발명의 다른 반도체 메모리 장치는, 외부 클럭에 대응하여 천이 시점이 잠겨진 인에이블용 클럭 신호와, 상기 외부 클럭에 대응하여 천이 시점이 업데이트되는 데이터 출력용 클럭 신호를 생성하는 지연 고정 루프; 상기 인에이블용 클럭 신호를 소정 시간 지연시켜 제어 클럭 신호를 출력하는 지연부; 상기 제어 클럭 신호에 대응하여 출력 인에이블 발생 신호를 래치하고, 카스 레이턴시에 대응하여 상기 제어 클럭 신호를 카운트하며, 상기 래치 및 카운트 결과들을 조합하여 출력 인에이블 신호를 생성하는 출력 인에이블 신호 생성부; 및 상기 출력 인에이블 신호의 인에이블 상태에 대응하여 상기 데이터 출력용 클럭 신호에 동기하여 데이터를 출력하는 출력 드라이버부;를 포함한다.
바람직하게는, 상기 인에이블용 클럭 신호는 상기 지연 고정 루프로 입력된 상기 외부 클럭의 천이 시점이 코오스 딜레이 라인에 의해 잠겨져 출력되는 신호이다.
바람직하게는, 상기 데이터 출력용 클럭 신호는 상기 지연 고정 루프로 입력된 상기 외부 클럭의 천이 시점이 파인 딜레이 라인에 의해 업데이트 되어 출력되는 신호이다.
바람직하게는, 상기 제 1 지연부는 상기 파인 딜레이 라인에서 상기 데이터 출력용 클럭 신호로 출력되는 경로 상에서 발생하는 지연량에 대응되는 지연량을 갖는다.
바람직하게는, 상기 출력 인에이블 발생 신호는 상기 외부 클럭에 동기되는 외부 명령에 의해 생성된다.
상기 출력 인에이블 신호 생성부는, 상기 제어 클럭 신호에 의해 래치 펄스들을 생성하고, 상기 카스 레이턴시에 대응하여 상기 제어 클럭 신호를 지연시켜 제어 펄스들을 생성하는 펄스 발생부; 상기 래치 펄스들 각각에 의해 상기 출력 인에이블 발생 신호를 래치하는 래치부; 상기 제어 펄스들에 의해 상기 래치부의 출력을 제어하여 상기 출력 인에이블 신호를 출력하는 출력 인에이블 신호 출력부;를 포함한다.
여기서, 상기 펄스 발생부는 상기 제어 클럭 신호를 레플리카 지연시켜 상기 외부 클럭에 동기되는제 1 클럭을 출력하는 지연부; 상기 제 1 클럭에 동기되며 순 차적으로 인에이블되는 상기 래치 펄스들을 발생하는 래치 펄스 발생부; 상기 제어 클럭 신호를 상기 카스 레이턴시에 상응하도록 카운팅하여 지연시켜 제 2 클럭을 출력하는 카스 레이턴시 카운터; 및 상기 제 2 클럭에 동기되며 순차적으로 인에이블되는 상기 제어 펄스들을 발생하는 제어 펄스 발생부;를 포함한다.
본 발명은 천이 시점이 잠겨진 인에이블용 클럭 신호를 제공하고, 상기 인에이블용 클럭 신호에 의해 래치 펄스를 생성함으로써 래치 펄스와 출력 인에이블 발생 신호 간의 마진을 확보함으로써 출력 인에이블 신호를 안정적으로 생성하는 반도체 메모리 장치를 제공함으로써 데이터 출력 오류를 방지하는 효과가 있다.
본 발명은 반도체 메모리 장치에서 데이터 출력 타이밍을 제어하기 위한 반도체 메모리 장치에 관한 것으로, 바람직한 실시 예를 도 3과 같이 제시한다.
도 3을 참조하면, 본 발명의 실시 예에 따른 반도체 메모리 장치는 제어 회로(100), 출력 인에이블 신호 생성부(120) 및 출력 드라이버부(130)를 포함한다.
제어 회로(100)는 외부 클럭 ECLK를 입력받아 외부 클럭 ECLK에 동기되며 천이 시점이 잠겨진 인에이블용 클럭 DLL_CLK_OE와, 외부 클럭 ECLK에 동기되며 천이 시점이 다양한 변화에 상응하여 업데이트되는 데이터 출력용 클럭 DLL_CLK를 출력한다.
출력 인에이블 신호 생성부(120)는 인에이블용 클럭 DLL_CLK_OE를 바탕으로 카스 레이턴시에 상응하도록 출력 인에이블 발생 신호 OE0를 래치 및 지연시켜 출 력 인에이블 신호 OUTEN를 출력한다.
출력 드라이버부(130)는 출력 인에이블 신호 OUTEN이 인에이블되는 동안 데이터 출력용 클럭 DLL_CLK에 동기시켜 메모리 셀로부터 리드된 데이터 DATA를 외부로 출력한다.
도 4를 참조하여 일 예의 제어 회로(100)를 살펴보면, 제어 회로(100)는 버퍼(101), 코오스 딜레이 라인(102), 파인 딜레이 라인(103), 제어부(104), 지연부 (105) 및 출력부(106)를 포함한다.
버퍼(101)는 외부 클럭 ECLK를 입력받아 버퍼링하여 내부 클럭 ICLK을 출력한다.
코오스 딜레이 라인(102)은 프로그램 가능한 다수의 단위 코오스 딜레이(Unit Corese Delay)를 구비하고, 내부 클럭 ICLK를 입력으로 하며 거칠지만 빠르게 위생 갱신을 수행하여 외부 클럭 ECLK의 위상에 근접한 상태의 클럭 CD_CLK를 출력한다.
파인 딜레이 라인(103)은 프로그램 가능한 다수의 단위 파인 딜레이(Unit Fine Delay)를 구비하고, 코오스 딜레이 조정이 완료되어 천이 시점이 잠겨진 상테에서 출력되는 코스 딜레이 클럭 CD_CLK를 입력받아 미세하게 위상 갱신을 수행하여 외부 클럭 ECLK의 위상에 보다 근접한 상태의 클럭 FD_CLK를 출력한다.
제어부(104)는 내부 클럭 ICLK와 파인 딜레이 라인(103)에서 출력되는 클럭 FD_CLK의 위상을 비교하여 코오스 딜레이 라인(102)과 파인 딜레이 라인(103)의 지연량을 조절하는 제어신호 CTRL1, CTRL2를 출력한다.
보다 상세히 살펴보면, 제어부(104)는 지연 모델부(104_2)와 위상 비교부(104_4) 및 제어신호 생성부(104_6)를 포함한다. 여기서, 지연 모델부(104_2)는 실제 클럭 경로의 지연 성분을 모델링해 놓은 것으로, 흔히 레플리카 딜레이(replica delay)라 불리워진다. 위상 비교부(104_4)는 내부 클럭 ICLK와 지연 모델부(104_2)의 출력 클럭 FCLK를 입력받아 이들의 위상을 비교하여 그 결과를 바탕으로 제어신호 생성부(104_6)를 제어하게 된다. 제어신호 생성부(104_6)는 코오스 딜레이 라인(102) 및 파인 딜레이 라인(103)의 입력 경로를 정해줄 수 있는 논리와 경로의 방향을 바꾸어 주는 양방향 쉬프트 레지스터로 구성될 수 있으며, 위상 비교부(104_4)의 출력에 의해 코오스 딜레이 라인(102)의 지연량을 제어하기 위한 제어신호 CTRL1과 파인 딜레이 라인(103)의 지연량을 제어하기 위한 제어신호 CTRL2를 출력한다.
지연부(105)는 짝수의 인버터 라인 등으로 구성될 수 있으며, 코오스 딜레이 라인(102)에서 출력되는 클럭 DC_CLK를 지연시켜 인에이블용 클럭 DLL_CLK_OE을 출력한다. 여기서, 지연부(105)는 파인 딜레이 라인(103)에서 출력되는 클럭 FD_CLK가 데이터 출력용 클럭 DLL_CLK로 출력되는 경로 상에서 발생하는 지연량과 동일한 지연량을 갖도록 구성됨이 바람직하다.
출력부(106)는 파인 딜레이 라인(103)에서 출력되는 클럭 FD_CLK의 듀티를 보정하는 듀티 보정부(106_2) 및 듀티가 보정된 클럭을 구동시켜 데이터 출력용 클럭 DLL_CLK를 출력하는 지연 고정 루프 드라이버(106_4)를 포함하여 구성될 수 있다.
통상적으로, 코오스 딜레이 라인(102)이 락킹 즉, 천이 시점이 고정될 때까지 파인 딜레이 라인(103)은 디폴트된 상태를 유지하며, 코오스 딜레이 라인(102)이 락킹된 이후 코오스 딜레이 라인(102)에서 출력되는 클럭 CD_CLK를 입력받아 파인 딜레이 라인(103)을 조절하여 파인 딜레이가 적용된 클럭 FD_CLK를 출력한다.
여기서, 파인 딜레이 라인(103)은 코오스 딜레이 라인(102)의 단위 코오스 딜레이의 양자화 에러(quantization error)를 줄여주는 동작만 하면 되므로 파인 딜레이 라인(103)이 커버해야 할 범위는 단위 코오스 딜레이(UCD) 만큼이면 충분하며, 공정, 전압, 온도에 따라 단위 코오스 딜레이(UCD) 값이 변하더라도 파인 딜레이 라인(103)은 그 값 사이만을 튜닝(tuning)하게 된다.
즉, 코오스 딜레이 라인(102)에서 출력되는 클럭 CD_CLK는 락킹 상태가 유지되는 동안 일정하게 출력되고, 파인 딜레이 라인(103)에서 출력되는 클럭 FD_CLK는 락킹 상태가 유지되는 동안에도 계속하여 위상 갱신이 수행되어 가변된다. 따라서, 코오스 딜레이 라인(102)에서 출력되는 클럭 CD_CLK을 지연시켜 출력되는 인에이블용 클럭 DLL_CLK_OE는 락킹 상태가 유지되는 동안에 천이(라이징) 시점이 일정해진다.
도 5를 참조하여 출력 인에이블 신호 생성부(120)를 구체적으로 살펴보면, 출력 인에이블 신호 생성부(120)는, 펄스 발생부(122), 래치부(124) 및 출력 인에이블 신호 출력부(126)를 포함한다.
펄스 발생부(122)는 인에이블용 클럭 DLL_CLK_OE를 바탕으로 래치 펄스들 SCK<0:N>과, 제어 펄스들 DCK<0:7>를 생성하여 출력한다.
보다 상세히 살펴보면, 펄스 발생부(122)는 지연부(122_2), 카스 레이턴시 카운터(122_6), 래치 펄스 발생부(122_4) 및 제어 펄스 발생부(122_8)를 포함한다.
여기서, 지연부(122_2)는 인에이블용 클럭 DLL_CLK_OE를 레플리카 지연시켜 외부 클럭 ECLK에 동기되는 클럭 S_CLK를 출력한다. 이때, 지연부(122_2)의 지연량은 제어 회로(100) 내에 구비되며 실제 클럭 경로의 지연 성분을 모델링해 놓은 지연 모델부(104_2)의 지연량과 동일함이 바람직하다.
카스 레이턴시 카운터(122_6)는 인에이블용 클럭 DLL_CLK_OE를 카스 레이턴시에 상응하여 지연시켜 클럭 D_CLK를 출력한다. 예컨대, CL=5이면, 그보다 작은 수를 "CL-4" 정도를 카운팅하고 그 이후부터 클럭 D_CLK를 출력한다. 이는 카스 레이턴시 카운터(122_6)에서 출력된 클럭 D_CLK에 의해 출력 인에이블 신호 OUTEN이 출력되기까지 필요한 지연 시간에 상응되도록 조절됨이 바람직하다.
래치 펄스 발생부(122_4)는 클럭 S_CLK에 동기되며 순차적으로 인에이블되는 래치 펄스들 SCK<0:N>를 출력한다. 발생되는 펄스 SCK의 수는 반도체 메모리 장치가 제공하는 카스 레이턴시 범위에 상응한다. 예를 들어 CL<2:9>까지 지원하는 경우 순차적으로 인에이블되는 8개의 래치 펄스 SCK<0:7>가 출력된다.
제어 펄스 발생부(122_8)는 클럭 D_SLK에 동기되어 순차적으로 인에이블되는 제어 펄스 DCK<0:N>를 출력한다. 제어 펄스 DCK는 래치 펄스 SCK와 일대일로 대응되므로 래치 펄스 SCK와 동일한 수의 제어 펄스 DCK가 출력된다.
래치부(124)는 래치 펄스 SCK<0:N>에 의해 출력 인에이블 발생 신호 OE0를 래치한다. 즉, 출력 인에이블 발생 신호 OE0가 인에이블되는 동안 인에이블되는 펄스 SCK<0:N 중 어느 하나>에 의해 출력 인에이블 발생 신호 OE0를 래치한다. 따라서, 래치된 출력 인에이블 발생 신호 OE_LAT<0:N 중 어느 하나>는 하이 레벨을 유지되고 나머지는 로우 레벨을 유지한다.
출력 인에이블 신호 출력부(126)는 제어 펄스 DCK<0:N>에 의해 래치된 출력 인에이블 신호 OE_LAT<0:N>를 조합하여 출력 인에이블 신호 OUTEN으로 출력한다. 여기서, 제어 펄스 DCK<0:N>는 래치 펄스 SCK<0:N>에 각각 대응되므로, 예컨대 래치 펄스 SCK<1>에 의해 래치된 출력 인에이블 신호 OE_LAT<1>은 펄스 DCK<1>에 의해 출력된다.
도 6을 참조하여 상기 같이 구성된 본 발명의 실시 예에 따른 데이터 출력 제어 장치의 동작을 살펴보면, 코오스 딜레이를 거쳐 출력되는 인에이블용 클럭 DLL_CLK_OE는 락킹이 유지되는 동안 천이 시점이 잠겨진 상태로 일정하게 공급된다. 그리고, 이를 기준으로 래치 펄스 SCK<0:N>가 생성되므로 래치 펄스 SCK<0:N>는 일정한 천이 시점에서 순차적으로 인에이블된다. 이에 따라, 래치 펄스 SCK와 외부 클럭 ECLK에 동기되어 입력되는 리드 명령 RD에 의해 발생하는 출력 인에이블 발생 신호 OE0 간 마진이 충분히 확보되어 안정적으로 출력 인에이블 신호 OUTEN을 출력할 수 있다. 그 결과, 정확한 시점에서 데이터를 출력시킬 수 있으므로 데이터 출력 오류를 방지할 수 있다.
이와 같이, 본 발명의 실시 예에 따른 데이터 출력 제어 장치는 락킹이 유지되는 동안 천이 시점이 잠겨진 인에이블용 클럭 DLL_CLK_OE을 제공하고, 이를 기준 으로 출력 인에이블 발생 신호 OE0를 래치하는 래치 펄스 SCK를 생성함으로써 이들간 마진을 확보하여 출력 인에이블 신호 OUTEN를 안정적으로 출력시킨다. 그리고, 락킹이 유지되는 동안에도 천이 시점이 업데이트되는 데이터 출력용 클럭 DLL_CLK를 제공하며, 출력 인에이블 신호 OUTEN이 인에이블되는 동안 데이터 출력용 클럭 DLL_CLK에 동기시켜 데이터를 출력함으로써 데이터 출력 오류를 방지할 수 있다.
도 7은 제어 회로(100)의 다른 실시 예로, 도시된 바와 같이, 제어 회로(100)는 버퍼(142), 지연 유닛(144), 출력 인에이블용 클럭 신호 생성부(146) 및 데이터 출력용 클럭 신호 생성부(148)를 포함한다.
구체적으로, 버퍼(142)는 외부 클럭 ECLK를 버퍼링하여 내부 클럭 ICLK를 출력한다.
지연 유닛(144)는 체인을 이루는 복수의 지연 셀을 포함하고, 내부 클럭 ICLK를 입력받아 순차적으로 지연시켜 출력한다.
출력 인에이블용 클럭 신호 생성부(146)는 지연 유닛(144)에서 순차적으로 지연되어 출력되는 신호들 중 어느 하나를 선택하여 천이 시점이 잠겨진 인에이블용 클럭 신호 DLL_DLK_OE로 출력한다.
데이터 출력용 클럭 신호 생성부(148)는 지연 유닛(144)에서 순차적으로 지연되어 출력되는 신호들 중 외부 클럭 ECLK에 대응되는 천이 시점을 갖는 것을 선택하여 데이터 출력용 클럭 신호 DLL_CLK로 출력하다.
도 8은 본 발명의 다른 실시 예에 따른 데이터 출력 제어 장치를 나타내는 블록도이며, 도 8에 도시된 바와 같이 본 발명의 다른 실시 예에 따른 데이터 출력 제어 장치는 지연 고정 루프(200), 지연부(210), 출력 인에이블 신호 생성부(220) 및 출력 드라이버부(240)를 포함한다.
여기서, 출력 인에이블 신호 생성부(220)는 도 4의 출력 인에이블 신호 생성부(120)에 대응되고, 출력 드라이버부(240)은 도 4의 출력 드라이버부(140)에 대응되며 구성 및 동작이 동일하므로 설명을 생략한다.
그리고, 지연 고정 루프(220)는 코오스 딜레이 라인과 파인 딜레이 라인을 포함하고, 외부 클럭 ECLK를 입력으로 하여 외부 클럭 ECLK와 동일한 위상을 갖으며 데이터 DATA의 출력을 외부 클럭 ECLK에 동기시키기 위해 사용되는 데이터 출력용 클럭 DLL_CLK을 생성하는 통상적인 지연 고정 루프와 동일하게 구성될 수 있다.
한편, 지연 고정 루프(220)는 코오스 딜레이 라인을 통해 코오스 딜레이가 조절되어 천이 시점이 잠겨진 인에이블용 클럭 CD_CLK을 더 출력한다.
반면, 지연부(210)는 지연 고정 루프(220)에서 출력되는 인에이블용 클럭 CD_CLK를 지연시켜 출력 인에이블 신호 OUTEN을 생성하기 위한 제어 클럭 DLL_CLK_OE를 출력 인에이블 신호 생성부(220)로 출력한다.
여기서, 지연부(210)는 지연 고정 루프(220)의 파인 딜레이 라인을 통해 출력되는 클럭이 튜티가 보정되어 데이터 출력용 클럭 DLL_CLK로 출력되는 경로 상에 서 발생하는 지연량과 동일한 지연량을 갖도록 구성됨이 바람직하다.
마찬가지로, 본 발명의 다른 실시 예에 따른 데이터 출력 제어 장치는 락킹이 유지되는 동안 천이(라이징) 시점이 일정하게 잠겨진 제어 클럭 DLL_CLK_OE를 제공하고, 이를 기준으로 래치 펄스 SCK를 생성함으로써 출력 인에이블 발생 신호 OE0와 래치 펄스 SCK 간의 마진을 확보하여 안정적으로 출력 인에이블 신호 OUTEN을 출력할 수 있다. 그 결과 데이터의 출력 오류를 방지할 수 있다.
도 1은 종래 기술에 따른 데이터 출력 제어 장치의 블록 구성도.
도 2는 도 1의 데이터 출력 제어 장치의 동작 파형도.
도 3은 본 발명의 실시 예에 따른 데이터 출력 제어 장치의 블록 구성도.
도 4는 도 3의 제어 회로의 일 예에 따른 상세 블록도.
도 5는 도 3의 출력 인에이블 신호 생성부의 상세 블록도.
도 6은 도 3의 데이터 출력 제어 장치의 동작 파형도.
도 7은 도 3의 제어 회로의 다른 예에 따른 상세 블록도.
도 8은 본 발명의 다른 실시 예에 따른 데이터 출력 제어 장치의 블록 구성도.

Claims (15)

  1. 외부 클럭에 대응하여 천이 시점이 잠겨진 인에이블용 클럭 신호와, 상기 외부 클럭에 대응하여 천이 시점이 업데이트되는 데이터 출력용 클럭 신호를 생성하는 제어 회로;
    상기 인에이블용 클럭 신호에 대응하여 출력 인에이블 발생 신호를 래치하고, 카스 레이턴시에 대응하여 상기 인에이블용 클럭 신호를 카운트하며, 상기 래치 및 카운트 결과들을 조합하여 출력 인에이블 신호를 생성하는 출력 인에이블 신호 생성부; 및
    상기 출력 인에이블 신호의 인에이블 상태에 대응하여 상기 데이터 출력용 클럭 신호에 동기하여 데이터를 출력하는 출력 드라이버부;
    를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 출력 인에이블 발생 신호는 상기 외부 클럭에 동기되는 외부 명령에 의해 생성되는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제어 회로는 상기 외부 클럭을 지연 고정 루프로써 지연 동기시켜 상기 인에이블용 클럭 신호와 상기 데이터 출력용 클럭 신호를 생성하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 지연 고정 루프는
    상기 외부 클럭을 버퍼링하여 내부 클럭으로 변환하는 버퍼;
    상기 내부 클럭을 코오스 딜레이 조절하여 출력하는 코오스 딜레이 라인;
    상기 코오스 딜레이 라인의 출력을 파인 딜레이를 조절하여 출력하는 파인 딜레이 라인;
    상기 내부 클럭과 상기 파인 딜레이 라인의 출력을 비교하여 상기 코오스 딜레이 라인과 상기 파인 딜레이 라인의 출력을 상기 내부 클럭에 동기시키는 제어부;
    상기 파인 딜레이 라인의 출력의 듀티를 보정하여 상기 데이터 출력용 클럭 신호로 출력하는 출력부; 및
    상기 코오스 딜레이 라인의 출력을 지연시켜 상기 인에이블용 클럭 신호로 출력하는 지연부;
    를 포함하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 지연부는 상기 파인 딜레이 라인의 출력이 상기 데이터 출력용 클럭 신호로 출력되는 경로 상에 발생하는 지연량에 대응되는 지연량을 갖는 반도체 메모 리 장치.
  6. 제 1 항에 있어서,
    상기 제어 회로는,
    상기 외부 클럭을 버퍼링하여 내부 클럭으로 변환하는 버퍼;
    복수의 지연 셀이 체인을 이루고, 상기 내부 클럭을 순차적으로 지연시키는 지연 유닛;
    상기 지연 유닛에서 순차적으로 지연되어 출력되는 신호들 중 어느 하나를 선택하여 천이 시점이 잠겨진 상기 인에이블용 클럭 신호로 출력하는 출력 인에이블용 클럭 신호 생성부; 및
    상기 지연 유닛에서 순차적으로 지연되어 출력되는 신호들 중 상기 외부 클럭에 대응되는 천이 시점을 갖는 것을 선택하여 상기 데이터 출력용 클럭 신호로 출력하는 데이터 출력용 클럭 신호 생성부;
    를 포함하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 출력 인에이블 신호 생성부는,
    상기 인에이블용 클럭 신호에 의해 래치 펄스들을 생성하고, 상기 카스 레이턴시에 대응하여 상기 인에이블용 클럭 신호를 지연시켜 제어 펄스들을 생성하는 펄스 발생부;
    상기 래치 펄스들 각각에 의해 상기 출력 인에이블 발생 신호를 래치하는 래치부;
    상기 제어 펄스들에 의해 상기 래치부의 출력을 제어하여 상기 출력 인에이블 신호를 출력하는 출력 인에이블 신호 출력부;
    를 포함하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 펄스 발생부는
    상기 인에이블용 클럭 신호를 레플리카 지연시켜 상기 외부 클럭에 동기되는제 1 클럭을 출력하는 지연부;
    상기 제 1 클럭에 동기되며 순차적으로 인에이블되는 상기 래치 펄스들을 발생하는 래치 펄스 발생부;
    상기 인에이블용 클럭 신호를 상기 카스 레이턴시에 상응하도록 카운팅하여 지연시켜 제 2 클럭을 출력하는 카스 레이턴시 카운터; 및
    상기 제 2 클럭에 동기되며 순차적으로 인에이블되는 상기 제어 펄스들을 발생하는 제어 펄스 발생부;
    를 포함하는 반도체 메모리 장치.
  9. 외부 클럭에 대응하여 천이 시점이 잠겨진 인에이블용 클럭 신호와, 상기 외부 클럭에 대응하여 천이 시점이 업데이트되는 데이터 출력용 클럭 신호를 생성하 는 지연 고정 루프;
    상기 인에이블용 클럭 신호를 소정 시간 지연시켜 제어 클럭 신호를 출력하는 지연부;
    상기 제어 클럭 신호에 대응하여 출력 인에이블 발생 신호를 래치하고, 카스 레이턴시에 대응하여 상기 제어 클럭 신호를 카운트하며, 상기 래치 및 카운트 결과들을 조합하여 출력 인에이블 신호를 생성하는 출력 인에이블 신호 생성부; 및
    상기 출력 인에이블 신호의 인에이블 상태에 대응하여 상기 데이터 출력용 클럭 신호에 동기하여 데이터를 출력하는 출력 드라이버부;
    를 포함하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 인에이블용 클럭 신호는 상기 지연 고정 루프로 입력된 상기 외부 클럭의 천이 시점이 코오스 딜레이 라인에 의해 잠겨져 출력되는 신호인 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 데이터 출력용 클럭 신호는 상기 지연 고정 루프로 입력된 상기 외부 클럭의 천이 시점이 파인 딜레이 라인에 의해 업데이트 되어 출력되는 신호인 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 지연부는 상기 파인 딜레이 라인에서 상기 데이터 출력용 클럭 신호로 출력되는 경로 상에서 발생하는 지연량에 대응되는 지연량을 갖는 반도체 메모리 장치.
  13. 제 9 항에 있어서,
    상기 출력 인에이블 발생 신호는 상기 외부 클럭에 동기되는 외부 명령에 의해 생성되는 반도체 메모리 장치.
  14. 제 9 항에 있어서,
    상기 출력 인에이블 신호 생성부는,
    상기 제어 클럭 신호에 의해 래치 펄스들을 생성하고, 상기 카스 레이턴시에 대응하여 상기 제어 클럭 신호를 지연시켜 제어 펄스들을 생성하는 펄스 발생부;
    상기 래치 펄스들 각각에 의해 상기 출력 인에이블 발생 신호를 래치하는 래치부;
    상기 제어 펄스들에 의해 상기 래치부의 출력을 제어하여 상기 출력 인에이블 신호를 출력하는 출력 인에이블 신호 출력부;
    를 포함하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 펄스 발생부는
    상기 제어 클럭 신호를 레플리카 지연시켜 상기 외부 클럭에 동기되는 제 1 클럭을 출력하는 지연부;
    상기 제 1 클럭에 동기되며 순차적으로 인에이블되는 상기 래치 펄스들을 발생하는 래치 펄스 발생부;
    상기 제어 클럭 신호를 상기 카스 레이턴시에 상응하도록 카운팅하여 지연시켜 제 2 클럭을 출력하는 카스 레이턴시 카운터; 및
    상기 제 2 클럭에 동기되며 순차적으로 인에이블되는 상기 제어 펄스들을 발생하는 제어 펄스 발생부;
    를 포함하는 반도체 메모리 장치.
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