JP4754191B2 - Ｄｌｌを含むメモリ装置 - Google Patents

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Description

本発明は遅延固定ループ（Delay Locked Loop：以下、「ＤＬＬ」と記す）を含むメモリ装置に関し、より詳しくは複製遅延モデル（replica delay model）の遅延率が工程誤差、温度または電圧の変動による誤差が発生する場合、これを補正して同期以後の外部クロックとＤＱＳ、ＤＱ間のスキューを最小化することができるＤＬＬを含むメモリ装置に関する。
一般に、ＤＬＬはＤＲＡＭの外部から入力される外部クロックを利用してＤＲＡＭの内部から外部に出力されるデータのタイミングを制御する回路である。データを誤謬なくチップセットに伝送するためには、ＤＲＡＭとチップセットが同一のクロックに同期されなければならない。
すなわち、外部から入力されたクロックがＤＲＡＭの内部に入力されるときクロック入力バッファ、ライン負荷、データ出力バッファ等のロジック回路等により位相が遅延し、外部クロックの位相と内部クロックの位相が異なることになるため、これを補償するためＤＬＬが用いられる。
このように、ＤＬＬはＤＲＡＭの内部回路により遅延した位相を補償し、すなわち内部から外部に出力されるデータの位相がクロックの位相と差が生じないよう、外部クロックを基準にＤＲＡＭコアで感知されたデータがデータ出力バッファを介し出力される時点が外部から入力されたクロックのタイミングと同様に設けられる。
図１５は、一般的なＤＬＬを含むメモリ装置を示すブロック図である。
メモリ装置はクロック入力バッファ２、ＤＬＬ４、クロック出力バッファ６および出力制御部８を含む。
クロック入力バッファ２は、外部から入力された外部クロックＣＬＫＥＸＴをバッファリングして内部クロックＣＬＫＩＮを出力する。
ＤＬＬ４は、クロック入力バッファ２から出力された内部クロックＣＬＫＩＮと内部回路を介しフィードバックされたフィードバッククロックＦＢＣＬＫの位相を比較する位相検出器１０と、内部クロックＣＬＫＩＮの位相を遅延する遅延ライン１１と、位相検出器１０から出力された位相検出信号を利用して遅延ライン１１の遅延率を制御する遅延ライン制御器１２と、クロック入力バッファ２の遅延要素および遅延ライン１１から出力された出力クロックＣＬＫＯＵＴがチップの外部に出力されるまでの遅延要素をモデリングした複製遅延モデル１３を含む。
位相検出器１０は、内部クロックＣＬＫＩＮとフィードバッククロックＦＢＣＬＫの位相を比較する。すなわち、外部クロックＣＬＫＥＸＴとＤＱＳの位相を同期させるため、２つのクロックを実時間で比較する。
さらに、位相検出器１０は遅延ライン制御器１２（例えば、シフトレジスタアレイ）に比較情報を提供して遅延ライン１１の遅延率を調節し、２つのクロックの位相の差を減少させる。
遅延ライン１１は、位相検出器１０により制御されて位相遅延率を決める遅延経路を形成する。さらに、遅延ライン１１は多数の単位遅延セルが直列に連結して構成されるが、各単位遅延セルを制御する信号は遅延ライン制御器１２から出力された信号に一対一で対応される。
遅延ライン制御器１２は、遅延ライン１１の入力経路を設ける論理回路と経路の位置を設ける両方向性シフトレジスタを含む。ここで、シフトレジスタは初期の最大／最小遅延時間を設けることができるように構成される。
遅延ライン制御器１２は、位相検出器１０により検出された状態に従い遅延ライン１１を制御する信号を出力するが、先立つ状態（lead）の場合は１回のシフトレフト信号ＤＥＬＵＰを発生して遅延率を高め、立遅れた状態（lag）の場合は１回のシフトライト信号ＤＥＬＤＮを発生して遅延率を低め、固定状態（lock）の場合はシフト信号を発生せず同期状態の信号ＬＯＣＫを出力する。
複製遅延モデル１３は、外部クロックＣＬＫＥＸＴが入力されＤＱＳで出力されるまで経るＤＬＬを除いた内部回路を縮小、単純化またはそのまま利用して構成する。正確な遅延要素はＤＬＬの有する性能中のスキュー値を決める。
クロック出力バッファ６は、遅延ライン１１から出力された出力クロックＣＬＫＯＵＴをバッファリングする。
出力制御部８は、クロック出力バッファ６から出力されたクロックＣＬＫＩＮＴＰを利用してＤＱＳを発生する。
図１６は、図１５に示した位相検出器１０を示す詳細なブロック図である。
位相検出器１０は、２つの位相検出部１６，１８および遅延部２０を含む。ここで、遅延部２０は１つの単位遅延セルで構成される。
第１の位相検出部１６は、内部クロックＣＬＫＩＮとフィードバッククロックＦＢＣＬＫの位相を比較する。フィードバッククロックＦＢＣＬＫの立ち上がりエッジが内部クロックＣＬＫＩＮのローパルス内に存在する場合、すなわちフィードバッククロックＦＢＣＬＫの立ち上がりエッジが内部クロックＣＬＫＩＮの立ち上がりエッジより先立てば、第１の位相検出部１６の出力信号ＤＥＴ１はローレベルとなり、フィードバッククロックＦＢＣＬＫの立ち上がりエッジが内部クロックＣＬＫＩＮの立ち上がりエッジより立遅れると、第１の位相検出部１６の出力信号ＤＥＴ１はハイレベルとなる。
第２の位相検出部１８は、内部クロックＣＬＫＩＮとフィードバッククロックＦＢＣＬＫが遅延部２０により遅延した遅延フィードバッククロックＦＢＣＬＫＤの位相を比較する。遅延フィードバッククロックＦＢＣＬＫＤの立ち上がりエッジが内部クロックＣＬＫＩＮのローパルス内に存在する場合、すなわち遅延フィードバッククロックＦＢＣＬＫＤの立ち上がりエッジが内部クロックＣＬＫＩＮの立ち上がりエッジより先立てば、第２の位相検出部１８の出力信号ＤＥＴ２はローレベルとなり、遅延フィードバッククロックＦＢＣＬＫＤの立ち上がりエッジが内部クロックＣＬＫＩＮの立ち上がりエッジより立遅れると、第２の位相検出部１８の出力信号ＤＥＴ２はハイレベルとなる。
図１７〜図２０は、図１６に示した位相検出器１０の動作を順次示すタイミング図である。
先ず、図１７はフィードバッククロックＦＢＣＬＫおよび遅延フィードバッククロック信号ＦＢＣＬＫＤの立ち上がりエッジが全て内部クロックＣＬＫＩＮの立ち上がりエッジより立遅れる場合を示すタイミング図である。したがって、図１６に示す位相検出器１０の第１の位相検出部１６および第２の位相検出部１８の出力信号ＤＥＴ１およびＤＥＴ２は全てハイレベルとなり、遅延ライン制御器１２は遅延ライン１１の遅延率を増加させるための遅延増加信号ＤＥＬＵＰを発生する。
したがって、フィードバッククロックＦＢＣＬＫおよび遅延フィードバッククロックＦＢＣＬＫＤが遅延し、図１８に示されているように、フィードバッククロックＦＢＣＬＫの立ち上がりエッジは内部クロックＣＬＫＩＮの立ち上がりエッジより立遅れ、遅延フィードバッククロックＦＢＣＬＫＤの立ち上がりエッジは内部クロックＣＬＫＩＮの立ち上がりエッジより先立つことになり、図１６に示す位相検出器１０の第１の位相検出部１６の出力信号ＤＥＴ１はハイレベルとなり、第２の位相検出部１８の出力信号ＤＥＴ２はハイレベルからローレベルに遷移され、遅延ライン制御器１２は遅延ライン１１の遅延率を増加させるための遅延増加信号ＤＥＬＵＰを発生する。
したがって、フィードバッククロックＦＢＣＬＫおよび遅延フィードバッククロックＦＢＣＬＫＤが遅延し、図１９に示されているように、フィードバッククロックＦＢＣＬＫおよび遅延フィードバッククロック信号ＦＢＣＬＫＤの立ち上がりエッジが全て内部クロック信号ＣＬＫＩＮの立ち上がりエッジより先立つ場合となり、図１６に示す位相検出器１０の第１の位相検出部１６、および第２の位相検出部１８の出力信号ＤＥＴ１およびＤＥＴ２は全てローレベルとなり、遅延ライン制御器１２は遅延ライン１１の遅延率を増加させるための遅延増加信号ＤＥＬＵＰを発生する。
したがって、フィードバッククロックＦＢＣＬＫおよび遅延フィードバッククロックＦＢＣＬＫＤが遅延し、図２０に示されているように、フィードバッククロック信号ＦＢＣＬＫの立ち上がりエッジは内部クロックＣＬＫＩＮの立ち上がりエッジより先立ち、遅延フィードバッククロックＦＢＣＬＫＤの立ち上がりエッジは内部クロックＣＬＫＩＮの立ち上がりエッジより立遅れた場合となり、図１６に示す位相検出器４の第１の位相検出部１６から出力された信号ＤＥＴ１はローレベルを維持し、第２の位相検出部１８の出力信号ＤＥＴ２はローレベルからハイレベルに遷移され、内部クロックＣＬＫＩＮとフィードバッククロックＦＢＣＬＫの立ち上がりエッジが一定区間以下に近くなって同期状態となる。このとき、遅延ライン制御器１２から出力される信号は第１の位相検出部１６から出力された信号ＤＥＴ１によってのみ遅延増加信号ＤＥＬＵＰまたは遅延減少信号ＤＥＬＤＮを発生するかが決定される。すなわち、第１の位相検出部１６から出力された信号ＤＥＴ１がローレベルの場合遅延増加信号ＤＥＬＵＰを出力し、ハイレベルの場合遅延減少信号ＤＥＬＤＮを出力する。
図２１は、図１５に示した遅延ライン１１を示す詳細なブロック図である。
遅延ライン１１は、遅延ライン制御器１２から出力された信号ＤＥＬＵＰおよびＤＥＬＤＮに応じて遅延経路が設けられる直列連結された多数の単位遅延セル２２を含む。
遅延ライン制御器１２から遅延増加信号ＤＥＬＵＰが出力されると遅延ライン１１の遅延経路はＡのように設けられて遅延率が増加し、遅延減少信号ＤＥＬＤＮが出力されると遅延ライン１１の遅延経路はＢのように設けられて遅延率が減少する。
図２２および図２３は、図１５に示したメモリ装置の同期状態を示すタイミング図である。
まず、図２２は理想的な場合を示すタイミング図である。同期状態で複製遅延モデル１３の遅延時間Ｄ１により遅延したフィードバッククロックＦＢＣＬＫと内部クロックＣＬＫＩＮの立ち上がりエッジが一致し、このとき外部クロックＣＬＫＥＸＴとＤＬＬの出力クロックＣＬＫＯＵＴがクロック出力バッファ６および出力制御部８による遅延時間Ｄ２により遅延したＤＱＳの立ち上がりエッジが一致する。
一方、図２３はＤＱＳの立ち上がりエッジが外部クロック信号ＣＬＫＥＸＴの立ち上がりエッジと一致しない場合を示すタイミング図である。
図２３に示されているように、同期状態で複製遅延モデル１３の遅延時間Ｄ１により遅延したフィードバッククロックＦＢＣＬＫと内部クロックＣＬＫＩＮの立ち上がりエッジが一致し、このときＤＱＳの立ち上がりエッジが外部クロック信号ＣＬＫＥＸＴの立ち上がりエッジと一致するためのＤＬＬ４の出力クロックＣＬＫＯＵＴが遅延しなければならない遅延時間Ｄ３が実際にＤＬＬの出力クロックＣＬＫＯＵＴがクロック出力バッファ６および出力制御部８により遅延する遅延時間Ｄ２と同一でない場合、外部クロック信号ＣＬＫＥＸＴとＤＱＳの立ち上がりエッジが一致しない。
したがって、従来の技術に係るメモリ装置は理想的な遅延時間Ｄ３と実際の遅延時間Ｄ２を一致させるため複製遅延モデル１３の遅延率を調節することができないため、外部クロックＣＬＫＥＸＴとＤＱＳ（またはＤＱ）間のスキューを減少させることができないという問題点がある。
前記した問題点を解決するための本発明の目的は、複製遅延モデルの遅延率を調節して同期状態以後に外部クロックとＤＱＳまたはＤＱ間のスキューを最小化することにある。
請求項１に記載の発明は、ＤＬＬを含むメモリ装置において、
外部から入力された外部クロックをバッファリングして内部クロックを発生するクロック入力バッファと、
前記外部クロックとＤＱＳの位相を同期させるため前記内部クロックを遅延するＤＬＬと、
前記ＤＬＬから出力された出力クロックをバッファリングするクロック出力バッファと、
前記クロック出力バッファから出力されたクロックを利用して前記ＤＱＳを発生する出力制御部とを含み、
前記ＤＬＬは、
前記内部クロックの位相を遅延する遅延ラインと、
前記クロック入力バッファから出力された内部クロックと内部回路を介しフィードバックされたフィードバッククロックの位相を比較する位相検出器と、
前記位相検出器から出力された位相検出信号を利用して前記内部クロックを遅延させる遅延率を調節する遅延ライン制御器と、
前記クロック入力バッファの遅延要素および前記遅延ラインから出力された前記出力クロックがチップの外部に出力されるまでの遅延要素をモデリングし、テストモード時に外部から入力される第１の制御信号（制御信号ＴＭＳＲＰＺ）及び第２の制御信号（制御信号ＴＭＲＰＺ）に応じて発生された多数の遅延設定データに基づいて遅延率が調整される複製遅延モデルとを含み、
前記複製遅延モデルは、
前記第１の制御信号（制御信号ＴＭＳＲＰＺ）及び前記第２の制御信号（制御信号ＴＭＲＰＺ）に応じて前記多数の遅延設定データを発生する設定部を含み、
前記設定部は、リング構造を有する多数の単位シフト部を含み、前記多数の単位シフト部は、前記第１の制御信号（制御信号ＴＭＳＲＰＺ）を順次反転するインバータから出力された第３の制御信号（信号ＴＭＳＲＰＺＤ）に応じて制御され、前記多数の遅延設定データを出力することを特徴としている。
請求項２に記載の発明は、請求項１に記載のＤＬＬを含むメモリ装置において、
前記複製遅延モデルは、
多数の遅延経路と、
前記多数の遅延設定データにより前記多数の遅延経路の中から選択された１つの遅延経路に従い、前記ＤＬＬから出力された出力クロックを遅延する遅延調節部と、
前記遅延調節部から出力されたクロックを所定時間遅延する遅延部とを含むことを特徴としている。
請求項３に記載の発明は、請求項１に記載のＤＬＬを含むメモリ装置において、
前記単位シフト部は、
前記第２の制御信号（制御信号ＴＭＲＰＺ）を順次反転するインバータから出力された第４の制御信号（信号ＴＭＲＰ）及び第５の制御信号（信号ＴＭＲＰＺＤ）により制御され、入力端子に入力された信号を選択的に伝送する第１の伝送手段と、
前記第１の伝送手段により伝送された信号をラッチする第１のラッチ手段と、
前記第４の制御信号（信号ＴＭＲＰ）及び第５の制御信号（信号ＴＭＲＰＺＤ）により制御され、前記ラッチ手段にラッチされた信号を選択的に伝送する第２の伝送手段と、
前記第２の伝送手段により伝送された信号をラッチする第２のラッチ手段とを含むことを特徴としている。
請求項４に記載の発明は、請求項３に記載のＤＬＬを含むメモリ装置において、
前記第２のラッチ手段は、前記第３の制御信号（信号ＴＭＳＲＰＺＤ）により初期化されることを特徴としている。
請求項５に記載の発明は、請求項２に記載のＤＬＬを含むメモリ装置において、
遅延調節部は、前記多数の遅延設定データに従い前記多数の遅延経路の中から１つの遅延経路を選択する多数の選択手段をさらに含むことを特徴としている。
請求項６に記載の発明は、請求項５に記載のＤＬＬを含むメモリ装置において、
前記多数の選択手段は、前記遅延設定データに一対一で対応して制御される多数の伝送手段で構成されることを特徴としている。
請求項７に記載の発明は、ＤＬＬを含むメモリ装置において、
外部から入力された外部クロックをバッファリングして内部クロックを発生するクロック入力バッファと、
前記外部クロックとＤＱＳの位相を同期させるため前記内部クロックを遅延するＤＬＬと、
前記ＤＬＬから出力された出力クロックをバッファリングするクロック出力バッファと、
前記クロック出力バッファから出力されたクロックを利用して前記ＤＱＳを発生する出力制御部とを含み、
前記ＤＬＬは、
前記内部クロックの位相を遅延する遅延ラインと、
前記クロック入力バッファから出力された内部クロックと内部回路を介しフィードバックされたフィードバッククロックの位相を比較する第１の位相検出器と、
前記第１の位相検出器から出力された位相検出信号を利用して前記内部クロックを遅延させる遅延率を調節する遅延ライン制御器と、
前記外部クロックと前記ＤＱＳの位相を比較する複製遅延モデル制御器と、
前記クロック入力バッファの遅延要素および前記遅延ラインから出力された前記出力クロックがチップの外部に出力されるまでの遅延要素をモデリングし、テストモード時に外部から入力された第６の制御信号（同期状態信号ＬＯＣＫ）により前記複製遅延モデル制御器から出力された第７の制御信号（制御信号ＴＭＲＰＺ）に応じ遅延率が調節される複製遅延モデルとを含むことを特徴としている。
請求項８に記載の発明は、請求項７に記載のＤＬＬを含むメモリ装置において、
前記複製遅延モデルは、
多数の遅延経路と、
前記第６の制御信号（同期状態信号ＬＯＣＫ）及び第７の制御信号（制御信号ＴＭＲＰＺ）により前記多数の遅延経路の中から選択された遅延経路に従い、前記ＤＬＬから出力された出力クロックを遅延する遅延調節部と、
前記遅延調節部から出力されたクロックを所定時間遅延する遅延部とを含むことを特徴としている。
請求項９に記載の発明は、請求項８に記載のＤＬＬを含むメモリ装置において、
前記遅延調節部は、前記第６の制御信号（同期状態信号ＬＯＣＫ）及び前記第７の制御信号（制御信号ＴＭＲＰＺ）に応じ多数の遅延設定データを発生する設定部をさらに含むことを特徴としている。
請求項１０に記載の発明は、請求項９に記載のＤＬＬを含むメモリ装置において、
前記設定部はリング構造を有し、前記第６の制御信号（同期状態信号ＬＯＣＫ）を順次反転するインバータから出力された第８の制御信号（制御信号ＴＭＲＰＺＤ）に応じて制御され、前記多数の遅延設定データを出力する多数の単位シフト部を含むことを特徴としている。
請求項１１に記載の発明は、請求項１０に記載のＤＬＬを含むメモリ装置において、
前記単位シフト部は、
前記第７の制御信号（制御信号ＴＭＲＰＺ）を順次反転するインバータから出力された第９の制御信号（信号ＴＭＲＰ）及び第１０の制御信号（信号ＴＭＲＰＺＤ）により制御され、入力端子に入力された信号を選択的に伝送する第１の伝送手段と、
前記第１の伝送手段により伝送された信号をラッチする第１のラッチ手段と、
前記第９の制御信号（信号ＴＭＲＰ）及び第１０の制御信号（信号ＴＭＲＰＺＤ）により制御され、前記ラッチ手段にラッチされた信号を選択的に伝送する第２の伝送手段と、
前記第２の伝送手段により伝送された信号をラッチする第２のラッチ手段とを含むことを特徴としている。
請求項１２に記載の発明は、請求項１０に記載のＤＬＬを含むメモリ装置において、
前記設定部は、前記第６の制御信号（同期状態信号ＬＯＣＫ）がローレベルになると、前記多数の遅延設定データを初期化し初期値を出力することを特徴としている。
請求項１３に記載の発明は、請求項９に記載のＤＬＬを含むメモリ装置において、
前記遅延調節部は、前記多数の遅延設定データに従い前記多数の遅延経路の中から１つの遅延経路を選択する多数の選択手段をさらに含むことを特徴としている。
請求項１４に記載の発明は、請求項１３に記載のＤＬＬを含むメモリ装置において、
前記多数の選択手段は、前記遅延設定データに一対一で対応して制御される多数の伝送手段で構成されることを特徴としている。
請求項１５に記載の発明は、請求項９に記載のＤＬＬを含むメモリ装置において、
前記複製遅延モデル制御器は、
前記外部クロックと前記ＤＱＳの位相を比較する第２の位相検出器と、
前記第２の位相検出器から出力された信号に応じ、前記外部クロックに同期するクロックを発生する制御信号発生器とを含むことを特徴としている。
請求項１６に記載の発明は、請求項１５に記載のＤＬＬを含むメモリ装置において、
前記第２の位相検出器は、オートリフレッシュ命令またはリード命令によりイネーブルされることを特徴としている。
請求項１７に記載の発明は、請求項１５に記載のＤＬＬを含むメモリ装置において、
前記制御信号発生器は、前記遅延設定データが最大値を有する場合に初期化されることを特徴としている。
請求項１８に記載の発明は、請求項７に記載のＤＬＬを含むメモリ装置において、
前記出力制御部は、オートリフレッシュ命令によりイネーブルされることを特徴としている。
本発明に係るＤＬＬを含むメモリ装置によれば、複製遅延モデルの遅延率を調節して工程誤差、温度または電圧変動による誤差を補正して外部クロック信号とＤＱＳ間のスキューを最小化することができるという効果がある。
さらに、本発明に係るＤＬＬを含むメモリ装置によれば、ＤＱＳと外部クロック信号の位相を直接比較し、その結果に従い複製遅延モデルの遅延率を調節して工程誤差、温度または電圧変動による誤差を補正して外部クロック信号とＤＱＳ間のスキューを最小化することができるという効果がある。
前述の目的およびその他の目的と、本発明の特徴および利点は図面と関連した次の詳細な説明を介しより明らかになるはずである。
以下、図面を参照しながら本発明に係る実施の形態を詳しく説明する。
図１は、本発明に係るＤＬＬを含むメモリ装置を示すブロック図である。
メモリ装置はクロック入力バッファ２４、ＤＬＬ２６、クロック出力バッファ２８および出力制御部３０を含む。
クロック入力バッファ２４は、外部から入力された外部クロックＣＬＫＥＸＴを内部クロックＣＬＫＩＮにバッファリングする。
ＤＬＬ２６は、クロック入力バッファ２４から出力された内部クロックＣＬＫＩＮと内部回路を介しフィードバックされたフィードバッククロックＦＢＣＬＫの位相を比較する位相検出器３２と、内部クロックＣＬＫＩＮの位相を遅延する遅延ライン３４と、位相検出器３２から出力された位相検出信号を利用して遅延ライン３４の遅延率を調節する遅延ライン制御器３６と、クロック入力バッファ２４の遅延要素および遅延ライン３４から出力された出力クロックＣＬＫＯＵＴがチップの外部に出力されるまでの遅延要素をモデリングした複製遅延モデル３８を含む。
遅延ライン３４は、位相検出器３２により制御されて位相遅延率を決定する遅延経路を形成する。さらに、遅延ライン３４は多数の単位遅延セルが直列連結して構成されるが、各単位遅延セルを制御する信号は遅延ライン制御器３６から出力された信号に一対一で対応される。
遅延ライン制御器３６は、遅延ライン３４の入力経路を設ける論理回路と経路の位置を設ける両方向性シフトレジスタを含む。ここで、シフトレジスタは初期の最大／最小遅延時間を設けることができるように構成される。
遅延ライン制御器３６は、位相検出器３２により検出された状態に従い遅延ライン３４を制御する信号を出力するが、先立つ状態の場合は１回のシフトレフト信号ＤＥＬＵＰを発生して遅延率を増加させ、立遅れた状態の場合は１回のシフトライト信号ＤＥＬＤＮを発生して遅延率を減少させ、同期状態の場合はシフト信号を発生せず同期状態信号ＬＯＣＫを出力する。
複製遅延モデル３８は、外部クロックＣＬＫＥＸＴが入力されてＤＱＳに出力されるまで経由するＤＬＬを除いた内部回路を縮小、単純化またはそのまま利用して構成する。さらに、複製遅延モデル３８はテストモード時に外部から入力される制御信号ＴＭＲＰＺおよびＴＭＳＲＰＺに応じて遅延率が調節される。ここで、制御信号ＴＭＲＰＺおよびＴＭＳＲＰＺはシステムの受信回路から生成される。
クロック出力バッファ２８は、遅延ライン３４から出力された出力クロックＣＬＫＯＵＴをバッファリングする。
出力制御部３０は、クロック出力バッファ２８から出力されたクロックＣＬＫＩＮＴＰを利用してＤＱＳを発生する。
図２は、図１に示した複製遅延モデル３８を示す詳細なブロック図である。
複製遅延モデル３８は設定部４０、遅延調節部４２および遅延部４４を含む。
設定部４０は、制御信号ＴＭＲＰＺおよびＴＭＳＲＰＺに応じて遅延設定データＲＰＳＥＴ＜０：４＞を発生する。
遅延調節部４２は、設定部４０から出力された遅延設定データＲＰＳＥＴ＜０：４＞に従って遅延率が調節され、ＤＬＬ２６から出力された出力クロックＣＬＫＯＵＴを設けられた遅延率に従い遅延させたクロックＲＣＬＫＤＬＬを出力する。
遅延部４４は、遅延調節部４２から出力されたクロックＲＣＬＫＤＬＬを所定時間遅延してフィードバッククロック信号ＦＢＣＬＫを出力する。
図３は、図２に示した設定部４０を示す詳細な回路図である。
設定部４０は、多数のインバータ４６，４８，５０，５２、フィードバック入力部５４、多数の単位シフト部５６およびフィードバック出力部５８を含む。
インバータ４６，４８は制御信号ＴＭＳＲＰＺを順次反転し、インバータ５０，５２は制御信号ＴＭＲＰＺを順次反転する。
フィードバック入力部５４は伝送ゲート６０、ＮＯＲゲート６２およびインバータ６４，６６を含む。伝送ゲート６０はインバータ５０，５２から出力された信号ＴＭＲＰおよびＴＭＲＰＺＤにより制御され、フィードバック出力部５８から出力されたフィードバック信号ＲＢＲＰＳＥＴを選択的に伝送する。ＮＯＲゲート６２およびインバータ６４は、インバータ４６から出力された信号ＴＭＳＲＰに応じて伝送ゲート６０により伝送された信号を選択的にラッチする。インバータ６６は、ＮＯＲゲート６２から出力された信号を反転する。ここで、インバータ４６から出力された信号ＴＭＳＲＰがハイレベルの場合、フィードバック出力部５８から出力された信号ＦＢＲＰＳＥＴに係わりなくフィードバック入力部５４から出力された第１の設定データＲＰＳＥＴ＜０＞はハイレベルに初期化される。
多数の単位シフト部５６は、インバータ４８から出力された信号ＴＭＳＲＰＺＤにより制御され、インバータ５０，５２から出力された信号ＴＭＲＰおよびＴＭＲＰＺＤの１周期毎にフィードバック入力部５４から出力された信号ＲＰＳＥＴ＜０＞を順次シフトする。ここで、フィードバック入力部５４から出力された信号ＲＰＳＥＴ＜０＞を含んで各単位シフト部５６から出力された信号ＲＰＳＥＴ＜１：４＞が遅延設定データＲＰＳＥＴ＜０：４＞となる。
フィードバック出力部５８は、伝送ゲート６８およびインバータ７０，７２，７４を含む。伝送ゲート６８は、インバータ５０，５２から出力された信号ＴＭＲＰおよびＴＭＲＰＺＤにより制御され、最終の単位シフト部５６から出力された設定データＲＰＳＥＴ＜４＞を選択的に伝送する。インバータ７０，７２は伝送ゲート６８から出力された信号をラッチする。インバータ７４は、インバータ７０から出力された信号を反転する。
図４は、図３に示した単位シフト部５６を示す詳細な回路図である。
単位シフト部５６は伝送ゲート７６，７８、インバータ８０，８２，８４，８８，９０およびＮＡＮＤゲート８６を含む。
伝送ゲート７６（第１の伝送手段）は、インバータ５０，５２から出力された信号ＴＭＲＰおよびＴＭＲＰＺＤにより制御されて入力端子に入力された信号ＩＮを選択的に伝送する。
インバータ８０，８２（第１のラッチ手段）は伝送ゲート７６により伝送された信号をラッチし、インバータ８４はインバータ８０から出力された信号を反転する。
伝送ゲート７８（第２の伝送手段）は、インバータ５０，５２から出力された信号ＴＭＲＰおよびＴＭＲＰＺＤにより制御されてインバータ８４から出力された信号を選択的に伝送する。
ＮＡＮＤゲート８６およびインバータ８８（第２のラッチ手段）は、インバータ４８から出力された信号ＴＭＳＲＰＺＤに応じて伝送ゲート７８により伝送された信号を選択的にラッチし、インバータ９０はＮＡＮＤゲート８６から出力された信号を反転する。ここで、インバータ４８から出力された信号ＴＭＳＲＰＺＤがローレベルの場合、入力端子に印加された信号に係わりなく出力端子から出力される信号ＯＵＴはローレベルに初期化される。
図５は、図２に示した遅延調節部４２を示す詳細な回路図である。
遅延調節部４２は、多数のインバータ９１〜１２１および多数の選択手段として多数の伝送ゲート（伝送手段）１１１，１１３，１１５，１１７，１１９を含む。
伝送ゲート１１１は、遅延設定データＲＰＳＥＴ＜０＞およびインバータ１１０により反転された信号に応じ、出力クロックＣＬＫＯＵＴがインバータ１００，１０１により形成された遅延経路を介し遅延した信号を選択的に伝送する。
伝送ゲート１１３は、遅延設定データＲＰＳＥＴ＜１＞およびインバータ１１２により反転された信号に応じ、出力クロックＣＬＫＯＵＴがインバータ９１，９２，１０２，１０３により形成された遅延経路を介し遅延した信号を選択的に伝送する。
伝送ゲート１１５は、遅延設定データＲＰＳＥＴ＜２＞およびインバータ１１４により反転された信号に応じ、出力クロックＣＬＫＯＵＴがインバータ９１，９２，９３，９４，１０４，１０５により形成された遅延経路を介し遅延した信号を選択的に伝送する。
伝送ゲート１１７は、遅延設定データＲＰＳＥＴ＜３＞およびインバータ１１６により反転された信号に応じ、出力クロックＣＬＫＯＵＴがインバータ９１，９２，９３，９４，９５，９６，１０６，１０７により形成された遅延経路を介し遅延した信号を選択的に伝送する。
伝送ゲート１１９は、遅延設定データＲＰＳＥＴ＜４＞およびインバータ１１８により反転された信号に応じ、出力クロックＣＬＫＯＵＴがインバータ９１，９２，９３，９４，９５，９６，９７，９８，１０８，１０９により形成された遅延経路を介し遅延した信号を選択的に伝送する。
インバータ１２０，１２１は伝送ゲート１１１，１１３，１１５，１１７，１１９により伝送された信号を順次反転する。
図６は、図２に示した設定部４０の動作を示すタイミング図である。
ＤＱＳが外部クロックＣＬＫＥＸＴの位相の差が所定位相の差以上の場合、制御信号ＴＭＳＲＰＺがハイレベルにイネーブルされて制御信号ＴＭＲＰＺが周期的にトグルする。したがって、制御信号ＴＭＲＰＺの第１周期でハイレベルに初期化されていたフィードバック入力部５４から出力された遅延設定データＲＰＳＥＴ＜０＞は第１の単位シフト５６にシフトされ、同一の方法で制御信号ＴＭＲＰＺの周期毎に以前の単位シフト部５６から出力された遅延設定データＲＰＳＥＴ＜ｉ＞は次の単位シフト部５６にシフトされる。さらに、最終の単位シフト部５６から出力された遅延設定データＲＰＳＥＴ＜４＞は、制御信号ＴＭＲＰＺのトグルによりフィードバック出力部５８およびフィードバック入力部５４を介し再び最初の単位シフト部５６にシフトされる。
図７は、図２に示した遅延調節部４２の動作を示すタイミング図である。これにより出力クロックＣＬＫＯＵＴが遅延設定データＲＰＳＥＴ＜０：４＞に従って遅延率が調節され、遅延調節部４２から出力されたクロックＲＣＬＫＤＬＬのタイミングが変化することが分かる。
図８は、本発明の他の実施の形態に係るＤＬＬを含むメモリ装置を示すブロック図である。
メモリ装置はクロック入力バッファ１２２、ＤＬＬ１２４、クロック出力バッファ１２６、出力制御部１２８および遅延モデル制御部１３８を含む。
クロック入力バッファ１２２は、外部から入力された外部クロックＣＬＫＥＸＴを内部クロックＣＬＫＩＮにバッファリングする。
ＤＬＬ１２４は、クロック入力バッファ１２２から出力された内部クロックＣＬＫＩＮと、内部回路を介しフィードバックされたフィードバッククロックＦＢＣＬＫの位相を比較する位相検出器（第１の位相検出器）１３０と、内部クロックＣＬＫＩＮの位相を遅延する遅延ライン１３２と、位相検出器１３０から出力された信号を利用して遅延ライン１３２の遅延率を調節する遅延ライン制御器１３４と、クロック入力バッファの遅延要素および遅延ライン１３２から出力された出力クロックＣＬＫＯＵＴがチップの外部に出力されるまでの遅延要素をモデリングした複製遅延モデル１３６を含む。
遅延ライン１３２は、位相検出器１３０により制御されて位相遅延率を決定する遅延経路を形成する。さらに、遅延ライン１３２は多数の単位遅延セルが直列連結して構成されるが、各単位遅延セルを制御する信号は遅延ライン制御器１３４から出力された信号に一対一で対応される。
遅延ライン制御器１３４は、遅延ライン１３２の入力経路を設ける論理回路と、経路の位置を設ける両方向性シフトレジスタを含む。ここで、シフトレジスタは初期の最大／最小遅延時間を設けることができるように構成される。さらに、遅延ライン制御器１３４は位相検出器１３０により検出された状態に従い遅延ライン１３２を制御する信号を出力するが、先立つ状態の場合は１回のシフトレフト信号ＤＥＬＵＰを発生して遅延率を高め、立遅れた状態の場合は１回のシフトライト信号ＤＥＬＤＮを発生して遅延率を低め、固定状態の場合はシフト信号を発生せず同期状態信号ＬＯＣＫを出力する。
複製遅延モデル１３６は、外部クロックＣＬＫＥＸＴが入力されてＤＱＳに出力されるまで経由するＤＬＬを除いた内部回路を縮小、単純化またはそのまま利用して構成する。さらに、複製遅延モデル１３６はテストモード時に外部から入力される同期状態信号ＬＯＣＫに応じて制御され、複製遅延モデル制御部（複製遅延モデル制御器）１３８から出力された制御信号ＴＭＲＰＺに応じて遅延率が調節される。
クロック出力バッファ１２６は、遅延ライン１３２から出力された出力クロックＣＬＫＯＵＴをバッファリングする。
出力制御部１２８は、クロック出力バッファ１２６から出力されたクロックＣＬＫＩＮＴＰを利用してＤＱＳを発生する。さらに、出力制御部１２８ではオートリフレッシュ命令ＡＲＥＦによりメモリ装置が自動的にスキューを補正する場合、このような補正動作の進行がリード動作が進められる場合、またはメモリ素子がデータを外部に伝送しないオートリフレッシュ動作と同じ命令が入力されたときもバックグラウンド動作で動作することができる。したがって、リード動作でのみＤＱＳが発生するのではなく、オートリフレッシュ動作でもＤＱＳが発生して外部クロック信号ＣＬＫＥＸＴとＤＱＳの位相比較を行うことができる。
複製遅延モデル制御部１３８は、選択位相検出器（第２の位相検出器）１４０および制御信号発生部（制御信号発生器）１４２を含む。選択位相検出器１４０は、オートリフレッシュ命令ＡＲＥＦおよびリード命令ＲＤに従って外部クロックＣＬＫＥＸＴとＤＱＳの位相を比較し、ＤＱＳの立ち上がりエッジが外部クロックＣＬＫＥＸＴの立ち上がりエッジより先立った場合、すなわちＤＱＳの立ち上がりエッジが外部クロックＣＬＫＥＸＴのローレベルパルス区間内に存在する場合、ローレベルの位相検出信号ＰＤＯＵＴを出力し、ＤＱＳの立ち上がりエッジが外部クロックＣＬＫＥＸＴの立ち上がりエッジより立遅れた場合はハイレベルの位相検出信号ＰＤＯＵＴを出力する。制御信号発生部１４２は、選択位相検出器１４０から出力された位相検出信号ＰＤＯＵＴに応じて制御信号ＴＭＲＰＺを発生するが、最終の遅延設定データＲＰＳＥＴ＜４＞がハイレベルになると、制御信号ＴＭＲＰＺはハイレベルに初期化される。
図９は、図８に示した複製遅延モデル１３６を示す詳細なブロック図である。
複製遅延モデル１３６は設定部１４４、遅延調節部１４６および遅延部１４８を含む。
設定部１４４は、制御信号ＴＭＲＰＺおよび同期状態信号ＬＯＣＫに応じて遅延設定データＲＰＳＥＴ＜０：４＞を発生する。
遅延調節部１４６は、設定部１４４から出力された遅延設定データＲＰＳＥＴ＜０：４＞に従って遅延時間を調節する。
遅延部１４８は、遅延調節部１４６から出力されたクロック信号ＲＣＬＫＤＬＬを所定時間遅延してフィードバッククロック信号ＦＢＣＬＫを出力する。
さらに、図９に示した設定部１４４、遅延調節部１４６および遅延部１４８の詳細な構成は図３〜図５に示した実施例の構成と同一であるため、ここではこれの構成および動作説明は省略することにする。
図１０は、図８に示した制御信号発生部１４２を示す詳細な回路図である。
制御信号発生部１４２はイネーブル部１５０、制御部１５２および発生部１５４を含む。
イネーブル部１５０は多数のインバータ１５６で構成されたインバータチェーンで構成され、出力クロックＣＬＫＯＵＴを所定時間遅延させて発生部１５４をイネーブルするストローブ信号ＳＴＢを発生する。
制御部１５２はＮＯＲゲート１５８、伝送ゲート１６０およびインバータ１６１，１６２，１６３を含み、選択位相検出器１４０から出力された位相検出信号ＰＤＯＵＴおよび最終の設定データＲＰＳＥＴ＜４＞を利用して比較信号ＩＮおよびＩＮＺを発生する。ここで、伝送ゲート１６０は比較信号ＩＮおよびＩＮＺのタイミングを合わせるため用いられる。
発生部１５４はラッチ型差動増幅器で構成され、イネーブル部１５０から出力されたストローブ信号ＳＴＢによりイネーブルされ、制御部１５２から出力された比較信号ＩＮおよびＩＮＺの状態に従い制御信号ＴＭＲＰＺの状態を設ける。
図１１〜図１４は、図８に示したメモリ装置の動作を示すタイミング図である。
先ず、図１１はＤＱＳが外部クロック信号ＣＬＫＥＸＴに同期されて同期状態信号ＬＯＣＫがハイレベルとなり、複製遅延モデル制御部１３８の選択位相検出器１４０から出力された位相検出信号ＰＤＯＵＴがハイレベルとなる場合を示すタイミング図である。
したがって、制御信号ＴＭＲＰＺはハイレベルを維持し、設定データＲＰＳＥＴ＜０：４＞は初期状態に設けられ、遅延調節部１４６は最小遅延率に設けられる。
図１２は、ＤＱＳと外部クロック信号ＣＬＫＥＸＴの同期状態で、遅延調節部１４６の最大遅延率まで増加させる場合を示すタイミング図である。
ＤＱＳが外部クロック信号ＣＬＫＥＸＴに一定の位相の差以下を有する状態で同期されて同期状態信号ＬＯＣＫがハイレベルとなったが、選択位相検出器１４０はＤＱＳと外部クロック信号ＣＬＫＥＸＴの位相の差が所定の位相の差以上であるため、位相検出信号ＰＤＯＵＴはローレベルとなる。
したがって、外部クロック信号ＣＬＫＥＸＴに同期される制御信号ＴＭＲＰＺの１周期毎に設定データＲＰＳＥＴ＜０：４＞はシフトされる。すなわち、遅延調節部１４６の遅延率が漸次増加する。
このとき、最終の設定データＲＰＳＥＴ＜４＞がハイレベルとなると、制御信号発生部１４２により制御信号ＴＭＲＰＺはハイレベルに初期化される。したがって、遅延調節部１４６の遅延率は最大値に維持される。
図１３は、ＤＱＳと外部クロック信号ＣＬＫＥＸＴの同期状態で、遅延調節部１４６の遅延率が増加して同期状態に設けられる場合を示すタイミング図である。
ＤＱＳが外部クロック信号ＣＬＫＥＸＴに一定の位相の差以下を有する状態で同期されて同期状態信号ＬＯＣＫがハイレベルとなったが、選択位相検出器１４０はＤＱＳと外部クロック信号ＣＬＫＥＸＴの位相の差が所定の位相の差以上であるため、位相検出信号ＰＤＯＵＴはローレベルとなる。
したがって、外部クロック信号ＣＬＫＥＸＴに同期される制御信号ＴＭＲＰＺの１周期毎に設定データＲＰＳＥＴ＜０：４＞はシフトされる。すなわち、遅延調節部１４６の遅延率が漸次増加する。
このとき、ＤＱＳが外部クロック信号ＣＬＫＥＸＴに所定の位相の差以下になって位相検出信号ＰＤＯＵＴがハイレベルとなると、制御信号ＴＭＲＰＺがハイレベルに維持されて現在の遅延調節部１４６の遅延率が維持される。
図１４は、ＤＱＳと外部クロック信号ＣＬＫＥＸＴの同期状態から外れて初期状態になってから、再び同期状態に進入して遅延調節部１４６の遅延率が再び増加する場合を示すタイミング図である。
先ず、ＤＱＳが外部クロック信号ＣＬＫＥＸＴに一定の位相の差以下になって同期状態信号ＬＯＣＫがハイレベルとなったが、選択位相検出器１４０はＤＱＳと外部クロック信号ＣＬＫＥＸＴの位相の差が所定の位相の差以上であるため、位相検出信号ＰＤＯＵＴはローレベルとなる。
したがって、外部クロック信号ＣＬＫＥＸＴに同期される制御信号ＴＭＲＰＺの１周期毎に設定データＲＰＳＥＴ＜０：４＞はシフトされる。すなわち、遅延調節部１４６の遅延率が漸次増加する。
次に、ＤＱＳが外部クロック信号ＣＬＫＥＸＴに所定の位相の差以下になって位相検出信号ＰＤＯＵＴがハイレベルとなると、制御信号ＴＭＲＰＺがハイレベルに維持されて現在の遅延調節部１４６の遅延率が維持される。
このとき、同期状態から外れて同期状態信号ＬＯＣＫがローレベルとなって初期状態に設けられ、設定データＲＰＳＥＴ＜０：４＞は初期値（“ＨＬＬＬＬ”）に設けられて遅延調節部１４６の遅延率は最小値に再び設けられる。
以後、再び同期状態に進入して同期状態信号ＬＯＣＫがハイレベルとなると、制御信号ＴＭＲＰＺの１周期毎に設定データＲＰＳＥＴ＜０：４＞はシフトされる。すなわち、遅延調節部１４６の遅延率が漸次増加する。
以上のように、本実施形態に係るＤＬＬを含むメモリ装置によれば、複製遅延モデルの遅延率を調節して工程誤差、温度または電圧変動による誤差を補正して外部クロック信号とＤＱＳ間のスキューを最小化することができる。
さらに、本実施形態に係るＤＬＬを含むメモリ装置によれば、ＤＱＳと外部クロック信号の位相を直接比較し、その結果に従い複製遅延モデルの遅延率を調節して工程誤差、温度または電圧変動による誤差を補正して外部クロック信号とＤＱＳ間のスキューを最小化することができる。
なお、本発明は、前記実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲において、種々の改良並びに設計の変更を行っても良い。
本発明に係るＤＬＬを含むメモリ装置を示すブロック図である。 図１に示した複製遅延モデル３８を示す詳細なブロック図である。 図２に示した設定部４０を示す詳細な回路図である。 図３に示した単位シフト部５６を示す詳細な回路図である。 図２に示した遅延調節部４２を示す詳細な回路図である。 図２に示した設定部４０の動作を示すタイミング図である。 図２に示した遅延調節部４２の動作を示すタイミング図である。 発明の他の実施例に係るＤＬＬを含むメモリ装置を示すブロック図である。 図８に示した複製遅延モデル１３６を示す詳細なブロック図である。 図８に示した制御信号発生部１４２を示す詳細な回路図である。 図８に示したメモリ装置の動作を示すタイミング図である。 図８に示したメモリ装置の動作を示すタイミング図である。 図８に示したメモリ装置の動作を示すタイミング図である。 図８に示したメモリ装置の動作を示すタイミング図である。 一般的なＤＬＬを含むメモリ装置を示すブロック図である。 図１５に示した位相検出器４を示す詳細なブロック図である。 図１６に示した位相検出器４の動作を示すタイミング図である。 図１６に示した位相検出器４の動作を示すタイミング図である。 図１６に示した位相検出器４の動作を示すタイミング図である。 図１６に示した位相検出器４の動作を示すタイミング図である。 図１５に示した遅延ライン８を示す詳細なブロック図である。 図１５に示したメモリ装置の同期状態を示すタイミング図である。 図１５に示したメモリ装置の同期状態を示すタイミング図である。
符号の説明
２４，１２２ クロック入力バッファ
２６，１２４ ＤＬＬ
２８，１２６ クロック出力バッファ
３０，１２８ 出力制御部
３２ 位相検出器
１３０ 位相検出器（第１の位相検出器）
３４，１３２ 遅延ライン
３６，１３４ 遅延ライン制御器
３８，１３６ 複製遅延モデル
４０，１４４ 設定部
４２，１４６ 遅延調節部
４４，１４８ 遅延部
５６ 単位シフト部
１３８ 複製遅延モデル制御部（複製遅延モデル制御器）
１４０ 選択位相検出器（第２の位相検出器）
１４２ 制御信号発生部（制御信号発生器）
１５０ イネーブル部
１５２ 制御部
１５４ 発生部

Claims (18)

  1. 外部から入力された外部クロックをバッファリングして内部クロックを発生するクロック入力バッファと、
    前記外部クロックとＤＱＳの位相を同期させるため前記内部クロックを遅延するＤＬＬと、
    前記ＤＬＬから出力された出力クロックをバッファリングするクロック出力バッファと、
    前記クロック出力バッファから出力されたクロックを利用して前記ＤＱＳを発生する出力制御部とを含み、
    前記ＤＬＬは、
    前記内部クロックの位相を遅延する遅延ラインと、
    前記クロック入力バッファから出力された内部クロックと内部回路を介しフィードバックされたフィードバッククロックの位相を比較する位相検出器と、
    前記位相検出器から出力された位相検出信号を利用して前記内部クロックを遅延させる遅延率を調節する遅延ライン制御器と、
    前記クロック入力バッファの遅延要素および前記遅延ラインから出力された前記出力クロックがチップの外部に出力されるまでの遅延要素をモデリングし、テストモード時に外部から入力される第１の制御信号（制御信号ＴＭＳＲＰＺ）及び第２の制御信号（制御信号ＴＭＲＰＺ）に応じて発生された多数の遅延設定データに基づいて遅延率が調整される複製遅延モデルとを含み、
    前記複製遅延モデルは、
    前記第１の制御信号（制御信号ＴＭＳＲＰＺ）及び前記第２の制御信号（制御信号ＴＭＲＰＺ）に応じて前記多数の遅延設定データを発生する設定部を含み、
    前記設定部は、リング構造を有する多数の単位シフト部を含み、前記多数の単位シフト部は、前記第１の制御信号（制御信号ＴＭＳＲＰＺ）を順次反転するインバータから出力された第３の制御信号（信号ＴＭＳＲＰＺＤ）に応じて制御され、前記多数の遅延設定データを出力することを特徴とするＤＬＬを含むメモリ装置。
  2. 前記複製遅延モデルは、
    多数の遅延経路と、
    前記多数の遅延設定データにより前記多数の遅延経路の中から選択された１つの遅延経路に従い、前記ＤＬＬから出力された出力クロックを遅延する遅延調節部と、
    前記遅延調節部から出力されたクロックを所定時間遅延する遅延部とを含むことを特徴とする請求項１に記載のＤＬＬを含むメモリ装置。
  3. 前記単位シフト部は、
    前記第２の制御信号（制御信号ＴＭＲＰＺ）を順次反転するインバータから出力された第４の制御信号（信号ＴＭＲＰ）及び第５の制御信号（信号ＴＭＲＰＺＤ）により制御され、入力端子に入力された信号を選択的に伝送する第１の伝送手段と、
    前記第１の伝送手段により伝送された信号をラッチする第１のラッチ手段と、
    前記第４の制御信号（信号ＴＭＲＰ）及び第５の制御信号（信号ＴＭＲＰＺＤ）により制御され、前記ラッチ手段にラッチされた信号を選択的に伝送する第２の伝送手段と、
    前記第２の伝送手段により伝送された信号をラッチする第２のラッチ手段とを含むことを特徴とする請求項１に記載のＤＬＬを含むメモリ装置。
  4. 前記第２のラッチ手段は、前記第３の制御信号（信号ＴＭＳＲＰＺＤ）により初期化されることを特徴とする請求項３に記載のＤＬＬを含むメモリ装置。
  5. 遅延調節部は、前記多数の遅延設定データに従い前記多数の遅延経路の中から１つの遅延経路を選択する多数の選択手段をさらに含むことを特徴とする請求項２に記載のＤＬＬを含むメモリ装置。
  6. 前記多数の選択手段は、前記遅延設定データに一対一で対応して制御される多数の伝送手段で構成されることを特徴とする請求項５に記載のＤＬＬを含むメモリ装置。
  7. 外部から入力された外部クロックをバッファリングして内部クロックを発生するクロック入力バッファと、
    前記外部クロックとＤＱＳの位相を同期させるため前記内部クロックを遅延するＤＬＬと、
    前記ＤＬＬから出力された出力クロックをバッファリングするクロック出力バッファと、
    前記クロック出力バッファから出力されたクロックを利用して前記ＤＱＳを発生する出力制御部とを含み、
    前記ＤＬＬは、
    前記内部クロックの位相を遅延する遅延ラインと、
    前記クロック入力バッファから出力された内部クロックと内部回路を介しフィードバックされたフィードバッククロックの位相を比較する第１の位相検出器と、
    前記第１の位相検出器から出力された位相検出信号を利用して前記内部クロックを遅延させる遅延率を調節する遅延ライン制御器と、
    前記外部クロックと前記ＤＱＳの位相を比較する複製遅延モデル制御器と、
    前記クロック入力バッファの遅延要素および前記遅延ラインから出力された前記出力クロックがチップの外部に出力されるまでの遅延要素をモデリングし、テストモード時に外部から入力された第６の制御信号（同期状態信号ＬＯＣＫ）により前記複製遅延モデル制御器から出力された第７の制御信号（制御信号ＴＭＲＰＺ）に応じ遅延率が調節される複製遅延モデルとを含むことを特徴とするＤＬＬを含むメモリ装置。
  8. 前記複製遅延モデルは、
    多数の遅延経路と、
    前記第６の制御信号（同期状態信号ＬＯＣＫ）及び第７の制御信号（制御信号ＴＭＲＰＺ）により前記多数の遅延経路の中から選択された遅延経路に従い、前記ＤＬＬから出力された出力クロックを遅延する遅延調節部と、
    前記遅延調節部から出力されたクロックを所定時間遅延する遅延部とを含むことを特徴とする請求項７に記載のＤＬＬを含むメモリ装置。
  9. 前記遅延調節部は、前記第６の制御信号（同期状態信号ＬＯＣＫ）及び前記第７の制御信号（制御信号ＴＭＲＰＺ）に応じ多数の遅延設定データを発生する設定部をさらに含むことを特徴とする請求項８に記載のＤＬＬを含むメモリ装置。
  10. 前記設定部はリング構造を有し、前記第６の制御信号（同期状態信号ＬＯＣＫ）を順次反転するインバータから出力された第８の制御信号（制御信号ＴＭＲＰＺＤ）に応じて制御され、前記多数の遅延設定データを出力する多数の単位シフト部を含むことを特徴とする請求項９に記載のＤＬＬを含むメモリ装置。
  11. 前記単位シフト部は、
    前記第７の制御信号（制御信号ＴＭＲＰＺ）を順次反転するインバータから出力された第９の制御信号（信号ＴＭＲＰ）及び第１０の制御信号（信号ＴＭＲＰＺＤ）により制御され、入力端子に入力された信号を選択的に伝送する第１の伝送手段と、
    前記第１の伝送手段により伝送された信号をラッチする第１のラッチ手段と、
    前記第９の制御信号（信号ＴＭＲＰ）及び第１０の制御信号（信号ＴＭＲＰＺＤ）により制御され、前記ラッチ手段にラッチされた信号を選択的に伝送する第２の伝送手段と、
    前記第２の伝送手段により伝送された信号をラッチする第２のラッチ手段とを含むことを特徴とする請求項１０に記載のＤＬＬを含むメモリ装置。
  12. 前記設定部は、前記第６の制御信号（同期状態信号ＬＯＣＫ）がローレベルになると、前記多数の遅延設定データを初期化し初期値を出力することを特徴とする請求項１０に記載のＤＬＬを含むメモリ装置。
  13. 前記遅延調節部は、前記多数の遅延設定データに従い前記多数の遅延経路の中から１つの遅延経路を選択する多数の選択手段をさらに含むことを特徴とする請求項９に記載のＤＬＬを含むメモリ装置。
  14. 前記多数の選択手段は、前記遅延設定データに一対一で対応して制御される多数の伝送手段で構成されることを特徴とする請求項１３に記載のＤＬＬを含むメモリ装置。
  15. 前記複製遅延モデル制御器は、
    前記外部クロックと前記ＤＱＳの位相を比較する第２の位相検出器と、
    前記第２の位相検出器から出力された信号に応じ、前記外部クロックに同期するクロックを発生する制御信号発生器とを含むことを特徴とする請求項９に記載のＤＬＬを含むメモリ装置。
  16. 前記第２の位相検出器は、オートリフレッシュ命令またはリード命令によりイネーブルされることを特徴とする請求項１５に記載のＤＬＬを含むメモリ装置。
  17. 前記制御信号発生器は、前記遅延設定データが最大値を有する場合に初期化されることを特徴とする請求項１５に記載のＤＬＬを含むメモリ装置。
  18. 前記出力制御部は、オートリフレッシュ命令によりイネーブルされることを特徴とする請求項７に記載のＤＬＬを含むメモリ装置。
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Families Citing this family (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100532973B1 (ko) * 2004-04-30 2005-12-01 주식회사 하이닉스반도체 메모리 장치의 데이타 출력 드라이버 제어 장치
JP4923395B2 (ja) * 2004-08-30 2012-04-25 富士通株式会社 半導体回路、半導体回路特性監視方法、半導体回路試験方法、半導体回路試験装置及び半導体回路試験プログラム
KR100678463B1 (ko) 2004-12-24 2007-02-02 삼성전자주식회사 데이터 출력 회로, 데이터 출력 방법, 및 반도체 메모리장치
US7576580B2 (en) * 2005-04-27 2009-08-18 University Of Connecticut Energy efficient clock deskew systems and methods
KR100615700B1 (ko) * 2005-08-23 2006-08-28 삼성전자주식회사 메모리 제어장치 및 그의 메모리 제어방법
KR100834400B1 (ko) 2005-09-28 2008-06-04 주식회사 하이닉스반도체 Ｄｒａｍ의 동작 주파수를 높이기 위한 지연고정루프 및 그의 출력드라이버
US7449930B2 (en) * 2005-09-29 2008-11-11 Hynix Semiconductor Inc. Delay locked loop circuit
KR100776736B1 (ko) * 2005-12-28 2007-11-19 주식회사 하이닉스반도체 클럭 동기 장치
KR100728905B1 (ko) * 2006-02-13 2007-06-15 주식회사 하이닉스반도체 반도체 메모리의 가변 지연장치 및 그 제어방법
KR100779381B1 (ko) * 2006-05-15 2007-11-23 주식회사 하이닉스반도체 감소된 면적을 가지는 ｄｌｌ과 이를 포함하는 반도체메모리 장치 및 그 락킹 동작 방법
JP4499065B2 (ja) * 2006-05-24 2010-07-07 株式会社日立製作所 情報再生装置及び情報再生方法
KR100832021B1 (ko) 2006-06-29 2008-05-26 주식회사 하이닉스반도체 반도체 메모리 소자 및 그 구동방법
KR100891326B1 (ko) 2006-07-31 2009-03-31 삼성전자주식회사 반도체 메모리 장치의 내부 클럭 신호를 데이터 스트로브신호로서 이용하는 반도체 메모리 장치의 테스트 방법 및테스트 시스템
KR100815187B1 (ko) * 2006-08-31 2008-03-19 주식회사 하이닉스반도체 반도체 메모리 장치
TWI302318B (en) 2006-09-06 2008-10-21 Nanya Technology Corp Memory control circuit and method
KR100832007B1 (ko) * 2006-10-31 2008-05-26 주식회사 하이닉스반도체 반도체 메모리 소자와 그의 구동 방법
KR100834401B1 (ko) 2007-01-08 2008-06-04 주식회사 하이닉스반도체 반도체 메모리 소자와 그의 구동 방법
KR100813554B1 (ko) * 2007-01-10 2008-03-17 주식회사 하이닉스반도체 데이터 출력 스트로브 신호 생성 회로 및 이를 포함하는반도체 메모리 장치
KR100834397B1 (ko) * 2007-01-10 2008-06-04 주식회사 하이닉스반도체 내부클럭을 테스트할 수 있는 반도체 메모리 장치
TWI328177B (en) * 2007-01-30 2010-08-01 Ind Tech Res Inst Method of evolutionary optimization algorithm for structure design
KR101308047B1 (ko) * 2007-02-08 2013-09-12 삼성전자주식회사 메모리 시스템, 이 시스템을 위한 메모리, 및 이 메모리를위한 명령 디코딩 방법
KR100868015B1 (ko) * 2007-02-12 2008-11-11 주식회사 하이닉스반도체 지연 장치, 이를 이용한 지연 고정 루프 회로 및 반도체메모리 장치
KR100910853B1 (ko) 2007-03-29 2009-08-06 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동방법
KR100903371B1 (ko) * 2007-11-02 2009-06-23 주식회사 하이닉스반도체 듀티 싸이클 검출 회로와 검출 방법
US7816961B2 (en) * 2008-02-08 2010-10-19 Qimonda North America System and method for signal adjustment
KR100929654B1 (ko) * 2008-04-15 2009-12-03 주식회사 하이닉스반도체 레지스터 제어형 지연고정루프회로
KR100917630B1 (ko) * 2008-04-30 2009-09-17 주식회사 하이닉스반도체 지연 고정 루프 회로
KR100948067B1 (ko) * 2008-07-10 2010-03-16 주식회사 하이닉스반도체 반도체 소자
KR20100044625A (ko) * 2008-10-22 2010-04-30 삼성전자주식회사 주기적으로 활성화되는 복제 경로를 구비하는 지연 동기 루프를 구비하는 반도체 장치
KR100974217B1 (ko) * 2008-11-11 2010-08-06 주식회사 하이닉스반도체 온도 감지 장치 및 이를 포함하는 ｄｌｌ 회로
KR101022669B1 (ko) * 2008-12-02 2011-03-22 주식회사 하이닉스반도체 지연고정루프회로
TWI401693B (zh) * 2009-01-05 2013-07-11 Nanya Technology Corp 電壓提供電路、以及使用此電壓提供電路的訊號延遲系統
JP5687412B2 (ja) * 2009-01-16 2015-03-18 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置及びそのリード待ち時間調整方法、メモリシステム、並びに半導体装置
KR101605463B1 (ko) * 2009-03-04 2016-03-22 삼성전자 주식회사 피브이티 변동에 둔감한 딜레이 라인을 갖는 지연 고정 루프회로
KR101115474B1 (ko) * 2009-03-30 2012-02-27 주식회사 하이닉스반도체 지연회로
CN101930790A (zh) * 2009-06-26 2010-12-29 扬智科技股份有限公司 数据存取系统与其适应性频率信号控制器
US9160349B2 (en) 2009-08-27 2015-10-13 Micron Technology, Inc. Die location compensation
US8862973B2 (en) * 2009-12-09 2014-10-14 Intel Corporation Method and system for error management in a memory device
KR101040245B1 (ko) * 2010-02-24 2011-06-09 주식회사 하이닉스반도체 반도체 장치
KR101046274B1 (ko) * 2010-03-29 2011-07-04 주식회사 하이닉스반도체 클럭지연회로
KR20120044061A (ko) * 2010-10-27 2012-05-07 에스케이하이닉스 주식회사 지연고정루프 및 이를 포함하는 집적회로
CN102075167B (zh) * 2010-11-22 2014-03-12 西安电子科技大学 时钟调整电路和时钟电路的调整方法
CN103065677A (zh) * 2012-12-14 2013-04-24 东南大学 基于延迟单元的自校准系统
KR20140082174A (ko) * 2012-12-24 2014-07-02 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이를 이용한 동작 방법
KR102006243B1 (ko) * 2012-12-24 2019-08-01 에스케이하이닉스 주식회사 반도체 장치의 데이터 라이트 회로
JP2014230029A (ja) * 2013-05-21 2014-12-08 日本電波工業株式会社 発振装置
US9111607B2 (en) * 2013-05-31 2015-08-18 Freescale Semiconductor, Inc. Multiple data rate memory with read timing information
US9658642B2 (en) * 2013-07-01 2017-05-23 Intel Corporation Timing control for unmatched signal receiver
US9203387B2 (en) * 2014-02-24 2015-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Delay line circuit with variable delay line unit
US9111599B1 (en) * 2014-06-10 2015-08-18 Nanya Technology Corporation Memory device
KR20160029391A (ko) * 2014-09-05 2016-03-15 에스케이하이닉스 주식회사 반도체 장치의 출력 타이밍 제어 회로 및 방법
CN105913873B (zh) * 2016-04-08 2020-01-24 上海电机学院 一种用于超高速非易失性存储器的精准读时序控制电路
US10069496B1 (en) 2017-05-02 2018-09-04 Nxp Usa, Inc. Circuit for compensating for both on and off-chip variations
US10026462B1 (en) * 2017-05-16 2018-07-17 Micron Technology, Inc. Apparatuses and methods for providing constant DQS-DQ delay in a memory device
KR102469133B1 (ko) * 2018-03-07 2022-11-22 에스케이하이닉스 주식회사 지연 회로
US10361690B1 (en) * 2018-06-14 2019-07-23 Sandisk Technologies Llc Duty cycle and skew correction for output signals generated in source synchronous systems
KR102639707B1 (ko) * 2018-07-31 2024-02-26 에스케이하이닉스 주식회사 메모리 장치
CN111541446B (zh) * 2020-05-18 2024-03-22 上海兆芯集成电路股份有限公司 时钟同步电路
KR20230119506A (ko) 2022-02-07 2023-08-16 삼성전자주식회사 파인 지연 모사 회로를 포함하는 지연 고정 루프 및 이를 포함하는 메모리 장치

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100244456B1 (ko) * 1997-03-22 2000-02-01 김영환 데이터 출력 버퍼를 위한 클럭 조절 장치
JP2000067577A (ja) * 1998-06-10 2000-03-03 Mitsubishi Electric Corp 同期型半導体記憶装置
US6043694A (en) 1998-06-24 2000-03-28 Siemens Aktiengesellschaft Lock arrangement for a calibrated DLL in DDR SDRAM applications
JP2000163961A (ja) * 1998-11-26 2000-06-16 Mitsubishi Electric Corp 同期型半導体集積回路装置
JP2000183172A (ja) * 1998-12-16 2000-06-30 Oki Micro Design Co Ltd 半導体装置
US6704881B1 (en) * 2000-08-31 2004-03-09 Micron Technology, Inc. Method and apparatus for providing symmetrical output data for a double data rate DRAM
KR100513806B1 (ko) * 2000-12-30 2005-09-13 주식회사 하이닉스반도체 반도체 장치
JP2002324398A (ja) * 2001-04-25 2002-11-08 Mitsubishi Electric Corp 半導体記憶装置、メモリシステムおよびメモリモジュール
KR100399941B1 (ko) 2001-06-30 2003-09-29 주식회사 하이닉스반도체 디디알 에스디램의 레지스터 제어 지연고정루프
US6556489B2 (en) * 2001-08-06 2003-04-29 Micron Technology, Inc. Method and apparatus for determining digital delay line entry point
US6759911B2 (en) * 2001-11-19 2004-07-06 Mcron Technology, Inc. Delay-locked loop circuit and method using a ring oscillator and counter-based delay
JP2003297083A (ja) 2002-03-29 2003-10-17 Mitsubishi Electric Corp 半導体記憶装置
KR20040008594A (ko) * 2002-07-19 2004-01-31 주식회사 하이닉스반도체 지연고정루프
JP2004103061A (ja) 2002-09-05 2004-04-02 Renesas Technology Corp 半導体記憶装置
KR100482736B1 (ko) * 2002-09-12 2005-04-14 주식회사 하이닉스반도체 지연고정루프의 지연 모델 및 그의 튜닝 방법
KR100518547B1 (ko) * 2002-12-28 2005-10-04 삼성전자주식회사 출력 드라이버의 구동력 변화에 따른 내부클락신호의지연을 보상할 수 있는 반도체 메모리 장치의 지연동기루프

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