KR100832021B1 - 반도체 메모리 소자 및 그 구동방법 - Google Patents
반도체 메모리 소자 및 그 구동방법 Download PDFInfo
- Publication number
- KR100832021B1 KR100832021B1 KR1020060059735A KR20060059735A KR100832021B1 KR 100832021 B1 KR100832021 B1 KR 100832021B1 KR 1020060059735 A KR1020060059735 A KR 1020060059735A KR 20060059735 A KR20060059735 A KR 20060059735A KR 100832021 B1 KR100832021 B1 KR 100832021B1
- Authority
- KR
- South Korea
- Prior art keywords
- output
- data
- parameter
- response
- delay
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1069—I/O lines read out arrangements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/22—Control and timing of internal memory operations
- G11C2207/2254—Calibration
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
Description
Claims (10)
- 지연고정루프 클럭을 지연시키기 위한 가변 지연 수단;상기 가변 지연 수단에서 지연 제어된 지연고정루프 클럭에 응답하여 데이터를 출력하기 위한 출력 구동 수단; 및칩셋으로부터 전달된 출력 AC 파라미터 측정값에 응답하여 상기 가변 지연 수단의 지연시간을 제어하기 위한 캘리브레이션 제어 수단을 구비하는 반도체 메모리 소자.
- 지연고정루프 클럭을 지연시키기 위한 가변 지연 수단;상기 가변 지연 수단에서 지연 제어된 지연고정루프 클럭에 응답하여 데이터를 출력하기 위한 출력 구동 수단;캘리브레이션 커맨드를 받아 생성된 캘리브레이션 테스트 모드 신호에 응답하여 칩셋으로 전달되는 데이터 및 데이터 스트로브 신호를 피드백 입력하기 위한 피드백 입력 수단; 및상기 피드백 입력 수단으로부터 출력된 상기 데이터 및 상기 데이터 스트로브 신호를 입력받아 출력 AC 파라미터를 측정하고, 그 측정값에 응답하여 상기 가변 지연 수단의 지연시간을 제어하기 위한 타이밍 측정 수단을 구비하는 반도체 메모리 소자.
- 지연고정루프 클럭을 지연시키기 위한 가변 지연 수단;상기 가변 지연 수단에서 지연 제어된 지연고정루프 클럭에 응답하여 데이터를 출력하기 위한 출력 구동 수단;칩셋으로 전달되는 데이터 및 데이터 스트로브 신호를 모니터링하기 위한 실시간 모니터링 수단; 및상기 실시간 모니터링 수단으로부터 출력된 상기 데이터 및 상기 데이터 스트로브 신호를 입력받아 출력 AC 파라미터를 측정하고, 그 측정값에 응답하여 상기 가변 지연 수단의 지연시간을 제어하기 위한 타이밍 측정 수단을 구비하는 반도체 메모리 소자.
- 제1항 내지 제3항 중 어느 한 항에 있어서,상기 출력 구동 수단은,출력 데이터 신호를 전치 구동하기 위한 전치 드라이버와,상기 전치 드라이버의 출력신호에 응답하여 데이터 출력단을 구동하기 위한 메인 드라이버를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
- 제2항 또는 제3항에 있어서,상기 출력 AC 파라미터는 상기 데이터 스트로브 신호와 클럭의 스큐를 나타내는 파라미터(tDQSCK), 상기 데이터 스트로브 신호와 상기 데이터의 스큐를 나타내는 파라미터(tDQSQ) 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
- 캘리브레이션 커맨드에 응답하여 데이터 스트로브 신호와 데이터를 칩셋으로 전송하는 단계;상기 데이터 스트로브 신호와 상기 데이터를 이용하여 상기 칩셋에서 측정된 출력 AC 파라미터 측정값을 수신하는 단계;상기 출력 AC 파라미터 측정값에 응답하여 지연고정루프 클럭에 대한 지연값을 설정하는 단계;상기 지연고정루프 클럭을 상기 지연값만큼 지연시키는 단계; 및지연된 상기 지연고정루프 클럭에 응답하여 출력 AC 파라미터가 제어된 데이터 스트로브 신호 및 데이터를 출력하는 단계를 포함하는 반도체 메모리 소자의 구동방법.
- 제6항에 있어서,상기 출력 AC 파라미터가 제어된 데이터 스트로브 신호 및 데이터를 출력하는 단계 수행 후,상기 출력 AC 파라미터가 제어된 데이터 스트로브 신호 및 데이터를 근간으로 상기 칩셋에서 재측정된 출력 AC 파라미터가 스펙에 부합됨에 따라 캘리브레이션 과정을 종료하는 것을 특징으로 하는 반도체 메모리 소자의 구동방법.
- 제6항에 있어서,상기 출력 AC 파라미터가 제어된 데이터 스트로브 신호 및 데이터를 출력하는 단계 수행 후,상기 출력 AC 파라미터가 제어된 데이터 스트로브 신호 및 데이터를 근간으로 상기 칩셋에서 재측정된 출력 AC 파라미터가 스펙에 부합되지 않음에 따라 상기 칩셋에서 측정된 출력 AC 파라미터 측정값을 수신하는 단계로 복귀하는 것을 특징으로 하는 반도체 메모리 소자의 구동방법.
- 캘리브레이션 커맨드를 받아 캘리브레이션 테스트 모드 신호를 생성하는 단계;상기 캘리브레이션 테스트 모드 신호에 응답하여 칩셋으로 전송되는 데이터 스트로브 신호와 데이터를 피드백 입력하는 단계;피드백 입력된 상기 데이터 스트로브 신호와 상기 데이터를 이용하여 출력 AC 파라미터를 측정하는 단계;출력 AC 파라미터 측정값에 응답하여 지연고정루프 클럭에 대한 지연값을 설정하는 단계;상기 지연고정루프 클럭을 상기 지연값만큼 지연시키는 단계; 및지연된 상기 지연고정루프 클럭에 응답하여 출력 AC 파라미터가 제어된 데이터 스트로브 신호 및 데이터를 출력하는 단계를 포함하는 반도체 메모리 소자의 구동방법.
- 칩셋으로 전송되는 데이터 스트로브 신호와 데이터를 실시간 모니터링 하는 단계;상기 데이터 스트로브 신호와 상기 데이터를 이용하여 출력 AC 파라미터를 측정하는 단계;출력 AC 파라미터 측정값에 응답하여 지연고정루프 클럭에 대한 지연값을 설정하는 단계;상기 지연고정루프 클럭을 상기 지연값만큼 지연시키는 단계;지연된 상기 지연고정루프 클럭에 응답하여 출력 AC 파라미터가 제어된 데이터 스트로브 신호 및 데이터를 출력하는 단계를 포함하는 반도체 메모리 소자의 구동방법.
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020060059735A KR100832021B1 (ko) | 2006-06-29 | 2006-06-29 | 반도체 메모리 소자 및 그 구동방법 |
US11/647,402 US7489586B2 (en) | 2006-06-29 | 2006-12-29 | Semiconductor memory device and driving method thereof |
US12/354,158 US7746723B2 (en) | 2006-06-29 | 2009-01-15 | Semiconductor memory device and driving method thereof |
US13/538,130 USRE44632E1 (en) | 2006-06-29 | 2012-06-29 | Semiconductor memory device and driving method thereof |
US14/100,793 USRE48341E1 (en) | 2006-06-29 | 2013-12-09 | Semiconductor memory device and driving method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020060059735A KR100832021B1 (ko) | 2006-06-29 | 2006-06-29 | 반도체 메모리 소자 및 그 구동방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20080001339A KR20080001339A (ko) | 2008-01-03 |
KR100832021B1 true KR100832021B1 (ko) | 2008-05-26 |
Family
ID=38876482
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020060059735A KR100832021B1 (ko) | 2006-06-29 | 2006-06-29 | 반도체 메모리 소자 및 그 구동방법 |
Country Status (2)
Country | Link |
---|---|
US (4) | US7489586B2 (ko) |
KR (1) | KR100832021B1 (ko) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100832021B1 (ko) * | 2006-06-29 | 2008-05-26 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 및 그 구동방법 |
KR100862233B1 (ko) * | 2007-01-04 | 2008-10-09 | 한국과학기술원 | 지연 시간을 가변할 수 있는 탭 지연선을 구비하는 프리엠퍼시스 출력 회로 |
US8379459B2 (en) | 2010-07-21 | 2013-02-19 | International Business Machines Corporation | Memory system with delay locked loop (DLL) bypass control |
KR20130125036A (ko) * | 2012-05-08 | 2013-11-18 | 삼성전자주식회사 | 시스템 온 칩, 이의 동작 방법, 및 이를 포함하는 시스템 |
US9304530B1 (en) | 2012-08-28 | 2016-04-05 | Rambus Inc. | Skew-tolerant strobe-to-clock domain crossing |
KR102298815B1 (ko) * | 2015-01-05 | 2021-09-06 | 삼성전자주식회사 | 반도체 장치 및 반도체 시스템 |
US10048357B2 (en) | 2015-06-15 | 2018-08-14 | Microsoft Technology Licensing, Llc | Time-of-flight (TOF) system calibration |
US9640278B1 (en) | 2015-12-10 | 2017-05-02 | Integrated Device Technology, Inc. | Testability/manufacturing method to adjust output skew timing |
KR102472123B1 (ko) * | 2016-03-16 | 2022-11-30 | 에스케이하이닉스 주식회사 | 반도체 시스템 및 그의 동작 방법 |
US10115480B1 (en) * | 2017-07-03 | 2018-10-30 | Qualcomm Incorporated | Double data rate synchronous dynamic random access memory (“DDR SDRAM”) data strobe signal calibration |
KR102273191B1 (ko) | 2017-09-08 | 2021-07-06 | 삼성전자주식회사 | 스토리지 장치 및 그것의 데이터 트레이닝 방법 |
KR102493268B1 (ko) * | 2021-03-11 | 2023-01-27 | 연세대학교 산학협력단 | 고대역 메모리를 위한 스큐 보상 장치 및 방법 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20050020359A (ko) * | 2003-08-22 | 2005-03-04 | 삼성전자주식회사 | 센터링 에러를 일으키는 클럭 스큐를 자체적으로 보상하는메모리 장치 및 그 클럭 스큐 보상 방법 |
KR20050048755A (ko) * | 2003-11-20 | 2005-05-25 | 주식회사 하이닉스반도체 | 지연 동기 루프 |
KR20050109813A (ko) * | 2004-05-17 | 2005-11-22 | 주식회사 하이닉스반도체 | 지연 고정 루프를 포함하는 메모리 장치 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6108793A (en) * | 1997-07-18 | 2000-08-22 | Fujitsu Limited | Semiconductor device having timing-stabilization circuit and method of testing such semiconductor device |
US6489819B1 (en) * | 1998-10-27 | 2002-12-03 | Mitsubishi Denki Kabushiki Kaisha | Clock synchronous semiconductor memory device allowing testing by low speed tester |
US6646953B1 (en) * | 2000-07-06 | 2003-11-11 | Rambus Inc. | Single-clock, strobeless signaling system |
US6519188B2 (en) * | 2000-12-18 | 2003-02-11 | Hynix Semiconductor Inc. | Circuit and method for controlling buffers in semiconductor memory device |
KR100513806B1 (ko) * | 2000-12-30 | 2005-09-13 | 주식회사 하이닉스반도체 | 반도체 장치 |
US6889336B2 (en) * | 2001-01-05 | 2005-05-03 | Micron Technology, Inc. | Apparatus for improving output skew for synchronous integrate circuits has delay circuit for generating unique clock signal by applying programmable delay to delayed clock signal |
DE10320792B3 (de) * | 2003-04-30 | 2004-10-07 | Infineon Technologies Ag | Vorrichtung zur Synchronisation von Taktsignalen |
KR100543923B1 (ko) * | 2003-08-21 | 2006-01-23 | 주식회사 하이닉스반도체 | 반도체 소자에서의 위상 지연 보상 장치 및 방법 |
US7171321B2 (en) * | 2004-08-20 | 2007-01-30 | Rambus Inc. | Individual data line strobe-offset control in memory systems |
US7130226B2 (en) * | 2005-02-09 | 2006-10-31 | Micron Technology, Inc. | Clock generating circuit with multiple modes of operation |
US8121237B2 (en) * | 2006-03-16 | 2012-02-21 | Rambus Inc. | Signaling system with adaptive timing calibration |
KR100832021B1 (ko) * | 2006-06-29 | 2008-05-26 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 및 그 구동방법 |
JP2010122842A (ja) * | 2008-11-19 | 2010-06-03 | Nec Electronics Corp | 遅延調整装置、半導体装置及び遅延調整方法 |
-
2006
- 2006-06-29 KR KR1020060059735A patent/KR100832021B1/ko active IP Right Grant
- 2006-12-29 US US11/647,402 patent/US7489586B2/en active Active
-
2009
- 2009-01-15 US US12/354,158 patent/US7746723B2/en not_active Ceased
-
2012
- 2012-06-29 US US13/538,130 patent/USRE44632E1/en active Active
-
2013
- 2013-12-09 US US14/100,793 patent/USRE48341E1/en active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20050020359A (ko) * | 2003-08-22 | 2005-03-04 | 삼성전자주식회사 | 센터링 에러를 일으키는 클럭 스큐를 자체적으로 보상하는메모리 장치 및 그 클럭 스큐 보상 방법 |
KR20050048755A (ko) * | 2003-11-20 | 2005-05-25 | 주식회사 하이닉스반도체 | 지연 동기 루프 |
KR20050109813A (ko) * | 2004-05-17 | 2005-11-22 | 주식회사 하이닉스반도체 | 지연 고정 루프를 포함하는 메모리 장치 |
Also Published As
Publication number | Publication date |
---|---|
US7489586B2 (en) | 2009-02-10 |
US20140098621A1 (en) | 2014-04-10 |
USRE44632E1 (en) | 2013-12-10 |
USRE48341E1 (en) | 2020-12-01 |
US20090122623A1 (en) | 2009-05-14 |
US7746723B2 (en) | 2010-06-29 |
US20080002514A1 (en) | 2008-01-03 |
KR20080001339A (ko) | 2008-01-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100832021B1 (ko) | 반도체 메모리 소자 및 그 구동방법 | |
US6940768B2 (en) | Programmable data strobe offset with DLL for double data rate (DDR) RAM memory | |
US8976620B2 (en) | Apparatus and method to adjust clock duty cycle of memory | |
US10332575B2 (en) | Signal training for prevention of metastability due to clocking indeterminacy | |
CN111279416B (zh) | 用于存储器装置的内部写入调整 | |
KR20100068670A (ko) | 채널 스큐 보상 기능을 갖는 인터페이스 회로, 이를 구비한통신 시스템 및 채널 스큐 보상 방법 | |
JP6434161B2 (ja) | ソースシンクロナスインターフェースから受信する制御デバイスのキャリブレーション | |
US10482946B2 (en) | Management of strobe/clock phase tolerances during extended write preambles | |
US8436641B2 (en) | Circuit and method for generating on-die termination signal and semiconductor apparatus using the same | |
CN108009372B (zh) | 一种ddr内存虚拟写电平校准响应的方法 | |
US10892032B1 (en) | Write and read common leveling for 4-bit wide DRAMS | |
JP2007134029A (ja) | 半導体メモリのクロック回路 | |
KR100624261B1 (ko) | 디디알 에스디램의 데이터 입력 장치 및 방법 | |
US6452849B1 (en) | Semiconductor device with test mode for performing efficient calibration of measuring apparatus | |
US8300496B2 (en) | Semiconductor memory apparatus and test method thereof | |
KR102424896B1 (ko) | 데이터 트레이닝 장치 및 이를 포함하는 반도체 장치 | |
KR100735920B1 (ko) | 디바이스 테스트 장치 및 방법과, 그 인터페이스 장치 | |
TWI401695B (zh) | 訊號調整系統與訊號調整方法 | |
KR20110130883A (ko) | 라이트 레벨라이제이션 스킴을 포함하는 메모리 장치 | |
KR101034036B1 (ko) | 반도체 메모리 테스트 보드, 이를 포함하는 반도체 메모리 테스트 시스템 및 반도체 메모리 테스트 방법 | |
KR102006239B1 (ko) | 데이터 출력 회로 | |
CN113257302B (zh) | 用于存储装置的写入均衡 | |
KR20090100540A (ko) | 데이터 스트로브 신호의 프리앰블을 조절하는 반도체메모리 장치 | |
JP5708258B2 (ja) | 受信回路、システム装置、及びタイミング調整方法 | |
KR20090003647A (ko) | 테스트 시간을 줄일 수 있는 반도체 메모리 장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E90F | Notification of reason for final refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20130513 Year of fee payment: 6 |
|
FPAY | Annual fee payment |
Payment date: 20140418 Year of fee payment: 7 |
|
FPAY | Annual fee payment | ||
FPAY | Annual fee payment |
Payment date: 20160419 Year of fee payment: 9 |
|
FPAY | Annual fee payment |
Payment date: 20170420 Year of fee payment: 10 |
|
FPAY | Annual fee payment |
Payment date: 20180417 Year of fee payment: 11 |
|
FPAY | Annual fee payment |
Payment date: 20190417 Year of fee payment: 12 |