KR100862233B1 - 지연 시간을 가변할 수 있는 탭 지연선을 구비하는 프리엠퍼시스 출력 회로 - Google Patents

Abstract

프리엠퍼시스 출력 회로는 데이터 신호를 제공받아 증폭하고 출력 단자에서 출력하는 메인 드라이버, 상기 메인 드라이버의 출력 단자에 연결된 공유 부하, 지연선 및 상기 지연 신호들을 각각 제공받아 증폭하고, 지연 출력 신호들이 상기 메인 드라이버의 출력 단자에서 합산되도록 연결된 복수의 탭 드라이버들을 포함한다. 상기 지연선은 제어 전압에 따라 각각 지연 시간을 조절할 수 있는 복수의 직렬 연결된 지연기들을 포함하며, 상기 데이터 신호를 제공받아 상기 지연 시간만큼 상기 데이터 신호를 각각 지연한 지연 신호들을 상기 지연기들마다 각각 출력한다.

Description

지연 시간을 가변할 수 있는 탭 지연선을 구비하는 프리 엠퍼시스 출력 회로{PRE-EMPHASIS OUTPUT CIRCUIT WITH ADJUSTABLE TAPPED DELAY LINE}

도 1은 본 발명의 일 실시예에 따른 탭 지연선을 갖는 프리엠퍼시스 출력 회로를 예시한 블록도이다.

도 2는 본 발명의 일 실시예에 따른 프리엠퍼시스 출력 회로의 전압 제어 지연기를 예시한 회로도이다.

도 3은 도 2의 전압 제어 지연기의 제어 전압에 따른 지연 시간의 변화를 실측한 그래프이다.

도 4는 도 1의 프리엠퍼시스 출력 회로의 프리엠퍼시스 출력 신호를 제어 전압을 조절해가며 실측한 그래프이다.

도 5는 도 1의 프리엠퍼시스 출력 회로의 버퍼를 예시한 회로도이다.

도 6은 본 발명의 일 실시예에 따른 프리엠퍼시스 출력 방법을 예시한 순서도이다.

<도면의 주요 부분에 대한 부호의 설명>

11 : 메인 드라이버

121, 122, 123, 124 : 탭 드라이버

13 : 지연선

131, 132, 133, 134 : 전압 제어 지연기

14 : 공유 부하

151, 152, 153, 154, 155 : 버퍼

본 발명은 출력 회로에 관한 것으로, 더욱 상세하게는 프리엠퍼시스 출력 회로에 관한 것이다.

송신단에서 손실이 있는 채널을 통해 디지털 신호를 전송할 때에, 수신단에서는 전송된 신호가 채널의 주파수 특성에 따라 왜곡된 상태로 수신된다. 일반적으로, 손실이 있는 채널은 고주파영역에서 더 많은 손실을 가지기 때문에, 이러한 채널을 통해 전송되는 신호의 고주파 성분이 저주파 성분보다 더 많이 감쇄된다. 디지털 신호에서 고주파 성분은 주로 신호의 전압 레벨이 빠르게 바뀌는 부분, 즉 상승 에지나 하강 에지에 해당한다. 따라서, 손실이 있는 채널을 통과한 신호는 원래의 파형보다 찌그러진 파형을 갖게 되며 주파수 별로 전송되는 신호가 도착하는 시간이 달라질 수 있고, 그 결과 많은 지터가 발생할 수 있으며 전체적으로 타이밍 마진도 크게 줄어들 수 있다. 한편, 데이터간 간섭 현상(inter-symbol interference, ISI)도 문제된다. 채널 내의 손실로 인해 신호가 주파수 성분별로 도착하는 시간이 달라지므로 채널이 길거나 고속 통신의 경우 연속하는 데이터가 겹쳐 잘못 전달될 수 있다.

이러한 문제점들을 해결하기 위해, 주파수 대역별로 신호를 강조하거나 억제함으로써 채널을 통과하는 동안에 왜곡되는 만큼을 보상하고 최종적으로 수신단에서는 원래의 신호를 수신할 수 있도록 신호의 파형을 조절하는 기법을 등화(Equalization)이라고 하며, 등화의 대표적인 기법중의 하나가 프리엠퍼시스(pre-emphasis) 기법이다. 프리엠퍼시스 기법은 송신단에서 신호를 송신하기 전에 신호의 고주파 대역을 일정한 양만큼 미리 보강하고, 보강된 신호를 송신하는 방법이다. 위에서 설명하였듯이, 신호의 고주파 성분은 주로 에지에 나타나는데 프리엠퍼시스 기법은 에지 부분에서 신호의 크기를 채널에서 감쇄되는 만큼 늘리는 것이라고 할 수 있다.

종래의 탭 지연선(tapped delay line)을 가지는 출력 회로(output buffer)는 하나 이상의 탭을 가지는 지연선을 이용하여 신호 손실을 보상하는데, 이러한 탭들은 똑같은 지연 시간을 가진다. 그럼으로써 소정의 구간 동안에만 신호 손실이 적절하게 보상될 수 있다. 그런데, 탭들이 똑같은 지연시간을 갖도록 하기 위해서는 탭을 하나의 클럭 신호에 동기시켜야 한다. 즉, 출력 회로에 데이터 신호 외에도 클럭 신호를 별도로 공급하거나, 데이터 신호로부터 클럭 신호를 복구하여야 한다. 따라서 클럭 신호를 위한 전송 경로를 갖거나 클럭 및 데이터 복원 회로(clock and data recovery circuit)를 구비하여야 하는데, 두 경우 모두 회로의 면적이나 소비 전력을 많이 차지하는 요인이 된다.

또한, 지연 시간이 고정되어 있어 프리엠퍼시스되는 정도를 조절할 수 없기 때문에, 데이터간 간섭 현상을 효과적으로 개선할 수 없다.

본 발명의 목적은 지연 시간을 조절할 수 있는 탭 지연선을 가지는 출력 회로를 제공하는 것이다.

본 발명의 또다른 목적은 지연 시간을 조절할 수 있는 탭 지연선을 이용한 프리엠퍼시스 방법을 제공하는 것이다.

본 발명의 일 실시예에 따른 프리엠퍼시스 출력 회로는 데이터 신호를 제공받아 증폭하고 출력 단자에서 출력하는 메인 드라이버, 상기 메인 드라이버의 출력 단자에 연결된 공유 부하, 지연선 및 상기 지연 신호들을 각각 제공받아 증폭하고, 지연 출력 신호들이 상기 메인 드라이버의 출력 단자에서 합산되도록 연결된 복수의 탭 드라이버들을 포함한다. 상기 지연선은 제어 전압에 따라 각각 지연 시간을 조절할 수 있는 복수의 직렬 연결된 지연기들을 포함하며, 상기 데이터 신호를 제공받아 상기 지연 시간만큼 상기 데이터 신호를 각각 지연한 지연 신호들을 상기 지연기들마다 각각 출력한다.

실시예에 따라, 상기 메인 드라이버 및 상기 탭 드라이버들은 전류 증폭기이고, 상기 공유 부하에 상기 메인 드라이버 및 탭 드라이버들의 합산된 출력 전류가 흘러 프리엠퍼시스된 출력 신호가 생성될 수 있다.

실시예에 따라, 상기 지연기들의 출력과 상기 탭 드라이버의 입력 사이에서 신호의 레벨을 소정의 논리 규격에 맞게 조절할 수 있는 버퍼를 더 포함할 수 있다.

실시예에 따라, 상기 제어 전압은 지연기마다 독립적으로 인가될 수도 있고, 모든 지연기에 동일하게 인가될 수도 있다.

실시예에 따라, 상기 지연기는 상기 제어 전압에 의해 부하 크기가 조절되는 능동 부하를 가진 전류 모드 논리 회로일 수 있다. 이때, 상기 능동 부하는 피모스(PMOS) 트랜지스터로 구현될 수 있다.

본 발명의 다른 실시예에 따른 프리엠퍼시스 출력 방법은 데이터 신호를 증폭하여 메인 출력 신호를 생성하는 단계, 제어 전압에 따라 각각 지연 시간을 조절할 수 있는 복수의 직렬 연결된 지연기들을 이용하여, 상기 지연기들마다 상기 데이터 신호를 상기 지연 시간만큼 각각 지연한 지연 신호들을 각각 출력하는 단계, 상기 지연 신호들을 각각 증폭하여 지연 출력 신호들을 생성하는 단계 및 상기 메인 출력 신호와 상기 지연 출력 신호들을 합산하여 프리엠퍼시스 출력 신호를 생성하는 단계를 포함한다.

실시예에 따라, 상기 메인 출력 신호는 상기 데이터 신호를 전류 증폭한 것이고, 지연 출력 신호들은 상기 지연 신호들을 각각 전류 증폭한 것일 수 있다.

실시예에 따라, 상기 데이터 신호 또는 상기 지연 신호들의 레벨을 소정의 논리 규격에 맞게 조절하는 단계를 더 포함할 수 있다.

실시예에 따라, 상기 제어 전압은 지연기마다 독립적으로 인가될 수도 있고, 모든 지연기에 동일하게 인가될 수도 있다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 일 실시예에 따른 탭 지연선을 갖는 프리엠퍼시스 출력 회로를 예시한 블록도이다. 도 1을 참조하면, 프리엠퍼시스 출력 회로(10)는 메인 드라이버(11), 복수의 탭 드라이버들(121, 122, 123, 124), 지연선(13), 공유 부하(14) 및 복수의 버퍼들(151, 152, 153, 154, 155)을 포함한다. 도 1에서 모든 신 호는 차동 신호를 기준으로 예시되나, 싱글 엔디드 신호인 경우에도 그대로 적용할 수 있다.

상기 프리엠퍼시스 출력 회로(10)의 동작을 간단히 설명하면, 출력될 데이터 신호(DATA, DATAB)가 메인 드라이버(11)와 지연선(13)으로 각각 인가된다. 메인 드라이버(11)에 인가된 데이터 신호(DATA, DATAB)는 소정의 증폭율로 증폭된다. 지연선(13)은 직렬 연결된 복수의 전압 제어 지연기(131, 132, 133, 134)들을 포함하는데, 각 지연기들(131, 132, 133, 134)을 통과하면서 신호가 지연되는 시간 즉 지연 시간은 제어 전압(Vc1, Vc2, Vc3, Vc4)에 따라 결정된다. 데이터 신호(DATA, DATAB)는 각각의 지연기(131, 132, 133, 134)를 통과하면서 소정의 지연 시간만큼 지연되며, 각각의 지연기(131, 132, 133, 134)는 앞의 지연기에서 출력된 지연 신호를 입력받아 각각의 지연 시간만큼 더 지연된 지연 신호들을 출력한다. 탭 드라이버들(121, 122, 123, 124)은 상기 지연 신호들을 소정의 증폭율로 각각 증폭한다. 이때 탭 드라이버들(121, 122, 123, 124)의 증폭율은 모두 동일할 수 있다. 탭 드라이버들(121, 122, 123, 124)에서 출력된 신호들은 메인 드라이버(11)의 출력과 합산 노드(NA, NB)에서 합산되고, 공유 부하(14)에 의해 프리엠퍼시스 출력 신호(OUT, OUTB)가 생성된다.

상기 프리엠퍼시스 출력 회로(10)의 각각의 구성요소들을 상세하게 설명하면, 먼저 상기 메인 드라이버(11)는 데이터 신호(DATA, DATAB)를 소정의 출력 인터페이스 규격에 적합하게 증폭한다. 메인 드라이버(11)는 간단한 차동 전류 증폭기일 수 있다.

상기 지연선(13)은 복수의 직렬 연결된 지연기들(131, 132, 133, 134)을 포함한다. 상기 각 지연기들(131, 132, 133, 134)은 전압 제어 지연기로서 각각의 제어 전압들(Vc1, Vc2, Vc3, Vc4)을 인가받는데, 상기 제어 전압(Vc1, Vc2, Vc3, Vc4)에 따라 상기 각 지연기(131, 132, 133, 134)의 지연 시간이 각각 결정된다. 상기 제어 전압들(Vc1, Vc2, Vc3, Vc4)은 모두 동일할 수도 있고, 각각 다르게 제공될 수도 있다. 각 지연기들(131, 132, 133, 134)의 출력은 각각 탭 드라이버들(121, 122, 123, 124)로 제공된다. 지연선(13)의 전체 지연 시간은 프리엠퍼시스 출력 신호(OUT, OUTB)의 프리엠퍼시스 구간과 밀접하게 관계되어 있다. 따라서, 상기 제어 전압(Vc1, Vc2, Vc3, Vc4)을 조절함으로써 데이터 신호(DATA, DATAB)가 얼마나 프리엠퍼시스될 것인지를 조절할 수 있다.

탭 드라이버들(121, 122, 123, 124)은 각 지연기들(131, 132, 133, 134)의 출력을 인가받아 소정의 증폭율로 증폭한다. 탭 드라이버(121, 122, 123, 124)는 차동 전류 증폭기일 수 있다. 상기 탭 드라이버들(121, 122, 123, 124)은 가변 바이어스됨으로써 증폭율을 조절할 수 있다. 탭 드라이버들(121, 122, 123, 124)의 출력 전류들은 합산 노드(NA, NB)에서 상기 메인 드라이버(11)의 출력 전류와 합산된다. 탭 드라이버(121, 122, 123, 124)는 공유 부하(14)를 합산 노드(NA, NB)에서 메인 드라이버(11)와 공유하므로 각각의 출력 전류들의 합에 따라 프리엠퍼시스된 출력 신호가 전압의 형태로 합산 노드(NA, NB)에서 나타난다. 데이터 신호(DATA, DATAB)가 논리 하이인 경우에는 프리엠퍼시스 출력 신호(OUT, OUTB)는 메인 드라이버(11)의 출력에서 탭 드라이버(121, 122, 123, 124)의 출력들만큼 낮아져 상승 에 지 부분이 강조되며, 데이터 신호(DATA, DATAB)가 논리 로우인 경우에는 프리엠퍼시스 출력 신호(OUT, OUTB)는 메인 드라이버(11)의 출력에서 탭 드라이버(121, 122, 123, 124)의 출력들만큼 증가하여 하강 에지 부분이 강조된다.

상기 프리엠퍼시스 출력 회로(10)는 메인 드라이버(11)의 앞에 버퍼(151)를 추가하거나, 또 지연선(13)의 각 출력과 탭 드라이버들(121, 122, 123, 124) 사이에 각각 버퍼(152, 153, 154, 155)를 더 포함할 수 있다. 상기 버퍼들(151 내지 155)은 메인 드라이버(11)에 인가되는 데이터 신호 또는 탭 드라이버(121, 122, 123, 124)에 인가되는 지연 신호들이 소정의 출력 인터페이스 규격에서 벗어나지 않도록 조정할 수 있어 메인 드라이버(11)와 탭 드라이버(121, 122, 123, 124)의 동작을 보장할 수 있다.

도 2는 본 발명의 일 실시예에 따른 프리엠퍼시스 출력 회로의 전압 제어 지연기를 예시한 회로도이다.

도 2를 참조하면, 상기 전압 제어 지연기(131)는 능동 부하(1311, 1312)를 가지는 전류 모드 로직(current mode logic, CML) 형태의 차동쌍이다. 능동 부하(1311, 1312)는 피모스(PMOS) 트랜지스터로 구현되며, 제어 전압(Vc)에 따라 능동 부하(1311, 1312)의 크기가 조절된다. 제어 전압(Vc)이 낮으면 능동 부하(1311, 1312)의 크기가 작아 지연기(131)의 차동쌍에 큰 전류가 흐를 수 있으므로 출력 단자의 전압(DELAY, DELAYB)은 입력 단자의 전압(IN, INB)을 곧바로 따라가게 되고 따라서 지연 시간이 짧다. 반대로, 제어 전압(Vc)이 높으면 능동 부하(1311, 1312)의 크기가 크고 지연기(131)의 차동쌍에 흐를 수 있는 전류가 작아지므로 출력 단 자의 전압(DELAY, DELAYB)은 입력 단자의 전압(IN, INB)을 바로 따랄 수 없게 되고 따라서 지연 시간이 커진다.

도 3은 도 2의 전압 제어 지연기의 제어 전압에 따른 지연 시간의 변화를 실측한 그래프이다. 도 3을 참조하면, 피모스 능동 부하에 인가되는 제어 전압이 낮을 때에는 지연 시간이 짧지만, 제어 전압이 높아질수록 지연 시간도 길어짐을 알 수 있다. 따라서, 도 2의 전압 제어 지연기는 단순한 구조를 가지고도 제어 전압을 조절할 수 있으므로, 도 1의 프리엠퍼시스 출력 회로에 사용할 경우 프리엠퍼시스를 위한 지연 시간을 효과적으로 조절할 수 있다.

도 4는 도 1의 프리엠퍼시스 출력 회로의 프리엠퍼시스 출력 신호를 제어 전압을 조절해가며 실측한 그래프이다. 도 4를 참조하면, 프리엠퍼시스 출력 신호는 논리 로우일 때에는 하강 에지에서 프리엠퍼시스되지 않은 전압 레벨인 1.6V보다 더 낮아진 1.4V를 나타내며 제어 전압이 커질수록 프리엠퍼시스 구간이 길어진다. 논리 하이일 때, 프리엠퍼시스 출력 신호는 상승 에지에서 프리엠퍼시스되지 않은 전압 레벨인 2V보다 더 높아진 2.2V를 나타내며, 제어 전압이 커질수록 더 긴 프리엠퍼시스 구간을 갖는다.

도 5는 도 1의 프리엠퍼시스 출력 회로의 버퍼를 예시한 회로도이다. 도 5를 참조하면 입력되는 신호를 두 번 인버팅(inverting)하여 입력되는 신호와 동일한 논리 레벨의 신호를 출력한다.

상술한 본 발명의 프리엠퍼시스 출력 회로에서, 지연기는 반드시 도 2의 구조를 가질 필요는 없으며, 제어 전압으로 지연 시간을 가변할 수 있는 지연기라면 간단히 상기 프리엠퍼시스 출력 회로에 적용할 수 있다. 마찬가지로, 버퍼는 반드시 도 5의 구조를 가질 필요는 없으며, 입력되는 신호가 소정의 논리 규격을 따르도록 조절할 수 있는 버퍼라면 상기 프리엠퍼시스 출력 회로에 적용할 수 있다.

도 6은 본 발명의 일 실시예에 따른 프리엠퍼시스 출력 방법을 예시한 순서도이다. 도 6을 참조하면, 프리엠퍼시스 출력 방법은 먼저 데이터 신호를 소정의 출력 인터페이스 규격에 맞게 증폭하여 메인 출력 신호를 생성하는 단계(S61)를 포함한다. 상기 데이터 신호는 제어 전압에 따라 지연 시간이 조절되는 복수의 직렬로 연결되어 있는 지연기에 인가되며, 상기 복수의 지연기는 데이터 신호를 지연 시간만큼 지연시킨 복수의 지연 신호들을 생성한다(S62). 상기 복수의 지연 신호들은 소정의 증폭율로 각각 증폭되어 지연 출력 신호로 생성된다(S63). 상기 지연 출력 신호들은 상기 메인 출력 신호와 합산되어, 최종적으로 프리엠퍼시스된 출력 신호가 생성된다(S64).

실시예에 따라 상기 메인 출력 신호와 지연 출력 신호들은 데이터 신호를 전류 증폭한 것일 수 있다.

본 발명의 일 실시예에 따른 프리엠퍼시스 출력 회로와 프리엠퍼시스 출력 방법은 복수의 지연기들이 모두 동일한 지연 시간을 가져야하지 않기 때문에, 별도의 클럭 신호을 따로 입력받거나 데이터로부터 클럭을 복구할 필요 없이 프리엠퍼시스를 수행할 수 있다. 또한, 제어 전압으로 지연기의 지연 시간을 조절할 수 있으며, 조절된 지연 시간으로 프리엠퍼시스되는 정도를 조절할 수 있어 데이터간 신 호 간섭(ISI)에 효과적으로 대처할 수 있다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (12)

1. 데이터 신호를 제공받아 증폭하고 출력 단자에서 출력하는 메인 드라이버;

   상기 메인 드라이버의 출력 단자에 연결된 공유 부하;

   제어 전압에 따라 각각 지연 시간을 조절할 수 있는 복수의 직렬 연결된 지연기들을 포함하며, 상기 데이터 신호를 제공받아 상기 지연 시간만큼 상기 데이터 신호를 각각 지연한 지연 신호들을 상기 지연기들마다 각각 출력하는 지연선; 및

   상기 지연 신호들을 각각 제공받아 증폭하고, 지연 출력 신호들이 상기 메인 드라이버의 출력 단자에서 합산되도록 연결된 복수의 탭 드라이버들을 포함하고, 상기 제어 전압은 지연기마다 독립적으로 인가되거나 모든 지연기에 동일하게 인가되는 것을 특징으로 하는 프리엠퍼시스 출력 회로.
2. 제1항에 있어서, 상기 메인 드라이버 및 상기 탭 드라이버들은 전류 증폭기이고, 상기 공유 부하에 상기 메인 드라이버 및 탭 드라이버들의 합산된 출력 전류가 흘러 프리엠퍼시스된 출력 신호가 생성되는 것을 특징으로 하는 프리엠퍼시스 출력 회로.
3. 제1항에 있어서, 상기 지연기들의 출력과 상기 탭 드라이버의 입력 사이에서 신호의 레벨을 소정의 논리 규격에 맞게 조절할 수 있는 버퍼를 더 포함하는 것을 특징으로 하는 프리엠퍼시스 출력 회로.
4. 삭제
5. 삭제
6. 제1항에 있어서, 상기 지연기는 상기 제어 전압에 의해 부하 크기가 조절되는 능동 부하를 가진 전류 모드 논리 회로인 것을 특징으로 하는 프리엠퍼시스 출력 회로.
7. 제6항에 있어서, 상기 능동 부하는 피모스(PMOS) 트랜지스터로 구현된 것을 특징으로 하는 프리엠퍼시스 출력 회로.
8. 데이터 신호를 증폭하여 메인 출력 신호를 생성하는 단계;

   제어 전압에 따라 각각 지연 시간을 조절할 수 있는 복수의 직렬 연결된 지연기들을 이용하여, 상기 지연기들마다 상기 데이터 신호를 상기 지연 시간만큼 각각 지연한 지연 신호들을 각각 출력하는 단계;

   상기 지연 신호들을 각각 증폭하여 지연 출력 신호들을 생성하는 단계; 및

   상기 메인 출력 신호와 상기 지연 출력 신호들을 합산하여 프리엠퍼시스 출력 신호를 생성하는 단계를 포함하고, 상기 제어 전압은 지연기마다 독립적으로 인가되거나 모든 지연기에 동일하게 인가되는 것을 특징으로 하는 프리엠퍼시스 출력 방법.
9. 제8항에 있어서, 상기 메인 출력 신호는 상기 데이터 신호를 전류 증폭한 것이고, 지연 출력 신호들은 상기 지연 신호들을 각각 전류 증폭한 것임을 특징으로 하는 프리엠퍼시스 출력 방법.
10. 제8항에 있어서, 상기 데이터 신호 또는 상기 지연 신호들의 레벨을 소정의 논리 규격에 맞게 조절하는 단계를 더 포함하는 것을 특징으로 하는 프리엠퍼시스 출력 방법.
11. 삭제
12. 삭제

Images