JP7049826B2 - 送信回路及び該送信回路の制御方法 - Google Patents

Description

本発明は、送信回路及び該送信回路の制御方法に関し、特に高速シリアル伝送に用いられる送信回路及び該送信回路の制御方法に関する。

高速シリアル伝送に用いられる送受信技術において、例えばＬＶＤＳ（Low Voltage Differential Signaling）やｍｉｎｉ－ＬＶＤＳといった規格が採用されている。ＬＶＤＳは、米国規格協会（ＡＮＳＩ：American National Standards Institute）によって１９９４年に標準化された短距離用のデジタル有線伝送技術である。ＬＶＤＳに従う送受信回路は、１対の伝送路を使用する差動信号システムであり、具体的には、送信装置が２つの異なる電位を有する差動信号を送信し、受信装置は、その２つの信号の電位差を比較することによって信号の論理状態を判断する。これにより、ＬＶＤＳに従う送受信回路は、差動信号を小振幅・低消費電力で高速に伝送することができる。また、ｍｉｎｉ－ＬＶＤＳは、ＬＶＤＳから派生した規格であり、ＬＶＤＳよりも電圧振幅を小さくし、消費電力を抑えている。

ＬＶＤＳに従う送受信に用いられる技術として、伝送路の高速化と長距離化のために、伝送路の減衰特性を補償するプリエンファシス又はディエンファシスと呼ばれる信号調整技術が知られている。プリエンファシス及びディエンファシスは、いずれも、ローパス・フィルタとして働く伝送路で減衰する高周波成分を補うためのものであり、送信側で行われる信号調整技術である。プリエンファシス及びディエンファシスは、いずれも相対的に信号の高周波成分の電圧が低周波成分の電圧よりも大きくなるように出力電圧を調整する点で共通するが、その手法は異なる。具体的には、プリエンファシスは、信号の高周波成分の電圧を増幅させて送信し、他方、ディエンファシスは、低周波成分の電圧を減衰させて送信する。

下記の特許文献１～５は、プリエンファシスに関する技術を開示する。具体的には、特許文献１は、出力信号を遅延させた遅延信号、及びその遅延信号を反転させた信号を用いて、伝送用信号の立ち上がり及び立ち下がり時にプリエンファシスを行うプリエンファシス回路を開示する。

また、特許文献２は、プリエンファシス用のバッファ回路を用いて、信号の立ち上がり及び立ち下がり時にプリエンファシスを行うプリエンファシス回路を開示する。

また、特許文献３は、バンドパスフィルタ回路を介した差動入力信号を差動電流出力に変換する第２のトランスコンダクタンスアンプを備え、第１のトランスコンダクタンスアンプの差動電流出力に第２のトランスコンダクタンスアンプの差動電流出力を加算してプリエンファシスを行うプリエンファシス回路を開示する。

また、特許文献４は、入力信号を遅延させるとともに振幅の調整を行うことによって得られるエンファシス成分信号を所定の比率で出力信号に加減算してプリエンファシスを行うエンファシス信号生成回路を開示する。

また、特許文献５は、インバータ出力回路のＰＭＯＳトランジスタのプレチャージを行うブーストプルアップ回路と、インバータ出力回路のＮＭＯＳトランジスタのプレチャージを行うブーストプルダウン回路とを備えるプリエンファシス回路を開示する。

特開２００４－３１２６１４号公報 特開２００６－３１１４４６号公報 特開２００９－１４７５１２号公報 特開２０１２－１０４９５３号公報 特表２０１４－５２６２０６号公報

プリエンファシスは、信号の高周波成分の電圧を増幅させて送信することから、出力信号の電圧振幅が大きくなり、その分だけ信号遷移に時間を要するため、より高速な伝送を実現する上では、低周波成分の電圧を減衰させて送信するディエンファシスの方が適している。

しかしながら、より高速な信号伝送の要求が高まりつつある中で、ディエンファシスにおいても信号遷移の遅れが問題となりつつある。

このような状況に鑑み本発明はなされたものであり、その目的は、より高速な信号伝送が可能な送信回路を提供することにある。

また、本発明の他の目的は、より高精度なディエンファシスが可能な送信回路を提供することにある。

上記課題を解決するための本発明は、以下に示す発明特定事項乃至は技術的特徴を含んで構成される。

すなわち、ある観点に従う本発明は、終端抵抗に並列に接続され、前記終端抵抗に流れる電流の大きさ及び方向を制御する電流出力回路と、入力信号に基づいて、第１の制御信号対及び前記第１の制御信号対を論理反転かつ遅延させた第２の制御信号対を生成する制御回路と、を備える送信回路である。前記電流出力回路は、前記第１の制御信号対及び前記第２の制御信号対に従って制御され、前記電流出力回路の出力電流にインジェクション電流を重畳する電流重畳回路を含む。

電流出力回路の出力電流は、インジェクション電流が重畳されることによって、信号遷移の応答性が向上する。したがって、ディエンファシスにおいて信号遷移の遅れが生じ得るタイミングで、電流出力回路の出力電流にインジェクション電流を重畳することで、信号遷移の遅れに起因する出力信号波形の劣化を低減することができる。それによって、より高速な信号伝送が可能になるとともに、より高精度なディエンファシスが可能になる。

前記電流出力回路は、終端抵抗に並列に接続され、前記終端抵抗に所定の電流を流すとともに、前記第１の制御信号対に従って電流の方向を制御する第１のドライバ回路と、前記終端抵抗に並列に接続され、前記終端抵抗に所定の電流を流すとともに、前記第２の制御信号対に従って電流の方向を制御する第２のドライバ回路と、を含んでもよい。前記第１のドライバ回路は、第１の差動回路と、電源から前記第１の差動回路へ流れる電流を定電流制御する第１の定電流回路と、前記第１の差動回路からグランドへ流れる電流を定電流制御する第２の定電流回路と、を含んでもよい。前記電流重畳回路は、前記第１の定電流回路に並列に電流経路を構成する第１のインジェクション回路と、前記第２の定電流回路に並列に電流経路を構成する第２のインジェクション回路と、を含んでもよい。

電源から第１の差動回路へ流れる電流は、第１のインジェクション回路の電流経路が構成される間、第１の定電流回路を通じて流れる定電流に第１のインジェクション回路の電流経路を流れる電流が加算されて増加する。同様に、第１の差動回路からグランドへ流れる電流は、第２のインジェクション回路の電流経路が構成される間、第２の定電流回路を通じて流れる定電流に第２のインジェクション回路の電流経路を流れる電流が加算されて増加する。つまり、第１及び第２のインジェクション回路によって定電流経路に並列に別の電流経路が構成されることにより、その間、第１の差動回路の出力電流が増加し、信号遷移の立ち上がり応答性が向上する。したがって、ディエンファシスにおいて信号遷移の立ち上がりの遅れが生じ得るタイミングで第１及び第２のインジェクション回路の電流経路を構成することで、信号遷移の立ち上がりの遅れに起因する出力信号波形の劣化を低減することができる。それによって、より高速な信号伝送が可能になるとともに、より高精度なディエンファシスが可能になる。

前記第２のドライバ回路は、第２の差動回路と、前記電源から前記第２の差動回路へ流れる電流を定電流制御する第３の定電流回路と、前記第２の差動回路から前記グランドへ流れる電流を定電流制御する第４の定電流回路と、前記第３の定電流回路に並列に電流経路を構成する第３のインジェクション回路と、前記第４の定電流回路に並列に電流経路を構成する第４のインジェクション回路と、を含んでもよい。

電源から第２の差動回路へ流れる電流は、第３のインジェクション回路の電流経路が構成される間、第３の定電流回路を通じて流れる定電流に第３のインジェクション回路の電流経路を流れる電流が加算されて増加する。同様に、第２の差動回路からグランドへ流れる電流は、第４のインジェクション回路の電流経路が構成される間、第４の定電流回路を通じて流れる定電流に第４のインジェクション回路の電流経路を流れる電流が加算されて増加する。つまり、第３及び第４のインジェクション回路によって定電流経路に並列に別の電流経路がさらに構成されることにより、その間、第２の差動回路の出力電流も増加し、信号遷移の立ち上がり応答性がさらに向上する。したがって、ディエンファシスにおいて信号遷移の立ち上がりの遅れが生じ得るタイミングで第３及び第４のインジェクション回路の電流経路をさらに構成することで、信号遷移の立ち上がりの遅れに起因する出力信号波形の劣化をさらに低減することができる。

前記制御回路は、前記第１のドライバ回路から前記終端抵抗へ流れる電流の方向と前記第２のドライバ回路から前記終端抵抗へ流れる電流の方向が相反する方向から同じ方向へ切り替わるタイミングから所定時間、前記第１～第４のインジェクション回路の電流経路を構成してもよい。

このタイミングは、出力電圧（終端抵抗の電圧）の振幅が相対的に小さい状態（ディエンファシスが行われている状態）から相対的に大きい状態（ディエンファシスが行われていない状態）に変化するタイミングであるため、信号遷移の立ち上がりの遅れが生じやすい。したがって、このタイミングから所定時間、第１～第４のインジェクション回路の電流経路を構成することによって、信号遷移の立ち上がりの遅れに起因する出力信号波形の劣化を的確に低減することができる。

前記制御回路は、前記第１の制御信号対及び前記第２の制御信号対に基づいて、前記第１～第４のインジェクション回路を制御してもよい。

それによって、的確なタイミングで第１～第４のインジェクション回路の電流経路を構成することが容易に可能になる。

前記制御回路は、前記第１の制御信号対及び前記第２の制御信号対に基づいて、前記第１及び第３のインジェクション回路を制御する第１のインジェクション制御回路と、前記第１の制御信号対及び前記第２の制御信号対に基づいて、前記第２及び第４のインジェクション回路を制御する第２のインジェクション制御回路と、を含んでもよい。

すなわち、電源側のインジェクション回路（第１及び第３のインジェクション回路）とグランド側のインジェクション回路（第２及び第４のインジェクション回路）を別々のインジェクション制御回路で制御する構成としてもよい。それによって、電源側のインジェクション回路とグランド側のインジェクション回路とを異なる回路構成としてもインジェクション制御のタイミングを一致させることが容易に可能になるので、回路構成の柔軟性をより向上させることができる。

前記第１～第４のインジェクション回路の各々は、電流値が異なる複数の電流経路を含んでもよい。

それによって、第１～第４のインジェクション回路で構成される電流経路の電流値を調整することができるので、より的確なインジェクション制御が可能になる。

前記電流重畳回路は、前記第１の定電流回路の出力から前記グランドへの電流経路を構成する第５のインジェクション回路と、前記第２の定電流回路の出力から前記グランドへの電流経路を構成する第６のインジェクション回路と、を含んでもよい。

電源から第１の差動回路へ流れる電流は、第５のインジェクション回路の電流経路が構成される間、第１の定電流回路を通じて流れる定電流から第５のインジェクション回路の電流経路を流れる電流が減算されて減少する。同様に、第１の差動回路からグランドへ流れる電流は、第６のインジェクション回路の電流経路が構成される間、第２の定電流回路を通じて流れる定電流から第６のインジェクション回路の電流経路を流れる電流が減算されて減少する。つまり、第５及び第６のインジェクション回路の電流経路が構成されることにより、その間、第１の差動回路の出力電流が減少し、信号遷移の立ち下がり応答性が向上する。したがって、ディエンファシスにおいて信号遷移の立ち下がりの遅れが生じ得るタイミングで第５及び第６のインジェクション回路の電流経路を構成することで、信号遷移の立ち下がりの遅れに起因する出力信号波形の劣化を低減することができる。それによって、より高速な信号伝送が可能になるとともに、より高精度なディエンファシスが可能になる。

前記電流重畳回路は、前記電源から前記第３の定電流回路の入力への電流経路を構成する第７のインジェクション回路と、前記電源から前記第４の定電流回路の入力への電流経路を構成する第８のインジェクション回路と、を含んでもよい。

電源から第２の差動回路へ流れる電流は、第７のインジェクション回路の電流経路が構成される間、第３の定電流回路を通じて流れる定電流から第７のインジェクション回路の電流経路を流れる電流が減算されて減少する。同様に、第２の差動回路からグランドへ流れる電流は、第８のインジェクション回路の電流経路が構成される間、第４の定電流回路を通じて流れる定電流から第８のインジェクション回路の電流経路を流れる電流が減算されて減少する。つまり、第７及び第８のインジェクション回路の電流経路がさらに構成されることにより、その間、第２の差動回路の出力電流も減少し、信号遷移の立ち下がり応答性がさらに向上する。したがって、ディエンファシスにおいて信号遷移の立ち下がりの遅れが生じ得るタイミングで第７及び第８のインジェクション回路の電流経路をさらに構成することで、信号遷移の立ち下がりの遅れに起因する出力信号波形の劣化をさらに低減することができる。

前記制御回路は、前記第１のドライバ回路から前記終端抵抗へ流れる電流の方向と前記第２のドライバ回路から前記終端抵抗へ流れる電流の方向が同じ方向から相反する方向へ切り替わるタイミングから所定時間、前記第５～第８のインジェクション回路の電流経路を構成してもよい。

このタイミングは、出力電圧（終端抵抗の電圧）の振幅が相対的に大きい状態（ディエンファシスが行われていない状態）から相対的に小さい状態（ディエンファシスが行われている状態）に変化するタイミングであるため、信号遷移の立ち下がりの遅れが生じやすい。したがって、このタイミングから所定時間、第５～第８のインジェクション回路の電流経路を構成することによって、信号遷移の立ち下がりの遅れに起因する出力信号波形の劣化を的確に低減することができる。

前記制御回路は、前記第１の制御信号対及び前記第２の制御信号対に基づいて、前記第５～第８のインジェクション回路を制御するように構成されてもよい。

それによって、的確なタイミングで第５～第８のインジェクション回路の電流経路を構成することが容易に可能になる。

前記制御回路は、前記第１の制御信号対及び前記第２の制御信号対に基づいて、前記第５及び第７のインジェクション回路を制御する第３のインジェクション制御回路と、前記第１の制御信号対及び前記第２の制御信号対に基づいて、前記第６及び第８のインジェクション回路を制御する第４のインジェクション制御回路と、を含んでもよい。

すなわち、電源側のインジェクション回路（第５及び第７のインジェクション回路）とグランド側のインジェクション回路（第６及び第８のインジェクション回路）を別々のインジェクション制御回路で制御する構成としてもよい。それによって、電源側のインジェクション回路とグランド側のインジェクション回路とを異なる回路構成としてもインジェクション制御のタイミングを一致させることが容易に可能になるので、回路構成の柔軟性をより向上させることができる。

前記第５～第８のインジェクション回路の各々は、電流値が異なる複数の電流経路を含んでもよい。

それによって、第５～第８のインジェクション回路で構成される電流経路の電流値を調整することができるので、より的確なインジェクション制御が可能になる。

前記制御回路は、前記第１の制御信号対及び前記第２の制御信号対を前記第１のドライバ回路及び前記第２のドライバ回路へ出力するタイミングを遅延させてもよい。

それによって、インジェクション制御信号対を生成する論理演算回路等で生ずる遅延時間に起因して第１～第４のインジェクション回路の電流経路が構成されるタイミングが的確なタイミングに間に合わないような場合、第１のドライバ回路及び第２のドライバ回路の動作タイミングを遅らせてタイミングを合わせることが可能になる。

前記第１の差動回路及び前記第２の差動回路は、コンプリメンタリ出力の差動回路であってもよい。前記第１の制御信号対は、前記入力信号及び前記入力信号を論理反転させた信号を含み、前記第２の制御信号対は、前記入力信号を遅延させた信号及び前記入力信号を論理反転かつ遅延させた信号を含んでもよい。

それによって、より高速な送信回路を提供することができる。

さらに、別の観点に従う本発明は、終端抵抗に並列に接続され、前記終端抵抗に流れる電流の大きさ及び方向を制御する電流出力回路を備える送信回路の制御方法であって、入力信号に基づいて、第１の制御信号対及び前記第１の制御信号対を論理反転かつ遅延させた第２の制御信号対を生成し、前記第１の制御信号対及び前記第２の制御信号対に従って、前記電流出力回路を制御するとともに、前記電流出力回路の出力電流にインジェクション電流を重畳する、送信回路の制御方法である。

電流出力回路の出力電流は、インジェクション電流が重畳されることによって、信号遷移の応答性が向上する。したがって、ディエンファシスにおいて信号遷移の遅れが生じ得るタイミングで、電流出力回路の出力電流にインジェクション電流を重畳することで、信号遷移の遅れに起因する出力信号波形の劣化を低減することができる。それによって、より高速な信号伝送が可能になるとともに、より高精度なディエンファシスが可能になる。

本発明によれば、より高速な信号伝送が可能な送信回路を提供することができる。

また、本発明によれば、より高精度なディエンファシスが可能な送信回路を提供することができる。

本発明に係る送受信システムの構成を示したブロック図である。 本発明に係る送信機の回路構成を示した回路図である。 本発明に係る送信機の動作状態の一例を示した回路図であり、制御信号ＩＮＰ及びＩＮＮ＿１ＵＩの値が０、制御信号ＩＮＮ及びＩＮＰ＿１ＵＩの値が１であるときの動作状態を示したものである。 本発明に係る送信機の動作状態の一例を示した回路図であり、制御信号ＩＮＰ及びＩＮＰ＿１ＵＩの値が０、制御信号ＩＮＮ及びＩＮＮ＿１ＵＩの値が１であるときの動作状態を示したものである。 本発明に係る送信機の動作状態の一例を示した回路図であり、制御信号ＩＮＮ及びＩＮＮ＿１ＵＩの値が０、制御信号ＩＮＰ及びＩＮＰ＿１ＵＩの値が１であるときの動作状態を図示したものである。 本発明に係る送信機の動作状態の一例を示した回路図であり、制御信号ＩＮＮ及びＩＮＰ＿１ＵＩの値が０、制御信号ＩＮＰ及びＩＮＮ＿１ＵＩの値が１であるときの動作状態を示したものである。 本発明に係る送信機の動作を示したタイミングチャートである。 第１のインジェクション制御回路の構成を示した回路図である。 第１のインジェクション制御回路の動作を示したタイミングチャートである。 第２のインジェクション制御回路の構成を示した回路図である。 第２のインジェクション制御回路の動作を示したタイミングチャートである。 送信機の出力電圧を示したタイミングチャートであり、インジェクション制御を実行しない場合の出力電圧を示したものである。 送信機の出力電圧を示したタイミングチャートであり、インジェクション制御を実行する場合の出力電圧を示したものである。 送信機の出力電圧波形のシミュレーション結果を図示したものである。 本発明に係る送信機の回路構成他の実施例を示した回路図である。 第３のインジェクション制御回路の構成を示した回路図である。 第３のインジェクション制御回路の動作を示したタイミングチャートである。 第４のインジェクション制御回路の構成を示した回路図である。 第４のインジェクション制御回路の動作を示したタイミングチャートであ

以下、図面を参照して本発明の実施の形態を説明する。ただし、以下に説明する実施形態は、あくまでも例示であり、以下に明示しない種々の変形や技術の適用を排除する意図はない。本発明は、その趣旨を逸脱しない範囲で種々変形（例えば各実施形態を組み合わせる等）して実施することができる。また、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付して表している。図面は模式的なものであり、必ずしも実際の寸法や比率等とは一致しない。図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることがある。

本発明に係る送受信回路の構成について、図１を参照しながら説明する。

図１は、本発明に係る送受信システムの構成を示したブロック図である。本発明に係る送受信システムの一実施例は、ＬＶＤＳ規格に従う差動信号で信号を送受信する送受信システムであり、送信機１００及び受信機２００を備える。

送信機１００は、ドライバユニット１０及び送信側終端抵抗ＲＴ１を備える。送信側終端抵抗ＲＴ１は、例えば１００Ωの抵抗である。送信側終端抵抗ＲＴ１は、ラダー抵抗等を含む可変抵抗器であってもよい。送信側終端抵抗ＲＴ１は、一端が出力端子ＯＵＴＰに接続され、他端が出力端子ＯＵＴＮに接続されている。ドライバユニット１０の一対の出力信号線は、送信側終端抵抗ＲＴ１の両端にそれぞれ接続されている。

受信機２００は、入力端子ＩＮ１及びＩＮ２並びに入力端子ＩＮ１と入力端子ＩＮ２との間に接続されている受信側終端抵抗ＲＴ２を備える。受信側終端抵抗ＲＴ２は、例えば１００Ωの抵抗である。受信側終端抵抗ＲＴ２は、可変抵抗器であってもよい。入力端子ＩＮ１及びＩＮ２は、ケーブル等を通じて送信機１００の出力端子ＯＵＴＰ及びＯＵＴＮにそれぞれ接続される。受信側終端抵抗ＲＴ２は、ドライバユニット１０の送信側終端抵抗ＲＴ１との並列合成抵抗となる終端抵抗ＲＴを構成する。受信機２００は、既知のものを用いることができ、したがって、その具体的な回路構成についての図示及び説明は省略する。

図２は、本発明に係る送信機１００の回路構成を示した回路図である。

本発明に係る「送信回路」としての送信機１００は、ドライバユニット１０、バイアス回路２０及び制御回路３０を備える。

「電流出力回路」としてのドライバユニット１０は、終端抵抗ＲＴに流れる電流の大きさ及び方向を制御する回路であり、メインドライバユニット１０ｍ及びエンファシスドライバユニット１０ｅを含む。

「定電流制御回路」としてのバイアス回路２０は、メインドライバユニット１０ｍ及びエンファシスドライバユニット１０ｅの各々の出力電流の定電流制御を行う回路である。バイアス回路２０は、メインドライバユニット１０ｍ及びエンファシスドライバユニット１０ｅの各々の出力電流の変動を抑制することができるので、出力電流の変動に起因する出力信号の電圧振幅の変動を低減することができる。

制御回路３０は、例えば既知のマイコン制御回路であり、入力信号に基づいて、メインドライバユニット１０ｍ及びエンファシスドライバユニット１０ｅ並びにバイアス回路２０を制御する。より具体的には、制御回路３０は、入力信号に基づいて、「第１の制御信号対」としての制御信号ＩＮＰ及びＩＮＮ、並びに「第１の制御信号対」を遅延させた「第２の制御信号対」としての制御信号ＩＮＰ＿１ＵＩ及びＩＮＮ＿１ＵＩを生成して出力する。制御信号ＩＮＰは、入力信号であり、制御信号ＩＮＮは、入力信号を論理反転させた信号である。制御信号ＩＮＰ＿１ＵＩは、入力信号を遅延させた信号であり、制御信号ＩＮＮ＿１ＵＩは、入力信号を遅延させた信号である。制御信号ＩＮＰ＿１ＵＩ及びＩＮＮ＿１ＵＩの遅延量は、当該実施例では１ＵＩ（Unit Interval）となっているが、特にこれに限定されるものではない。

終端抵抗ＲＴには、２つの抵抗Ｒ１及びＲ２が並列に接続される。より具体的には、抵抗Ｒ１の一端が終端抵抗ＲＴの一端に接続され、抵抗Ｒ１の他端が抵抗Ｒ２の一端に接続され、抵抗Ｒ２の他端が終端抵抗ＲＴの他端に接続される。抵抗Ｒ１及びＲ２の抵抗値は、いずれも例えば１０ｋΩ等、送信側終端抵抗ＲＴ１及び受信側終端抵抗ＲＴ２の抵抗値より十分大きい抵抗値とするのが好ましい。また、抵抗Ｒ１及びＲ２の抵抗値は、同じ抵抗値であってもよく、異なる抵抗値であってもよい。

「第１のドライバ回路」としてのメインドライバユニット１０ｍは、終端抵抗ＲＴに並列に接続され、終端抵抗ＲＴに所定の電流を流すとともに、制御信号ＩＮＰ及びＩＮＮに従って電流の方向を制御する回路である。

メインドライバユニット１０ｍは、例えば、コンプリメンタリ出力の定電流差動回路であり、８つのトランジスタＰｍ１～Ｐｍ４及びＮｍ１～Ｎｍ４並びにコンパレータ１１を含む。トランジスタＰｍ１～Ｐｍ４は、Ｐ型ＭＯＳ電界効果トランジスタである。トランジスタＮｍ１～Ｎｍ４は、Ｎ型ＭＯＳ電界効果トランジスタである。コンパレータ１１は、例えば、ＯＴＡ（オペレーショナル・トランスコンダクタ・アンプ）であり得る。

トランジスタＰｍ１は、ソースが電源に接続され、ドレインがノードＰＴＡＩＬに接続され、ゲートには、バイアス回路２０が出力する定電流制御信号ＰＢＩＡＳが入力される。

トランジスタＰｍ２は、ソースがノードＰＴＡＩＬに接続され、ドレインがトランジスタＮｍ２のドレインに接続されている。トランジスタＮｍ２のソースは、ノードＮＴＡＩＬに接続されている。トランジスタＰｍ２のドレインとトランジスタＮｍ２のドレインとの接続点は、終端抵抗ＲＴの一端に接続される。トランジスタＰｍ２及びＮｍ２のゲートには、制御信号ＩＮＰが入力される。

トランジスタＰｍ３は、ソースがノードＰＴＡＩＬに接続され、ドレインがトランジスタＮｍ３のドレインに接続されている。トランジスタＮｍ３のソースは、ノードＮＴＡＩＬに接続されている。トランジスタＰｍ３のドレインとトランジスタＮｍ３のドレインとの接続点は、終端抵抗ＲＴの他端に接続される。トランジスタＰｍ３及びＮｍ３のゲートには、制御信号ＩＮＮが入力される。

トランジスタＮｍ１は、ドレインがノードＮＴＡＩＬに接続され、ソースがグランドに接続され、ゲートには、コンパレータ１１が出力する基準電位制御信号ＮＢＩＡＳが入力される。コンパレータ１１の非反転入力は、抵抗Ｒ１と抵抗Ｒ２との接続点に接続され、コンパレータ１１の反転入力には、参照電圧ＶＯＣが入力される。コンパレータ１１は、抵抗Ｒ１と抵抗Ｒ２との接続点の電圧と参照電圧ＶＯＣとを比較し、その差分に従う基準電位制御信号ＮＢＩＡＳを出力する。

トランジスタＰｍ４は、ソースが電源に接続され、ドレインがノードＰＴＡＩＬに接続され、ゲートには、制御回路３０が出力するインジェクション制御信号ＩＮＪ＿Ｐが入力される。トランジスタＮｍ４は、ドレインがノードＮＴＡＩＬに接続され、ソースがグランドに接続され、ゲートには、制御回路３０が出力するインジェクション制御信号ＩＮＪ＿Ｎが入力される。

「第２のドライバ回路」としてのエンファシスドライバユニット１０ｅは、終端抵抗ＲＴに並列に接続され、終端抵抗ＲＴに所定の電流を流すとともに、制御信号ＩＮＰ＿１ＵＩ及びＩＮＮ＿１ＵＩに従って電流の方向を制御する回路である。

エンファシスドライバユニット１０ｅは、例えば、コンプリメンタリ出力の定電流差動回路であり、８つのトランジスタＰｅ１～Ｐｅ４及びＮｅ１～Ｎｅ４並びにコンパレータ１１を含む。トランジスタＰｅ１～Ｐｅ４は、Ｐ型ＭＯＳ電界効果トランジスタである。トランジスタＮｅ１～Ｎｅ４は、Ｎ型ＭＯＳ電界効果トランジスタである。

トランジスタＰｅ１は、ソースが電源に接続され、ドレインがノードＰＴＡＩＬ＿１ＵＩに接続され、ゲートには、バイアス回路２０が出力する定電流制御信号ＰＢＩＡＳが入力される。

トランジスタＰｅ２は、ソースがノードＰＴＡＩＬ＿１ＵＩに接続され、ドレインがトランジスタＮｅ２のドレインに接続されている。トランジスタＮｅ２のソースは、ノードＮＴＡＩＬ＿１ＵＩに接続されている。トランジスタＰｅ２のドレインとトランジスタＮｅ２のドレインとの接続点は、終端抵抗ＲＴの一端に接続される。トランジスタＰｅ２及びＮｅ２のゲートには、制御信号ＩＮＮ＿１ＵＩが入力される。

トランジスタＰｅ３は、ソースがノードＰＴＡＩＬ＿１ＵＩに接続され、ドレインがトランジスタＮｅ３のドレインに接続されている。トランジスタＮｅ３のソースは、ノードＮＴＡＩＬ＿１ＵＩに接続されている。トランジスタＰｅ３のドレインとトランジスタＮｅ３のドレインとの接続点は、終端抵抗ＲＴの他端に接続される。トランジスタＰｅ３及びＮｅ３のゲートには、制御信号ＩＮＰ＿１ＵＩが入力される。

トランジスタＮｅ１は、ドレインがノードＮＴＡＩＬ＿１ＵＩに接続され、ソースがグランドに接続され、ゲートには、コンパレータ１１が出力する基準電位制御信号ＮＢＩＡＳが入力される。コンパレータ１１の非反転入力は、抵抗Ｒ１と抵抗Ｒ２との接続点に接続され、コンパレータ１１の反転入力には、参照電圧ＶＯＣが入力される。コンパレータ１１は、抵抗Ｒ１と抵抗Ｒ２との接続点の電圧と参照電圧ＶＯＣとを比較し、その差分に従う基準電位制御信号ＮＢＩＡＳを出力する。

トランジスタＰｅ４は、ソースが電源に接続され、ドレインがノードＰＴＡＩＬ＿１ＵＩに接続され、ゲートには、制御回路３０が出力するインジェクション制御信号ＩＮＪ＿Ｐが入力される。トランジスタＮｅ４は、ドレインがノードＮＴＡＩＬ＿１ＵＩに接続され、ソースがグランドに接続され、ゲートには、制御回路３０が出力するインジェクション制御信号ＩＮＪ＿Ｎが入力される。

メインドライバユニット１０ｍの出力電流は、定電流制御信号ＰＢＩＡＳに従って動作するトランジスタＰｍ１（第１の定電流回路）、及び基準電位制御信号ＮＢＩＡＳに従って動作するトランジスタＮｍ１（第２の定電流回路）による定電流制御によって所定電流となるように制御される。同様に、エンファシスドライバユニット１０ｅの出力電流は、定電流制御信号ＰＢＩＡＳに従って動作するトランジスタＰｅ１（第３の定電流回路）、及び基準電位制御信号ＮＢＩＡＳに従って動作するトランジスタＮｅ１（第４の定電流回路）による定電流制御によって所定電流となるように制御される。

「第１のインジェクション回路」としてのトランジスタＰｍ４は、インジェクション制御信号ＩＮＪ＿Ｐに従ってトランジスタＰｍ１に並列に電流経路を構成する。「第２のインジェクション回路」としてのトランジスタＮｍ４は、インジェクション制御信号ＩＮＪ＿Ｎに従ってトランジスタＮｍ１に並列に電流経路を構成する。「第３のインジェクション回路」としてのトランジスタＰｅ４は、インジェクション制御信号ＩＮＪ＿Ｐに従ってトランジスタＰｅ１に並列に電流経路を構成する。「第４のインジェクション回路」としてのトランジスタＮｅ４は、インジェクション制御信号ＩＮＪ＿Ｎに従ってトランジスタＮｅ１に並列に電流経路を構成する。

図３～図６は、本発明に係る送信機１００の動作状態の一例を示した回路図である。

図３は、制御信号ＩＮＰ及びＩＮＮ＿１ＵＩの値が０（電圧がローレベル）、制御信号ＩＮＮ及びＩＮＰ＿１ＵＩの値が１（電圧がハイレベル）であるときの動作状態を示したものである。

この動作状態では、メインドライバユニット１０ｍは、トランジスタＰｍ２及びＮｍ３がＯＮし、トランジスタＰｍ３及びＮｍ２がＯＦＦしている状態になる。それによって、メインドライバユニット１０ｍの出力電流Ｉｍａｉｎは、トランジスタＰｍ１からトランジスタＰｍ２を通じて終端抵抗ＲＴへ順方向に流れ、終端抵抗ＲＴからトランジスタＮｍ３を通じてトランジスタＮｍ１へ流れる。また、エンファシスドライバユニット１０ｅは、トランジスタＰｅ２及びＮｅ３がＯＮし、トランジスタＰｅ３及びＮｅ２がＯＦＦしている状態になる。それによって、エンファシスドライバユニット１０ｅの出力電流Ｉｅｍｐは、トランジスタＰｅ１からトランジスタＰｅ２を通じて終端抵抗ＲＴへ順方向に流れ、終端抵抗ＲＴからトランジスタＮｅ３を通じてトランジスタＮｅ１へ流れる。

したがって、図３に示した動作状態では、出力電流Ｉｍａｉｎが終端抵抗ＲＴに流れる方向と出力電流Ｉｅｍｐが終端抵抗ＲＴに流れる方向は、ともに順方向で同じ方向となり、終端抵抗ＲＴには、出力電流Ｉｍａｉｎに出力電流Ｉｅｍｐが加算された順方向電流が流れる。そのため、終端抵抗ＲＴの電圧は、出力電流Ｉｍａｉｎに出力電流Ｉｅｍｐを加算した電流値に終端抵抗ＲＴの抵抗値を乗じた値の順方向電圧となる。

図４は、制御信号ＩＮＰ及びＩＮＰ＿１ＵＩの値が０、制御信号ＩＮＮ及びＩＮＮ＿１ＵＩの値が１であるときの動作状態を示したものである。

この動作状態では、メインドライバユニット１０ｍは、トランジスタＰｍ２及びＮｍ３がＯＮし、トランジスタＰｍ３及びＮｍ２がＯＦＦしている状態になる。それによって、メインドライバユニット１０ｍの出力電流Ｉｍａｉｎは、トランジスタＰｍ１からトランジスタＰｍ２を通じて終端抵抗ＲＴへ順方向に流れ、終端抵抗ＲＴからトランジスタＮｍ３を通じてトランジスタＮｍ１へ流れる。他方、エンファシスドライバユニット１０ｅは、トランジスタＰｅ３及びＮｅ２がＯＮし、トランジスタＰｅ２及びＮｅ３がＯＦＦしている状態になる。それによって、エンファシスドライバユニット１０ｅの出力電流Ｉｅｍｐは、トランジスタＰｅ１からトランジスタＰｅ３を通じて終端抵抗ＲＴへ逆方向に流れ、終端抵抗ＲＴからトランジスタＮｅ２を通じてトランジスタＮｅ１へ流れる。

したがって、図４に示した動作状態では、出力電流Ｉｍａｉｎが終端抵抗ＲＴに流れる方向は順方向で、出力電流Ｉｅｍｐが終端抵抗ＲＴに流れる方向は逆方向で、相反する方向となり、終端抵抗ＲＴには、出力電流Ｉｍａｉｎから出力電流Ｉｅｍｐが減算された順方向電流が流れる。そのため、終端抵抗ＲＴの電圧は、出力電流Ｉｍａｉｎから出力電流Ｉｅｍｐを減算した電流値に終端抵抗ＲＴの抵抗値を乗じた値の電圧となる。

図５は、制御信号ＩＮＮ及びＩＮＮ＿１ＵＩの値が０、制御信号ＩＮＰ及びＩＮＰ＿１ＵＩの値が１であるときの動作状態を示したものである。

この動作状態では、メインドライバユニット１０ｍは、トランジスタＰｍ３及びＮｍ２がＯＮし、トランジスタＰｍ２及びＮｍ３がＯＦＦしている状態になる。それによって、メインドライバユニット１０ｍの出力電流Ｉｍａｉｎは、トランジスタＰｍ１からトランジスタＰｍ３を通じて終端抵抗ＲＴへ逆方向に流れ、終端抵抗ＲＴからトランジスタＮｍ２を通じてトランジスタＮｍ１へ流れる。他方、エンファシスドライバユニット１０ｅは、トランジスタＰｅ２及びＮｅ３がＯＮし、トランジスタＰｅ３及びＮｅ２がＯＦＦしている状態になる。それによって、エンファシスドライバユニット１０ｅの出力電流Ｉｅｍｐは、トランジスタＰｅ１からトランジスタＰｅ２を通じて終端抵抗ＲＴへ順方向に流れ、終端抵抗ＲＴからトランジスタＮｅ３を通じてトランジスタＮｅ１へ流れる。

したがって、図５に示した動作状態では、出力電流Ｉｍａｉｎが終端抵抗ＲＴに流れる方向は逆方向で、出力電流Ｉｅｍｐが終端抵抗ＲＴに流れる方向は順方向で、相反する方向となり、終端抵抗ＲＴには、出力電流Ｉｍａｉｎから出力電流Ｉｅｍｐが減算された逆方向電流が流れる。そのため、終端抵抗ＲＴの電圧は、出力電流Ｉｍａｉｎから出力電流Ｉｅｍｐを減算した電流値に終端抵抗ＲＴの抵抗値を乗じた値の逆方向電圧となる。

図６は、制御信号ＩＮＮ及びＩＮＰ＿１ＵＩの値が０、制御信号ＩＮＰ及びＩＮＮ＿１ＵＩの値が１であるときの動作状態を示したものである。

この動作状態では、メインドライバユニット１０ｍは、トランジスタＰｍ３及びＮｍ２がＯＮし、トランジスタＰｍ２及びＮｍ３がＯＦＦしている状態になる。それによって、メインドライバユニット１０ｍの出力電流Ｉｍａｉｎは、トランジスタＰｍ１からトランジスタＰｍ３を通じて終端抵抗ＲＴへ逆方向に流れ、終端抵抗ＲＴからトランジスタＮｍ２を通じてトランジスタＮｍ１へ流れる。また、エンファシスドライバユニット１０ｅは、トランジスタＰｅ３及びＮｅ２がＯＮし、トランジスタＰｅ２及びＮｅ３がＯＦＦしている状態になる。それによって、エンファシスドライバユニット１０ｅの出力電流Ｉｅｍｐは、トランジスタＰｅ１からトランジスタＰｅ３を通じて終端抵抗ＲＴへ逆方向に流れ、終端抵抗ＲＴからトランジスタＮｅ２を通じてトランジスタＮｅ１へ流れる。

したがって、図６に示した動作状態では、出力電流Ｉｍａｉｎが終端抵抗ＲＴに流れる方向と出力電流Ｉｅｍｐが終端抵抗ＲＴに流れる方向は、ともに逆方向で同じ方向となり、終端抵抗ＲＴには、出力電流Ｉｍａｉｎに出力電流Ｉｅｍｐが加算された逆方向電流が流れる。そのため、終端抵抗ＲＴの電圧は、出力電流Ｉｍａｉｎに出力電流Ｉｅｍｐを加算した電流値に終端抵抗ＲＴの抵抗値を乗じた値の逆方向電圧となる。

図７は、本発明に係る送信機１００の動作を示したタイミングチャートである。

入力信号が１ＵＩ毎に遷移するタイミング（１ＵＩ Ｔｒａｎｓｉｔｉｏｎ）では、制御信号ＩＮＰと制御信号ＩＮＮ＿１ＵＩとが同じ論理となるとともに、制御信号ＩＮＮと制御信号ＩＮＰ＿１ＵＩとが同じ論理となる（タイミングＴ１～Ｔ２及びタイミングＴ４以降）。このタイミングでは、前述したように、メインドライバユニット１０ｍの出力電流Ｉｍａｉｎとエンファシスドライバユニット１０ｅの出力電流Ｉｅｍｐの方向が同じ方向となるため、終端抵抗ＲＴの電圧ＶＯＤ（出力端子ＯＵＴＰと出力端子ＯＵＴＮとの間の電圧）は、相対的に高い電圧となる。

他方、入力信号が連続した同じビットパターン（ＣＩＤ：Consecutive Identical Digits）となるタイミング（タイミングＴ２～Ｔ４）では、２ビット目以降（タイミングＴ３～Ｔ４）、制御信号ＩＮＰと制御信号ＩＮＮ＿１ＵＩとが異なる論理となるとともに、制御信号ＩＮＮと制御信号ＩＮＰ＿１ＵＩとが異なる論理となる。このタイミングでは、前述したように、メインドライバユニット１０ｍの出力電流Ｉｍａｉｎとエンファシスドライバユニット１０ｅの出力電流Ｉｅｍｐの方向が相反する方向となるため、終端抵抗ＲＴの電圧ＶＯＤは、相対的に低い電圧となる。

つまり、入力信号が連続した同じビットパターンのときは、２ビット目以降から終端抵抗ＲＴの電圧ＶＯＤが減衰するディエンファシス効果が得られることになる。

また、終端抵抗ＲＴの電圧ＶＯＤの大きさは、メインドライバユニット１０ｍの出力電流Ｉｍａｉｎに対してエンファシスドライバユニット１０ｅの出力電流Ｉｅｍｐが加算されるか減算されるかによって変化する。そのため、メインドライバユニット１０ｍの出力電流Ｉｍａｉｎ及びエンファシスドライバユニット１０ｅの出力電流Ｉｅｍｐは、制御信号ＩＮＰと制御信号ＩＮＮ＿１ＵＩとが同じ論理となるタイミングであっても異なる論理となるタイミングであっても変わらないし、制御信号ＩＮＮと制御信号ＩＮＰ＿１ＵＩとが同じ論理となるタイミングであっても異なる論理となるタイミングであっても変わらない。したがって、送信機１００の消費電力は常に一定になるので、消費電力の変動が極めて少ないディエンファシス制御が可能になる。

図８は、第１のインジェクション制御回路４０の構成を示した回路図である。

制御回路３０は、制御信号ＩＮＰ及びＩＮＮ＿１ＵＩに基づいて、インジェクション制御信号ＩＮＪ＿Ｐを生成し、トランジスタＰｍ４（第１のインジェクション回路）及びトランジスタＰｅ４（第３のインジェクション回路）を制御する第１のインジェクション制御回路４０を含む。

第１のインジェクション制御回路４０は、エクスクルシブＯＲゲート４１、セレクタ４２、５つのＮＯＴゲート４３～４７及びＮＡＮＤゲート４８を含む。

エクスクルシブＯＲゲート４１は、制御信号ＩＮＰ及びＩＮＮ＿１ＵＩが入力され、出力がセレクタ４２の選択信号入力Ｓに接続されている。セレクタ４２は、ローレベル（グランド電位）の信号Ｌ及びハイレベル（電源電圧レベル）の信号Ｈが入力され、選択信号入力Ｓの電位に従って、信号Ｌ又はＨのいずれかを選択的に出力する。より具体的には、セレクタ４２の出力は、選択信号入力Ｓがローレベルのときはハイレベルとなり、選択信号入力がハイレベルのときはローレベルとなる。

ＮＯＴゲート４３は、入力がセレクタ４２の出力に接続され、出力がＮＯＴゲート４４の入力に接続されている。ＮＯＴゲート４４の出力は、ＮＯＴゲート４５の入力に接続されている。ＮＯＴゲート４３～４５は、セレクタ４２の出力信号を遅延させた信号を得るために設けられている遅延回路であり、その遅延時間は、ＮＯＴゲートの接続段数（奇数段）に応じて定まる。

ＮＡＮＤゲート４８は、セレクタ４２の出力信号及びＮＯＴゲート４５の出力信号が入力され、出力がＮＯＴゲート４６の入力に接続されている。ＮＯＴゲート４６の出力は、ＮＯＴゲート４７の入力に接続されている。ＮＯＴゲート４７の出力信号は、インジェクション制御信号ＩＮＪ＿Ｐとなる。ＮＯＴゲート４６及び４７は、主にバッファとして機能し、論理演算処理においては不要であるため、設けなくてもよい。

図９は、第１のインジェクション制御回路４０の動作を示したタイミングチャートである。

エクスクルシブＯＲゲート４１の出力信号Ｏ＿ＸＯＲは、入力信号の排他的論理和となるから、制御信号ＩＮＰの論理と制御信号ＩＮＮ＿１ＵＩの論理とが不一致のとき（タイミングＴ１１以前及びタイミングＴ１３～Ｔ１４）は、ハイレベルであり、制御信号ＩＮＰの論理と制御信号ＩＮＮ＿１ＵＩの論理とが一致するとき（タイミングＴ１１～Ｔ１３及びＴ１４以降）は、ローレベルとなる。セレクタ４２の出力信号Ｏ＿ＭＵＸは、出力信号Ｏ＿ＸＯＲがローレベルのときはハイレベルとなり、出力信号Ｏ＿ＸＯＲがハイレベルのときはローレベルとなる。

ＮＯＴゲート４５の出力信号Ｏ＿ＭＵＸ＿ＤＥＬＡＹは、出力信号Ｏ＿ＭＵＸを奇数回、論理反転させて遅延させた信号となる。したがって、出力信号Ｏ＿ＭＵＸ＿ＤＥＬＡＹは、出力信号Ｏ＿ＭＵＸがローレベルからハイレベルになるタイミング（タイミングＴ１１及びＴ１４）から所定の遅延時間後のタイミング（タイミングＴ１２及びＴ１５）で、ハイレベルからローレベルになる。

ＮＡＮＤゲート４８の出力信号Ｏ＿ＮＡＮＤは、入力信号の否定論理積となるから、出力信号Ｏ＿ＭＵＸ及び出力信号Ｏ＿ＭＵＸ＿ＤＥＬＡＹがいずれもハイレベルである間のみ、ローレベルとなる。したがって、インジェクション制御信号ＩＮＪ＿Ｐも同様に、出力信号Ｏ＿ＭＵＸ及び出力信号Ｏ＿ＭＵＸ＿ＤＥＬＡＹがいずれもハイレベルである間のみ、ローレベルとなる（タイミングＴ１１～Ｔ１２及びＴ１４～Ｔ１５）。

このインジェクション制御信号ＩＮＪ＿Ｐがローレベルとなる時間は、ＮＯＴゲート４３～４５で構成されている遅延回路の遅延時間によって規定される。この時間は、インジェクション制御信号ＩＮＪ＿Ｐのインジェクションパルス幅ＩＰＷであり、トランジスタＰｍ４及びトランジスタＰｅ４がＯＮする時間である。

図１０は、第２のインジェクション制御回路５０の構成を示した回路図である。

制御回路３０は、制御信号ＩＮＮ及びＩＮＰ＿１ＵＩに基づいて、インジェクション制御信号ＩＮＪ＿Ｎを生成し、トランジスタＮｍ４（第２のインジェクション回路）及びトランジスタＮｅ４（第４のインジェクション回路）を制御する第２のインジェクション制御回路５０を含む。

第２のインジェクション制御回路５０は、エクスクルシブＯＲゲート５１、セレクタ５２、５つのＮＯＴゲート５３～５７及びＮＯＲゲート５８を含む。

エクスクルシブＯＲゲート５１は、制御信号ＩＮＮ及びＩＮＰ＿１ＵＩが入力され、出力がセレクタ５２の選択信号入力Ｓに接続されている。セレクタ５２は、ハイレベルの信号Ｈ及びローレベルの信号Ｌが入力され、選択信号入力Ｓの電位に従って、信号Ｈ又はＬのいずれかを選択的に出力する。より具体的には、セレクタ５２の出力は、選択信号入力Ｓがローレベルのときはローレベルとなり、選択信号入力がハイレベルのときはハイレベルとなる。

ＮＯＴゲート５３は、入力がセレクタ５２の出力に接続され、出力がＮＯＴゲート５４の入力に接続されている。ＮＯＴゲート５４の出力は、ＮＯＴゲート５５の入力に接続されている。ＮＯＴゲート５３～５５は、セレクタ５２の出力信号を遅延させた信号を得るために設けられている遅延回路であり、その遅延時間は、ＮＯＴゲートの接続段数（奇数段）に応じて定まる。

ＮＯＲゲート５８は、セレクタ５２の出力信号及びＮＯＴゲート５５の出力信号が入力され、出力がＮＯＴゲート５６の入力に接続されている。ＮＯＴゲート５６の出力は、ＮＯＴゲート５７の入力に接続されている。ＮＯＴゲート５７の出力信号は、インジェクション制御信号ＩＮＪ＿Ｎとなる。ＮＯＴゲート５６及び５７は、主にバッファとして機能し、論理演算処理においては不要であるため、設けなくてもよい。

図１１は、第２のインジェクション制御回路５０の動作を示したタイミングチャートである。

エクスクルシブＯＲゲート５１の出力信号Ｏ＿ＸＯＲは、入力信号の排他的論理和となるから、制御信号ＩＮＮの論理と制御信号ＩＮＰ＿１ＵＩの論理とが不一致のとき（タイミングＴ２１以前及びタイミングＴ２３～Ｔ２４）は、ハイレベルであり、制御信号ＩＮＮの論理と制御信号ＩＮＰ＿１ＵＩの論理とが一致するとき（タイミングＴ２１～Ｔ２３及びＴ２４以降）は、ローレベルとなる。セレクタ５２の出力信号Ｏ＿ＭＵＸは、出力信号Ｏ＿ＸＯＲがローレベルのときはローレベルとなり、出力信号Ｏ＿ＸＯＲがハイレベルのときはハイレベルとなる。

ＮＯＴゲート５５の出力信号Ｏ＿ＭＵＸ＿ＤＥＬＡＹは、出力信号Ｏ＿ＭＵＸを奇数回、論理反転させて遅延させた信号となる。したがって、出力信号Ｏ＿ＭＵＸ＿ＤＥＬＡＹは、出力信号Ｏ＿ＭＵＸがハイレベルからローレベルになるタイミング（タイミングＴ２１及びＴ２４）から所定の遅延時間後のタイミング（タイミングＴ２２及びＴ２５）で、ローレベルからハイレベルになる。

ＮＯＲゲート５８の出力信号Ｏ＿ＮＯＲは、入力信号の否定論理和となるから、出力信号Ｏ＿ＭＵＸ及び出力信号Ｏ＿ＭＵＸ＿ＤＥＬＡＹがいずれもローレベルである間のみ、ハイレベルとなる。したがって、インジェクション制御信号ＩＮＪ＿Ｎも同様に、出力信号Ｏ＿ＭＵＸ及び出力信号Ｏ＿ＭＵＸ＿ＤＥＬＡＹがいずれもローレベルである間のみ、ハイレベルとなる（タイミングＴ２１～Ｔ２２及びＴ２４～Ｔ２５）。

このインジェクション制御信号ＩＮＪ＿Ｎがハイレベルとなる時間は、ＮＯＴゲート５３～５５で構成されている遅延回路の遅延時間によって規定される。この時間は、インジェクション制御信号ＩＮＪ＿Ｎのインジェクションパルス幅ＩＰＷであり、トランジスタＮｍ４及びトランジスタＮｅ４がＯＮする時間である。

図１２及び図１３は、送信機１００の出力電圧を示したタイミングチャートである。図１２は、インジェクション制御を実行しない場合の出力電圧を示したものであり、図１３は、インジェクション制御を実行する場合の出力電圧を示したものである。図１４は、送信機１００の出力電圧波形のシミュレーション結果（ニアエンド）を示したものであり、図１４（Ａ）は、インジェクション制御を実行しない場合、図１４（Ｂ）は、インジェクション制御を実行する場合をそれぞれ示したものである。

終端抵抗ＲＴの電圧ＶＯＤは、インジェクション制御を実行しない場合、ディエンファシス制御によって振幅が変化するタイミング、特に振幅が大きくなるタイミングで信号遷移の遅れが生じやすい（タイミングＴ３１～Ｔ３２及びＴ３３～Ｔ３４）。本発明に係る送信機１００は、そのタイミングで出力電流にインジェクション電流を重畳するインジェクション制御を可能にするものである。本発明に係る送信機１００は、ディエンファシス制御によって終端抵抗ＲＴの電圧ＶＯＤの振幅が変化するタイミングでインジェクション制御を実行することによって、出力電流にインジェクション電流が重畳されて増加するため、信号遷移の立ち上がり応答性が向上し、信号遷移の立ち上がりの遅れを低減することができる（タイミングＴ４１～Ｔ４２及びＴ４５～Ｔ４６）。それによって、信号遷移の立ち上がりの遅れに起因する出力信号波形の劣化を低減することができるので、より高速な信号伝送が可能になるとともに、より高精度なディエンファシスが可能になる。

より具体的には、再び図２を参照しながら説明すると、電源からメインドライバユニット１０ｍへ流れる電流は、トランジスタＰｍ４がＯＮして電源からノードＰＴＡＩＬへの電流経路が構成される間、その電流経路を流れるインジェクション電流Ｉ１がトランジスタＰｍ１を通じて流れる定電流に加算されて増加する。同様に、メインドライバユニット１０ｍからグランドへ流れる電流は、トランジスタＮｍ４がＯＮしてノードＮＴＡＩＬからグランドへの電流経路が構成される間、その電流経路を流れるインジェクション電流Ｉ２がトランジスタＮｍ１を通じて流れる定電流に加算されて増加する。つまり、トランジスタＰｍ４及びＮｍ４がＯＮして定電流経路に並列に別の電流経路が構成されることにより、その間、メインドライバユニット１０ｍの出力電流が増加し、信号遷移の立ち上がり応答性が向上する。

また、電源からエンファシスドライバユニット１０ｅへ流れる電流は、トランジスタＰｅ４がＯＮして電源からノードＰＴＡＩＬ＿１ＵＩへの電流経路が構成される間、その電流経路を流れるインジェクション電流Ｉ３がトランジスタＰｅ１を通じて流れる定電流に加算されて増加する。同様に、エンファシスドライバユニット１０ｅからグランドへ流れる電流は、トランジスタＮｅ４がＯＮしてノードＮＴＡＩＬ＿１ＵＩからグランドへの電流経路が構成される間、その電流経路を流れるインジェクション電流Ｉ４がトランジスタＮｅ１を通じて流れる定電流に加算されて増加する。トランジスタＰｅ４及びＮｅ４がＯＮして定電流経路に並列に別の電流経路が構成されることにより、その間、エンファシスドライバユニット１０ｅの出力電流も増加し、さらに信号遷移の立ち上がり応答性が向上する。

制御回路３０が上記のインジェクション制御を実行するタイミングは、例えば、終端抵抗ＲＴへ流れる出力電流Ｉｍａｉｎの方向と出力電流Ｉｅｍｐの方向が相反する方向から同じ方向へ切り替わるタイミングから所定時間である。このタイミングは、終端抵抗ＲＴの電圧ＶＯＤの振幅が相対的に小さい状態（ディエンファシスが行われている状態）から相対的に大きい状態（ディエンファシスが行われていない状態）に変化するタイミングであるため、前述したように、信号遷移の立ち上がりの遅れが生じやすい（タイミングＴ４１～Ｔ４２及びＴ４５～Ｔ４６）。したがって、このタイミングから所定時間、上記のインジェクション制御を実行することによって、信号遷移の立ち上がりの遅れに起因する出力信号波形の劣化を的確に低減することができる。

図１５は、本発明に係る送信機１００の回路構成の他の実施例を示した回路図である。

図１５の送信機１００の回路構成は、図２の送信機１００のトランジスタＰｍ４、Ｎｍ４、Ｐｅ４及びＮｅ４に代えて、トランジスタＰｍ５、Ｎｍ５、Ｐｅ５及びＮｅ５が設けられている以外は、図２の送信機１００の回路構成と同じである。あるいは、図２の送信機１００に加えて、さらに、トランジスタＰｍ５、Ｎｍ５、Ｐｅ５及びＮｅ５を設けてもよい。

トランジスタＰｍ５及びＰｅ５は、Ｐ型ＭＯＳ電界効果トランジスタである。トランジスタＮｍ５～Ｎｅ５は、Ｎ型ＭＯＳ電界効果トランジスタである。

トランジスタＰｍ５は、ドレインがグランドに接続され、ソースがノードＰＴＡＩＬに接続され、ゲートには、制御回路３０が出力するインジェクション制御信号ＩＮＪ２＿Ｐが入力される。トランジスタＮｍ５は、ソースがノードＮＴＡＩＬに接続され、ドレインが電源に接続され、ゲートには、制御回路３０が出力するインジェクション制御信号ＩＮＪ２＿Ｎが入力される。

トランジスタＰｅ５は、ドレインがグランドに接続され、ソースがノードＰＴＡＩＬ＿１ＵＩに接続され、ゲートには、制御回路３０が出力するインジェクション制御信号ＩＮＪ２＿Ｐが入力される。トランジスタＮｅ５は、ソースがノードＮＴＡＩＬ＿１ＵＩに接続され、ドレインが電源に接続され、ゲートには、制御回路３０が出力するインジェクション制御信号ＩＮＪ２＿Ｎが入力される。

「第５のインジェクション回路」としてのトランジスタＰｍ５は、インジェクション制御信号ＩＮＪ２＿Ｐに従ってトランジスタＰｍ１の出力（ドレイン）からグランドへの電流経路を構成する。「第６のインジェクション回路」としてのトランジスタＮｍ５は、インジェクション制御信号ＩＮＪ２＿Ｎに従って電源からトランジスタＮｍ１の入力（ドレイン）への電流経路を構成する。「第７のインジェクション回路」としてのトランジスタＰｅ５は、インジェクション制御信号ＩＮＪ２＿Ｐに従ってトランジスタＰｅ１の出力（ドレイン）からグランドへの電流経路を構成する。「第８のインジェクション回路」としてのトランジスタＮｅ５は、インジェクション制御信号ＩＮＪ２＿Ｎに従って電源からトランジスタＮｅ１の入力（ドレイン）への電流経路を構成する。

図１６は、第３のインジェクション制御回路６０の構成を示した回路図である。

制御回路３０は、制御信号ＩＮＰ及びＩＮＮ＿１ＵＩに基づいて、インジェクション制御信号ＩＮＪ２＿Ｐを生成し、トランジスタＰｍ５（第５のインジェクション回路）及びトランジスタＰｅ５（第７のインジェクション回路）を制御する第３のインジェクション制御回路６０を含む。

第３のインジェクション制御回路６０は、エクスクルシブＯＲゲート６１、セレクタ６２、５つのＮＯＴゲート６３～６７及びＮＡＮＤゲート６８を含む。

エクスクルシブＯＲゲート６１は、制御信号ＩＮＰ及びＩＮＮ＿１ＵＩが入力され、出力がセレクタ６２の選択信号入力Ｓに接続されている。セレクタ６２は、ローレベル（グランド電位）の信号Ｌ及びハイレベル（電源電圧レベル）の信号Ｈが入力され、選択信号入力Ｓの電位に従って、信号Ｌ又はＨのいずれかを選択的に出力する。より具体的には、セレクタ６２の出力は、選択信号入力Ｓがローレベルのときはローレベルとなり、選択信号入力がハイレベルのときはハイレベルとなる。

ＮＯＴゲート６３は、入力がセレクタ６２の出力に接続され、出力がＮＯＴゲート６４の入力に接続されている。ＮＯＴゲート６４の出力は、ＮＯＴゲート６５の入力に接続されている。ＮＯＴゲート６３～６５は、セレクタ６２の出力信号を遅延させた信号を得るために設けられている遅延回路であり、その遅延時間は、ＮＯＴゲートの接続段数（奇数段）に応じて定まる。

ＮＡＮＤゲート６８は、セレクタ６２の出力信号及びＮＯＴゲート６５の出力信号が入力され、出力がＮＯＴゲート６６の入力に接続されている。ＮＯＴゲート６６の出力は、ＮＯＴゲート６７の入力に接続されている。ＮＯＴゲート６７の出力信号は、インジェクション制御信号ＩＮＪ２＿Ｐとなる。ＮＯＴゲート６６及び６７は、主にバッファとして機能し、論理演算処理においては不要であるため、省略し得る。

図１７は、第３のインジェクション制御回路６０の動作を示したタイミングチャートである。

エクスクルシブＯＲゲート６１の出力信号Ｏ＿ＸＯＲは、入力信号の排他的論理和となるから、制御信号ＩＮＰの論理と制御信号ＩＮＮ＿１ＵＩの論理とが不一致のとき（タイミングＴ５１以前及びタイミングＴ５２～Ｔ５４）は、ハイレベルであり、制御信号ＩＮＰの論理と制御信号ＩＮＮ＿１ＵＩの論理とが一致するとき（タイミングＴ５１～Ｔ５２及びＴ５４以降）は、ローレベルとなる。セレクタ６２の出力信号Ｏ＿ＭＵＸは、出力信号Ｏ＿ＸＯＲがローレベルのときはローレベルとなり、出力信号Ｏ＿ＸＯＲがハイレベルのときはハイレベルとなる。

ＮＯＴゲート６５の出力信号Ｏ＿ＭＵＸ＿ＤＥＬＡＹは、出力信号Ｏ＿ＭＵＸを奇数回、論理反転させて遅延させた信号となる。したがって、出力信号Ｏ＿ＭＵＸ＿ＤＥＬＡＹは、出力信号Ｏ＿ＭＵＸがローレベルからハイレベルになるタイミング（タイミングＴ５２）から所定の遅延時間後のタイミング（タイミングＴ５３）で、ハイレベルからローレベルになる。

ＮＡＮＤゲート６８の出力信号Ｏ＿ＮＡＮＤは、入力信号の否定論理積となるから、出力信号Ｏ＿ＭＵＸ及び出力信号Ｏ＿ＭＵＸ＿ＤＥＬＡＹがいずれもハイレベルである間のみ、ローレベルとなる。したがって、インジェクション制御信号ＩＮＪ２＿Ｐも同様に、出力信号Ｏ＿ＭＵＸ及び出力信号Ｏ＿ＭＵＸ＿ＤＥＬＡＹがいずれもハイレベルである間のみ、ローレベルとなる（タイミングＴ５２～Ｔ５３）。

このインジェクション制御信号ＩＮＪ２＿Ｐがローレベルとなる時間は、ＮＯＴゲート６３～６５で構成されている遅延回路の遅延時間によって規定される。この時間は、インジェクション制御信号ＩＮＪ２＿Ｐのインジェクションパルス幅ＩＰＷであり、トランジスタＰｍ５及びトランジスタＰｅ５がＯＮする時間である。

図１８は、第４のインジェクション制御回路７０の構成を示した回路図である。

制御回路３０は、制御信号ＩＮＮ及びＩＮＰ＿１ＵＩに基づいて、インジェクション制御信号ＩＮＪ２＿Ｎを生成し、トランジスタＮｍ５（第６のインジェクション回路）及びトランジスタＮｅ５（第８のインジェクション回路）を制御する第４のインジェクション制御回路７０を含む。

第２のインジェクション制御回路７０は、エクスクルシブＯＲゲート７１、セレクタ７２、５つのＮＯＴゲート７３～７７及びＮＯＲゲート７８を含む。

エクスクルシブＯＲゲート７１は、制御信号ＩＮＮ及びＩＮＰ＿１ＵＩが入力され、出力がセレクタ７２の選択信号入力Ｓに接続されている。セレクタ７２は、ハイレベルの信号Ｈ及びローレベルの信号Ｌが入力され、選択信号入力Ｓの電位に従って、信号Ｈ又はＬのいずれかを選択的に出力する。より具体的には、セレクタ７２の出力は、選択信号入力Ｓがローレベルのときはハイレベルとなり、選択信号入力がハイレベルのときはローレベルとなる。

ＮＯＴゲート７３は、入力がセレクタ７２の出力に接続され、出力がＮＯＴゲート７４の入力に接続されている。ＮＯＴゲート７４の出力は、ＮＯＴゲート７５の入力に接続されている。ＮＯＴゲート７３～７５は、セレクタ７２の出力信号を遅延させた信号を得るために設けられている遅延回路であり、その遅延時間は、ＮＯＴゲートの接続段数（奇数段）に応じて定まる。

ＮＯＲゲート７８は、セレクタ７２の出力信号及びＮＯＴゲート７５の出力信号が入力され、出力がＮＯＴゲート７６の入力に接続されている。ＮＯＴゲート７６の出力は、ＮＯＴゲート７７の入力に接続されている。ＮＯＴゲート７７の出力信号は、インジェクション制御信号ＩＮＪ２＿Ｎとなる。ＮＯＴゲート７６及び７７は、主にバッファとして機能し、論理演算処理においては不要であるため、設けなくてもよい。

図１９は、第４のインジェクション制御回路７０の動作を示したタイミングチャートである。

エクスクルシブＯＲゲート７１の出力信号Ｏ＿ＸＯＲは、入力信号の排他的論理和となるから、制御信号ＩＮＮの論理と制御信号ＩＮＰ＿１ＵＩの論理とが不一致のとき（タイミングＴ６１以前及びタイミングＴ６２～Ｔ６４）は、ハイレベルであり、制御信号ＩＮＮの論理と制御信号ＩＮＰ＿１ＵＩの論理とが一致するとき（タイミングＴ６１～Ｔ６２及びＴ６４以降）は、ローレベルとなる。セレクタ７２の出力信号Ｏ＿ＭＵＸは、出力信号Ｏ＿ＸＯＲがローレベルのときはハイレベルとなり、出力信号Ｏ＿ＸＯＲがハイレベルのときはローレベルとなる。

ＮＯＴゲート７５の出力信号Ｏ＿ＭＵＸ＿ＤＥＬＡＹは、出力信号Ｏ＿ＭＵＸを奇数回、論理反転させて遅延させた信号となる。したがって、出力信号Ｏ＿ＭＵＸ＿ＤＥＬＡＹは、出力信号Ｏ＿ＭＵＸがハイレベルからローレベルになるタイミング（タイミングＴ６２）から所定の遅延時間後のタイミング（タイミングＴ６３）で、ローレベルからハイレベルになる。

ＮＯＲゲート７８の出力信号Ｏ＿ＮＯＲは、入力信号の否定論理和となるから、出力信号Ｏ＿ＭＵＸ及び出力信号Ｏ＿ＭＵＸ＿ＤＥＬＡＹがいずれもローレベルである間のみ、ハイレベルとなる。したがって、インジェクション制御信号ＩＮＪ＿Ｎも同様に、出力信号Ｏ＿ＭＵＸ及び出力信号Ｏ＿ＭＵＸ＿ＤＥＬＡＹがいずれもローレベルである間のみ、ハイレベルとなる（タイミングＴ６２～Ｔ６３）。

このインジェクション制御信号ＩＮＪ２＿Ｎがハイレベルとなる時間は、ＮＯＴゲート７３～７５で構成されている遅延回路の遅延時間によって規定される。この時間は、インジェクション制御信号ＩＮＪ２＿Ｎのインジェクションパルス幅ＩＰＷであり、トランジスタＮｍ５及びトランジスタＮｅ５がＯＮする時間である。

このように、制御回路３０が上記のインジェクション制御を実行するタイミングは、例えば、終端抵抗ＲＴへ流れる出力電流Ｉｍａｉｎの方向と出力電流Ｉｅｍｐの方向が同じ方向から相反する方向へ切り替わるタイミングから所定時間としてもよい。このタイミングは、終端抵抗ＲＴの電圧ＶＯＤの振幅が相対的に大きい状態（ディエンファシスが行われていない状態）から相対的に小さい状態（ディエンファシスが行われている状態）に変化するタイミングであるため、信号遷移の立ち下がりの遅れが生じやすい（タイミングＴ４３～Ｔ４４）。したがって、このタイミングから所定時間、上記のインジェクション制御を実行することによって、信号遷移の立ち下がりの遅れに起因する出力信号波形の劣化を的確に低減することができる。

より具体的には、再び図１５を参照しながら説明すると、電源からメインドライバユニット１０ｍへ流れる電流は、トランジスタＰｍ５がＯＮしてノードＰＴＡＩＬからグランドへの電流経路が構成される間、その電流経路を流れるインジェクション電流Ｉ５がトランジスタＰｍ１を通じて流れる定電流から減算されて減少する。同様に、メインドライバユニット１０ｍからグランドへ流れる電流は、トランジスタＮｍ５がＯＮして電源からノードＮＴＡＩＬへの電流経路が構成される間、その電流経路を流れるインジェクション電流Ｉ６がトランジスタＮｍ１を通じて流れる定電流から減算されて減少する。つまり、トランジスタＰｍ５及びＮｍ５がＯＮして定電流経路とは逆方向の電流経路が構成されることにより、その間、メインドライバユニット１０ｍの出力電流が減少し、信号遷移の立ち下がりの応答性が向上する。

また、電源からエンファシスドライバユニット１０ｅへ流れる電流は、トランジスタＰｅ５がＯＮしてノードＰＴＡＩＬ＿１ＵＩからグランドへの電流経路が構成される間、その電流経路を流れるインジェクション電流Ｉ７がトランジスタＰｅ１を通じて流れる定電流から減算されて減少する。同様に、エンファシスドライバユニット１０ｅからグランドへ流れる電流は、トランジスタＮｅ５がＯＮして電源からノードＮＴＡＩＬ＿１ＵＩへの電流経路が構成される間、その電流経路を流れるインジェクション電流Ｉ８がトランジスタＮｅ１を通じて流れる定電流から減算されて減少する。トランジスタＰｅ５及びＮｅ５がＯＮして定電流経路とは逆方向の電流経路が構成されることにより、その間、エンファシスドライバユニット１０ｅの出力電流も減少し、さらに信号遷移の立ち下がり応答性が向上する。

本発明に係る送信機１００において、インジェクション電流Ｉ１～Ｉ８は、例えば、トランジスタＰｍ４、Ｎｍ４、Ｐｅ４及びＮｅ４並びにトランジスタＰｍ５、Ｎｍ５、Ｐｅ５及びＮｅ５の各々のサイズ（ゲート幅等）を調整することによって、適切な電流値に設定することができる。適切な電流値は、例えば回路シミュレーションの結果から決定することができる。また、インジェクション制御信号ＩＮＪ＿Ｐとインジェクション制御信号ＩＮＪ＿Ｎは、インジェクションパルスに起因する高周波ノイズを低減する上では、可能な限りタイミング及びインジェクションパルス幅ＩＰＷを高精度に一致させるのが好ましい。同様に、インジェクション制御信号ＩＮＪ２＿Ｐとインジェクション制御信号ＩＮＪ２＿Ｎは、インジェクションパルスに起因する高周波ノイズを低減する上では、可能な限りタイミング及びインジェクションパルス幅ＩＰＷを高精度に一致させるのが好ましい。また、インジェクションパルス幅ＩＰＷは、終端抵抗ＲＴの電圧ＶＯＤの振幅にオーバーシュートが生じないようにする上で、例えば、１ＵＩの幅より十分小さいのが好ましく、１ＵＩを超えないのが好ましい。

また、本発明に係る送信機１００において、制御回路３０は、制御信号ＩＮＰ及びＩＮＮをメインドライバユニット１０ｍへ出力するタイミング、並びに制御信号ＩＮＰ＿１ＵＩ及びＩＮＮ＿１ＵＩをエンファシスドライバユニット１０ｅへ出力するタイミングを遅延させてもよい。それによって、第１のインジェクション制御回路４０、第２のインジェクション制御回路５０、第３のインジェクション制御回路６０及び第４のインジェクション制御回路７０で生ずる遅延時間に起因して、インジェクション制御信号ＩＮＪ＿Ｐ及びＩＮＪ＿Ｎの出力タイミング並びにインジェクション制御信号ＩＮＪ２＿Ｐ及びＩＮＪ２＿Ｎの出力タイミングが的確なタイミングに間に合わないような場合、メインドライバユニット１０ｍ及びエンファシスドライバユニット１０ｅの動作タイミングを遅らせてタイミングを合わせることが可能になる。

また、本発明に係る送信機１００において、メインドライバユニット１０ｍは、電源からノードＰＴＡＩＬへの電流経路を構成するインジェクション回路として、トランジスタＰｍ４に加えて、さらに別のトランジスタ等を含んでもよい。さらに、ノードＮＴＡＩＬからグランドへの電流経路を構成するインジェクション回路として、トランジスタＮｍ４に加えて、さらに別のトランジスタ等を含んでもよい。同様に、エンファシスドライバユニット１０ｅは、電源からノードＰＴＡＩＬ＿１ＵＩへの電流経路を構成するインジェクション回路として、トランジスタＰｅ４に加えて、さらに別のトランジスタ等を含んでもよい。さらに、ノードＮＴＡＩＬ＿１ＵＩからグランドへの電流経路を構成するインジェクション回路として、トランジスタＮｅ４に加えて、さらに別のトランジスタ等を含んでもよい。それによって、インジェクション電流Ｉ１～Ｉ４の電流値を調整することができるので、より的確なインジェクション制御が可能になる。

また、本発明に係る送信機１００において、メインドライバユニット１０ｍは、ノードＰＴＡＩＬからグランドへの電流経路を構成するインジェクション回路として、トランジスタＰｍ５に加えて、さらに別のトランジスタ等を含んでもよい。さらに、電源からノードＮＴＡＩＬへの電流経路を構成するインジェクション回路として、トランジスタＮｍ５に加えて、さらに別のトランジスタ等を含んでもよい。同様に、エンファシスドライバユニット１０ｅは、ノードＰＴＡＩＬ＿１ＵＩからグランドへの電流経路を構成するインジェクション回路として、トランジスタＰｅ５に加えて、さらに別のトランジスタ等を含んでもよい。さらに、電源からノードＮＴＡＩＬ＿１ＵＩへの電流経路を構成するインジェクション回路として、トランジスタＮｅ５に加えて、さらに別のトランジスタ等を含んでもよい。それによって、インジェクション電流Ｉ５～Ｉ８の電流値を調整することができるので、より的確なインジェクション制御が可能になる。

上記各実施形態は、本発明を説明するための例示であり、本発明をこれらの実施形態にのみ限定する趣旨ではない。本発明は、その要旨を逸脱しない限り、さまざまな形態で実施することができる。

例えば、本明細書に開示される方法においては、その結果に矛盾が生じない限り、ステップ、動作又は機能を並行して又は異なる順に実施しても良い。説明されたステップ、動作及び機能は、単なる例として提供されており、ステップ、動作及び機能のうちのいくつかは、発明の要旨を逸脱しない範囲で、省略でき、また、互いに結合させることで一つのものとしてもよく、また、他のステップ、動作又は機能を追加してもよい。

また、本明細書では、さまざまな実施形態が開示されているが、一の実施形態における特定のフィーチャ（技術的事項）を適宜改良しながら、他の実施形態に追加し、又は該他の実施形態における特定のフィーチャと置換することができ、そのような形態も本発明の要旨に含まれる。

本発明は、送信回路の分野に広く利用することができる。

１０ ドライバユニット
１０ｅ エンファシスドライバユニット
１０ｍ メインドライバユニット
２０ バイアス回路
３０ 制御回路
４０ 第１のインジェクション制御回路
５０ 第２のインジェクション制御回路
６０ 第３のインジェクション制御回路
７０ 第４のインジェクション制御回路
１００ 送信機
２００ 受信機

Claims (16)

1. 終端抵抗に並列に接続され、前記終端抵抗に流れる電流の大きさ及び方向を制御する電流出力回路と、
   入力信号に基づいて、第１の制御信号対及び前記第１の制御信号対を論理反転かつ遅延させた第２の制御信号対を生成する制御回路と、を備え、
   前記電流出力回路は、前記第１の制御信号対及び前記第２の制御信号対に従って制御され、前記電流出力回路の出力電流にインジェクション電流を重畳する電流重畳回路を含み、
   前記電流出力回路は、
   終端抵抗に並列に接続され、前記終端抵抗に所定の電流を流すとともに、前記第１の制御信号対に従って電流の方向を制御する第１のドライバ回路と、
   前記終端抵抗に並列に接続され、前記終端抵抗に所定の電流を流すとともに、前記第２の制御信号対に従って電流の方向を制御する第２のドライバ回路と、を含み、
   前記制御回路は、前記第１のドライバ回路から前記終端抵抗へ流れる電流の方向と前記第２のドライバ回路から前記終端抵抗へ流れる電流の方向が相反する方向から同じ方向へ切り替わるタイミングから所定時間、前記電流出力回路の出力電流に前記インジェクション電流が重畳されるように、前記電流重畳回路を制御する、
   送信回路。
2. 請求項１に記載の送信回路であって、
   前記第１のドライバ回路は、
   第１の差動回路と、
   電源から前記第１の差動回路へ流れる電流を定電流制御する第１の定電流回路と、
   前記第１の差動回路からグランドへ流れる電流を定電流制御する第２の定電流回路と、を含み、
   前記電流重畳回路は、
   前記第１の定電流回路に並列に電流経路を構成する第１のインジェクション回路と、
   前記第２の定電流回路に並列に電流経路を構成する第２のインジェクション回路と、を含む、送信回路。
3. 請求項２に記載の送信回路であって、前記第２のドライバ回路は、
   第２の差動回路と、
   前記電源から前記第２の差動回路へ流れる電流を定電流制御する第３の定電流回路と、
   前記第２の差動回路から前記グランドへ流れる電流を定電流制御する第４の定電流回路と、を含み、
   前記電流重畳回路は、
   前記第３の定電流回路に並列に電流経路を構成する第３のインジェクション回路と、
   前記第４の定電流回路に並列に電流経路を構成する第４のインジェクション回路と、を含む、送信回路。
4. 請求項３に記載の送信回路であって、前記タイミングは、前記終端抵抗の電圧の振幅が第１の状態から前記第１の状態よりも大きい第２の状態に変化するタイミングである、送信回路。
5. 請求項３又は４に記載の送信回路であって、前記制御回路は、前記第１の制御信号対及び前記第２の制御信号対に基づいて、前記第１～第４のインジェクション回路を制御する、送信回路。
6. 請求項５に記載の送信回路であって、前記制御回路は、前記第１の制御信号対及び前記第２の制御信号対に基づいて、前記第１及び第３のインジェクション回路を制御する第１のインジェクション制御回路と、前記第１の制御信号対及び前記第２の制御信号対に基づいて、前記第２及び第４のインジェクション回路を制御する第２のインジェクション制御回路と、を含む、送信回路。
7. 請求項３～６のいずれか１項に記載の送信回路であって、前記第１～第４のインジェクション回路の各々は、電流値が異なる複数の電流経路を含む、送信回路。
8. 請求項１に記載の送信回路であって、
   前記第１のドライバ回路は、
   第１の差動回路と、
   電源から前記第１の差動回路へ流れる電流を定電流制御する第１の定電流回路と、
   前記第１の差動回路からグランドへ流れる電流を定電流制御する第２の定電流回路と、を含み、
   前記電流重畳回路は、
   前記第１の定電流回路に接続され前記グランドへの電流経路を構成する第５のインジェクション回路と、
   前記第２の定電流回路に接続され前記電源への電流経路を構成する第６のインジェクション回路と、を含む、送信回路。
9. 請求項８に記載の送信回路であって、
   前記第２のドライバ回路は、
   第２の差動回路と、
   前記電源から前記第２の差動回路へ流れる電流を定電流制御する第３の定電流回路と、
   前記第２の差動回路から前記グランドへ流れる電流を定電流制御する第４の定電流回路と、を含み、
   前記電流重畳回路は、
   前記第３の定電流回路に接続され前記グランドへの電流経路を構成する第７のインジェクション回路と、
   前記第４の定電流回路に接続され前記電源への電流経路を構成する第８のインジェクション回路と、を含む、送信回路。
10. 請求項９に記載の送信回路であって、前記タイミングは、前記終端抵抗の電圧の振幅が第１の状態から前記第１の状態よりも小さい第２の状態に変化するタイミングである、送信回路。
11. 請求項９又は１０に記載の送信回路であって、前記制御回路は、前記第１の制御信号対及び前記第２の制御信号対に基づいて、前記第５～第８のインジェクション回路を制御する、送信回路。
12. 請求項１１に記載の送信回路であって、前記制御回路は、前記第１の制御信号対及び前記第２の制御信号対に基づいて、前記第５及び第７のインジェクション回路を制御する第３のインジェクション制御回路と、前記第１の制御信号対及び前記第２の制御信号対に基づいて、前記第６及び第８のインジェクション回路を制御する第４のインジェクション制御回路と、を含む、送信回路。
13. 請求項９～１２のいずれか１項に記載の送信回路であって、前記第５～第８のインジェクション回路の各々は、電流値が異なる複数の電流経路を含む、送信回路。
14. 請求項３～１３のいずれか１項に記載の送信回路であって、前記制御回路は、前記第１の制御信号対及び前記第２の制御信号対を前記第１のドライバ回路及び前記第２のドライバ回路へ出力するタイミングを遅延させる、送信回路。
15. 請求項３～１４のいずれか１項に記載の送信回路であって、前記第１の差動回路及び前記第２の差動回路は、コンプリメンタリ出力の差動回路であり、
    前記第１の制御信号対は、前記入力信号及び前記入力信号を論理反転させた信号を含み、前記第２の制御信号対は、前記入力信号を遅延させた信号及び前記入力信号を論理反転かつ遅延させた信号を含む、送信回路。
16. 終端抵抗に並列に接続され、前記終端抵抗に流れる電流の大きさ及び方向を制御する電流出力回路を備える送信回路の制御方法であって、
    前記電流出力回路は、
    終端抵抗に並列に接続され、前記終端抵抗に所定の電流を流すとともに、前記第１の制御信号対に従って電流の方向を制御する第１のドライバ回路と、
    前記終端抵抗に並列に接続され、前記終端抵抗に所定の電流を流すとともに、前記第２の制御信号対に従って電流の方向を制御する第２のドライバ回路と、を含み、
    前記方法は、
    入力信号に基づいて、第１の制御信号対及び前記第１の制御信号対を論理反転かつ遅延させた第２の制御信号対を生成することと、
    前記第１の制御信号対及び前記第２の制御信号対に従って、前記電流出力回路を制御するとともに、前記電流出力回路の出力電流にインジェクション電流を重畳することと、を含み、
    前記インジェクション電流を重畳することは、前記第１のドライバ回路から前記終端抵抗へ流れる電流の方向と前記第２のドライバ回路から前記終端抵抗へ流れる電流の方向が同じ方向から相反する方向へ切り替わるタイミングから所定時間、前記電流出力回路の出力電流に前記インジェクション電流が重畳することを含む、
    送信回路の制御方法。

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