KR102546914B1 - 송신기에서 변조 신호를 생성하기 위한 송신기 회로 및 방법 - Google Patents

송신기에서 변조 신호를 생성하기 위한 송신기 회로 및 방법 Download PDF

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Abstract

집적 회로의 송신기에서 변조 신호를 생성하기 위한 송신기 회로가 설명된다. 송신기 회로는 차동(differential) 입력 신호를 수신하고 제1 전류 경로의 제1 출력 노드(310) 및 제2 전류 경로의 제2 출력 노드(311)에서 차동 출력 신호를 생성하도록 구성된 멀티플렉싱 회로(305)를 갖는 멀티플렉싱 스테이지(302)를 포함하고, 멀티플렉싱 스테이지는 제1 출력 노드 및 제2 출력 노드에서 생성된 차동 출력 신호의 스윙을 증가시키도록 구성된 이득 회로를 갖는다. 집적 회로의 송신기에서 변조 신호를 생성하는 방법이 또한 설명된다.

Description

송신기에서 변조 신호를 생성하기 위한 송신기 회로 및 방법
본 발명은 일반적으로 집적 회로 디바이스에 관한 것이며, 구체적으로는 집적 회로 디바이스에서 변조 신호를 생성하기 위한 회로 및 방법에 관한 것이다.
데이터 전송 속도와 품질은 데이터 통신 시스템과 네트워크의 중요한 양태이다. 데이터는 상이한 데이터 전송 프로토콜에 따라 전송될 수 있다. 4 레벨 펄스 진폭 변조(PAM4)와 같은 멀티레벨 신호 변조는 대역폭이 제한된 데이터 통신 채널에서 데이터 속도를 증대시키기 위해 사용된다. 데이터 전송을 가능하게 하는 집적 회로는 데이터 통신 시스템과 네트워크의 중요한 부분이다. 집적 회로의 트랜지스터 크기 및 동작 전압과 같은, 동작 및 설계 특성이 계속해서 변함에 따라, 송신기 회로의 성능이 영향을 받을 수 있다.
초당 20기가비트(Gb/s)를 넘는 데이터 속도를 갖는 기가비트 트랜스시버(gigabit transceiver; GT)에 있어서, 송신기 직렬화기 내에서 가장 마지막에 있는 멀티플렉싱 셀은 통상적으로, 전류 모드 논리(current mode logic; CML) 드라이버 스테이지와 같은, 출력 드라이버 스테이지를 구동하는 전치 드라이버 스테이지(pre-driver stage)에 결합된다. 전치 드라이버 스테이지는 약 1V의 출력 스윙을 제공하고, 클록 스위칭 리플을 50mV 미만의 레벨로 억제하며, 약 10ps~15ps의 상승/하강 시간을 가져야 한다. 그러나, 대역폭 제한뿐만이 아니라 이득의 부족으로 인해 CML 스테이지에서 이러한 요건들 모두를 함께 충족시키는 것은 어렵다.
따라서, 집적 회로의 개선된 송신기 회로를 제공하는 회로 및 방법이 요망된다.
집적 회로의 송신기에서 변조 신호를 생성하기 위한 송신기 회로가 설명된다. 송신기 회로는 차동(differential) 입력 신호를 수신하고 제1 전류 경로의 제1 출력 노드 및 제2 전류 경로의 제2 출력 노드에서 차동 출력 신호를 생성하도록 구성된 멀티플렉싱 회로를 갖는 멀티플렉싱 스테이지를 포함하고, 멀티플렉싱 스테이지는 제1 출력 노드 및 제2 출력 노드에서 생성된 차동 출력 신호의 스윙을 증가시키도록 구성된 이득 회로를 갖는다.
선택적으로, 멀티플렉싱 스테이지의 이득 회로 및 멀티플렉싱 회로는 의사 H 셀(Pseudo H-cell)로서 기능할 수 있다.
선택적으로, 의사 H 셀은 기준 전압과 제1 출력 노드 사이에 결합된 제1 트랜지스터, 제1 출력 노드와 접지 노드 사이에 결합된 제2 트랜지스터, 기준 전압과 제2 출력 노드 사이에 결합된 제3 트랜지스터, 및 제2 출력 노드와 접지 노드 사이에 결합된 제4 트랜지스터를 포함할 수 있다. 제1 트랜지스터의 게이트는 제2 트랜지스터의 게이트에 결합될 수 있고, 제3 트랜지스터의 게이트는 제4 트랜지스터의 게이트에 결합될 수 있다.
선택적으로, 송신기 회로는 제1 트랜지스터와 제2 트랜지스터 사이에 결합된 제5 트랜지스터, 및 제3 트랜지스터와 제4 트랜지스터 사이에 결합된 제6 트랜지스터를 더 포함할 수 있다. 제5 트랜지스터의 게이트 및 제6 트랜지스터의 게이트는 클록 신호를 수신하도록 구성될 수 있다.
선택적으로, 멀티플렉싱 스테이지의 이득 회로 및 멀티플렉싱 회로는 긍정 피드백(positive feedback)을 갖는 의사 H 셀로서 기능한다.
선택적으로, 의사 H 셀은 기준 전압과 제1 출력 노드 사이에 결합된 제1 트랜지스터, 제1 출력 노드와 접지 노드 사이에 결합된 제2 트랜지스터, 기준 전압과 제2 출력 노드 사이에 결합된 제3 트랜지스터, 및 제2 출력 노드와 접지 노드 사이에 결합된 제4 트랜지스터를 포함할 수 있다. 제1 트랜지스터의 게이트는 제3 트랜지스터의 드레인에 결합될 수 있고, 제3 트랜지스터의 게이트는 제1 트랜지스터의 드레인에 결합될 수 있다.
선택적으로, 송신기 회로는 제1 트랜지스터와 제2 트랜지스터 사이에 결합된 제5 트랜지스터, 및 제3 트랜지스터와 제4 트랜지스터 사이에 결합된 제6 트랜지스터를 더 포함할 수 있다. 제5 트랜지스터의 게이트 및 제6 트랜지스터의 게이트는 클록 신호를 수신하도록 구성될 수 있다.
선택적으로, 송신기 회로는, 제1 전류 경로와 제2 전류 경로에 결합되어 제1 전류 경로와 제2 전류 경로에서 전류의 흐름을 가능하게 하도록 하는 트랜지스터를 더 포함할 수 있다.
선택적으로, 송신기 회로는 노드에서 직렬로 결합된 제1 저항기와 제2 저항기, 및 기준 전압과 노드 사이에 결합된 커패시터를 더 포함할 수 있다.
선택적으로, 멀티플렉싱 회로는 차동 입력 신호와 클록 신호를 수신하도록 구성된 제1 멀티플렉서부를 갖는 차동 멀티플렉싱 회로를 포함할 수 있고, 차동 출력 신호는 클록 신호에 응답하여 제1 출력 노드와 제2 출력 노드에서 생성될 수 있다.
선택적으로, 차동 멀티플렉싱 회로는 차동 멀티플렉싱 스테이지의 제2 차동 입력 신호 및 반전된 클록 신호를 수신하도록 구성된 제2 멀티플렉서부를 포함할 수 있고, 차동 출력 신호는 반전된 클록 신호에 응답하여 제1 출력 노드와 제2 출력 노드에서 생성될 수 있다.
선택적으로, 송신기 회로는 제1 출력 노드와 제2 출력 노드에서 제2 멀티플렉싱부에 의해 생성된 차동 출력 신호의 스윙을 증가시키도록 구성된 제2 이득 회로를 더 포함할 수 있다.
선택적으로, 제1 멀티플렉서부는 차동 입력 신호를 수신하도록 구성된 제1 트랜지스터와 제2 트랜지스터, 제1 트랜지스터와 병렬로 결합된 제3 트랜지스터, 및 제2 트랜지스터와 병렬로 결합된 제4 트랜지스터를 포함할 수 있다. 제2 멀티플렉서부는 제2 차동 입력 신호를 수신하도록 구성된 제5 트랜지스터와 제6 트랜지스터, 제5 트랜지스터와 병렬로 결합된 제7 트랜지스터, 및 제6 트랜지스터와 병렬로 결합된 제8 트랜지스터를 포함할 수 있다. 반전된 클록 신호는 제5, 제6, 제7, 및 제8 트랜지스터들 각각의 게이트에 결합될 수 있다.
선택적으로, 송신기 회로는 드라이버 스테이지를 더 포함할 수 있으며, 드라이버 스테이지의 제1 입력부는 멀티플렉싱 스테이지의 제1 출력 노드에 직접 연결되고, 드라이버 스테이지의 제2 입력부는 멀티플렉싱 스테이지의 제2 출력 노드에 직접 연결된다.
집적 회로의 송신기에서 변조 신호를 생성하기 위한 방법이 또한 설명된다. 본 방법은, 차동 입력 신호를, 제1 출력 노드를 갖는 제1 전류 경로 및 제2 출력 노드를 갖는 제2 전류 경로를 포함하는 멀티플렉싱 회로를 갖는 멀티플렉싱 스테이지에 결합시키는 단계; 제1 전류 경로의 제1 출력 노드 및 제2 전류 경로의 제2 출력 노드에서 생성된 차동 출력 신호의 스윙을 증가시키기 위해 멀티플렉싱 스테이지에서 이득 회로를 구현하는 단계; 및 제1 전류 경로의 제1 출력 노드 및 제2 전류 경로의 제2 출력 노드에서 차동 출력 신호를 생성하는 단계를 포함한다.
선택적으로, 본 방법은 제1 출력 노드를 드라이버 스테이지의 제1 입력부에 직접 결합시키고 제2 출력 노드를 드라이버 스테이지의 제2 입력부에 직접 결합시키는 단계를 더 포함한다.
선택적으로, 이득 회로를 구현하는 단계는 제1 트랜지스터를 기준 전압과 제1 출력 노드 사이에 결합시키고 제2 트랜지스터를 기준 전압과 제2 출력 노드 사이에 결합시키는 단계를 포함할 수 있다.
선택적으로, 본 방법은 제1 트랜지스터의 게이트를 멀티플렉서 회로의 데이터 입력부에 결합시키고 제2 트랜지스터의 게이트를 멀티플렉서 회로의 반전된 데이터 입력부에 결합시키는 단계를 더 포함한다.
선택적으로, 본 방법은 제1 트랜지스터의 게이트를 제2 트랜지스터의 드레인에 결합시키고 제2 트랜지스터의 게이트를 제1 트랜지스터의 드레인에 결합시키는 단계를 더 포함한다.
선택적으로, 차동 입력 신호를 멀티플렉싱 스테이지에 결합시키는 단계는 제1 차동 입력 데이터를 제1 멀티플렉서부에 결합시키는 단계를 포함하고, 제1 차동 입력 데이터에 기초한 차동 출력 신호는 클록 신호에 응답하여 제1 출력 노드 및 제2 출력 노드에서 생성된다. 본 방법은 제2 차동 입력 데이터를 제2 멀티플렉서부에 결합시키는 단계를 더 포함하고, 제2 차동 입력 데이터에 기초한 차동 출력 신호는 반전된 클록 신호에 응답하여 제1 출력 노드 및 제2 출력 노드에서 생성된다.
아래의 상세한 설명 및 청구항의 고려로부터 다른 특징들이 인식될 것이다.
도 1은 데이터를 송신하기 위한 송신기 회로를 갖는 집적 회로 디바이스의 블록도이다.
도 2는 데이터와 관련된 비제로 복귀(non-return to zero; NRZ) 패턴을 도시하는 아이 다이어그램(eye diagram)이다.
도 3은 NRZ 데이터를 생성하기 위한 집적 회로의 송신기에서 변조 신호를 생성하기 위한 회로의 블록도이다.
도 4는 NRZ 데이터를 생성하기 위한 집적 회로의 송신기에서 변조 신호를 생성하기 위한 회로의 다른 블록도이다.
도 5는 도 4의 회로의 동작을 도시하는 타이밍도이다.
도 6은 데이터와 관련된 PAM4 패턴을 도시하는 아이 다이어그램이다. 도 7은 PAM4 신호를 생성하기 위한 집적 회로의 송신기에서 변조 신호를 생성하기 위한 회로의 블록도이다.
도 8은 PAM4 신호를 생성하기 위한 집적 회로의 송신기에서 변조 신호를 생성하기 위한 회로의 다른 블록도이다.
도 9는 집적 회로의 송신기에서 변조 신호를 생성하는 방법을 도시하는 흐름도이다.
본 회로 및 방법은 고 출력 스윙, 클록 스위칭 노이즈의 개선된 억제, 개선된 성능, 저전력 및 높은 대역폭을 갖는 멀티플렉서를 제공한다. 송신기 직렬화기의 가장 마지막 스테이지를 NRZ 데이터의 경우 대응하는 클록에 의해 2회 슬라이싱하는 2:1 멀티플렉서(MUX)라고 부르거나 또는 PAM4 데이터의 경우 4회 슬라이싱하는 4:2 멀티플렉서라고 부른다. 멀티플렉서는 추가적인 전치 드라이버없이 CML 드라이버와 같은, 출력 드라이버를 직접 구동하는데 사용될 수 있다. 다양한 구현들에 따라, 멀티플렉서의 통합된 이득 스테이지가 제공된다. 예를 들어, 의사 H 셀 토폴로지는 출력 드라이버 스테이지에 대한 필요한 이득을 제공하기 위해 멀티플렉서로 구현될 수 있다.
본 명세서는 신규한 것으로서 간주되는 본 발명의 하나 이상의 구현예들의 특징들을 정의하는 청구항들을 포함하지만, 본 회로와 방법은 도면들과 함께 상세한 설명을 고려함으로써 보다 잘 이해될 수 있을 것으로 여겨진다. 다양한 회로와 방법이 개시되지만, 본 회로와 방법은 다양한 다른 형태들로 구체화될 수 있는 발명적 구성의 예시에 불과하다는 것을 이해해야 한다. 그러므로, 본 명세서 내에서 개시된 특정한 구조적 및 기능적 세부사항들은 제한적인 의미로서 해석되어서는 안되며, 청구항들에 대한 기초로서 그리고 본 발명분야의 당업자로 하여금 사실상 어떠한 적절하게 상세한 구조로 본 발명 구성을 다양하게 활용하도록 교시하기 위한 대표적인 기초자료로서 해석되어야 한다. 뿐만 아니라, 본 여기서 사용된 용어들 및 어구들은 제한적인 의미로서 의도된 것이라기 보다는, 본 회로와 방법의 이해가능한 설명을 제공하기 위한 것이다.
먼저 도 1을 참조하면, 데이터를 송신하기 위한 송신기 회로를 갖는 집적 회로 디바이스의 블록도가 도시된다. 구체적으로, 입력/출력 포트(102)는
구성 메모리(108)를 갖는 프로그래밍가능한 자원(106)을 제어하는 제어 회로(104)에 결합된다. 구성 데이터는 구성 제어기(110)에 의해 구성 메모리(108)에 제공될 수 있다. 구성 데이터는 구성가능한 논리 엘리먼트(109)의 동작을 인에이블시킨다. 프로그래밍가능한 자원을 갖는 디바이스가 예로서 도시되었지만, 변조 신호를 생성하기 위한 회로와 방법은 임의의 유형의 집적 회로로 구현될 수 있음을 이해해야 한다. 메모리(112)는 제어 회로(104) 및 프로그래밍가능한 자원(106)에 결합될 수 있다. 송신기 회로(114)는 제어 회로(104), 프로그래밍가능한 자원(106), 및 메모리(112)에 결합될 수 있고, I/O 포트(116)를 통해 집적 회로 디바이스 외부로 신호를 송신할 수 있다. 도시된 제어 회로(104)에 결합된 I/O 포트(118)와 같은 다른 I/O 포트가 집적 회로 디바이스의 회로에 결합될 수 있다. 이하에서 보다 상세하게 설명되는 회로와 방법은 도 1의 회로의 다양한 엘리먼트, 특히 송신기 회로(114)에서 구현될 수 있다.
데이터를 전송하는 회로를 설명하기 전에, 전송된 데이터와 관련된 아이 다이어그램을 설명하는 것이 도움될 것이다. 도 2의 아이 다이어그램은 데이터와 관련된 NRZ(non-return to zero) 패턴을 도시한다. 도 2의 예시는 비제로 복귀 데이터 신호(즉, 양 전압과 음 전압 사이에서 대칭적으로 변하는 신호)에 관한 것이지만, 아래에서 설명되는 회로와 방법은 도 6 내지 도 8을 참조하여 보다 상세히 설명될 PAM4 신호와 같은, 임의의 유형의 가변 입력 신호에 관한 것일 수 있다는 것을 이해해야 한다. 생성된 AC 신호는 일반적으로 "아이 패턴(eye pattern)"에 의해 정의되는데, 여기서는, 아이 패턴의 중간(즉, 아이 패턴의 양쪽 끝 상의 지터 사이)에서 주어진 시간에 검출된 값이 아이 패턴의 최상부 또는 바닥에서의 예상 전압과 관련되는 것으로서 쉽게 검출될 수 있도록 대형 "오픈 아이(open eye)" 부분을 갖는 것이 바람직하다. 도 2의 수신된 데이터 신호는 0볼트를 중심으로 대칭인 NRZ 입력 신호를 나타내며, 여기서, 아이 패턴의 최상부에서의 예상 값(즉, 논리 "1")은 h0으로 표시되고, 아이 패턴의 바닥에서의 예상 값(즉, 논리 "0")은 -h0으로 표시된다. 수신된 데이터의 단위 간격(즉, 시간 t1과 시간 t4 사이의 기간)의 시작은 시간 t1에 존재하고, 여기서, 일반적으로 t0와 t2 사이에서 지터가 검출될 수 있다. 데이터는 바람직하게는, 지터가 t3과 t5 사이의 또다른 지터 기간에서 수신될 것으로 예상될 수 있는, 아이 패턴의 중심에서(복구된 클록 신호의 하강 에지에 의해 대략 t2와 t3 사이의 중간으로 도시됨) 검출된다. 도 2의 아이 패턴은 이상적인 아이 패턴[여기서는, 아이 패턴의 최상부에서 검출된 전압 레벨(VH)이 양 전압값(h0)을 갖고, 아이 패턴의 바닥에서 검출된 전압 레벨(VL)이 음 전압값(-h0)을 가짐]을 나타내지만, 수신된 데이터에 대한 일반적인 아이 패턴은 시간에 걸쳐 달라진다는 것을 주목해야 한다. 그러므로, 아이 패턴을 나타내는 급격한 선은 시간에 걸쳐, 검출된 값들에서의 변화를 나타내는 훨씬 더 폭넓은 패턴으로 더 많이 나타날 것이다.
이제 도 3을 참조하면, NRZ 데이터를 생성하기 위한 집적 회로의, 송신기 회로(114)와 같은, 송신기 회로에서 변조 신호를 생성하기 위한 회로의 블록도가 도시된다. 구체적으로, 도 3의 회로는 드라이버 스테이지(304)에 결합된 출력부를 갖고 입력 데이터를 수신하도록 결합된 멀티플렉싱 스테이지(302)를 포함한다. 멀티플렉싱 스테이지(302)는 기준 전압(AVTT)과 접지 전압(GND) 사이에 복수의 전류 경로를 포함한다. 구체적으로, 멀티플렉싱 회로(305)는 제1 입력 데이터(d0, d0b)를 수신하도록 결합된 복수의 N 채널 트랜지스터를 포함하는 제1 멀티플렉서부(306), 및 제2 입력 데이터(d1, d1b)를 수신하도록 결합된 복수의 N 채널 트랜지스터를 포함하는 제2 멀티플렉서부(308)를 갖는다. 제1 멀티플렉서부(306) 및 제2 멀티플렉서부(308) 각각은 제1 노드(310) 및 제2 노드(311)에 결합된다.
제1 멀티플렉서부(306)는 클록(CLK) 신호에 결합된 게이트(312), 노드(310)에 결합된 드레인(313), 및 병렬로 결합된 제1 트랜지스터 쌍에 결합된 소스(314)를 갖는 제1 트랜지스터를 포함한다. 구체적으로, 소스(314)는 트랜지스터 쌍 중의 제1 트랜지스터(315)의 드레인(316)에 결합된다. 게이트(318)는 입력 데이터 신호(d0)를 수신하도록 결합되고, 소스(320)는 노드(321)에 결합된다. 제1 트랜지스터 쌍 중의 제2 트랜지스터의 드레인(322)은 소스(314)에 결합되고, 게이트(324)는 반전된 클록 신호에 결합되고 소스(326)는 노드(321)에 결합된다. 노드(321)에 결합된 드레인을 갖는 트랜지스터(328)는 노드(321)가 접지에 결합될 수 있게 한다. 구체적으로, 게이트(330)에 결합된 바이어스 제어 신호(nbias)는 트랜지스터(328)를 통해 전류 경로가 접지에 이를 수 있게 한다. nbias 신호는 트랜지스터(328)를 온으로 유지하고, 턴온되는 멀티플렉싱 스테이지의 전류 경로에 의한 전류의 흐름을 허용하는 하이(high) 입력 신호이다.
제1 멀티플렉서부(306)는 또한 노드(311)에 결합된 드레인(331), 클록 신호에 결합된 게이트(332), 및 병렬로 결합된 제2 트랜지스터 쌍에 결합된 소스(334)를 갖는 제2 트랜지스터를 포함한다. 구체적으로, 소스(334)는 제2 트랜지스터 쌍 중의 제1 트랜지스터(337)의 드레인(336)에 결합된다. 게이트(338)는 반전된 입력 데이터 신호(d0b)를 수신하도록 결합되고, 소스(340)는 노드(321)에 결합된다. 제2 트랜지스터 쌍 중의 제2 트랜지스터의 소스(342)는 소스(334)에 결합되고, 게이트(344)는 반전된 클록 신호에 결합되고 소스(346)는 노드(321)에 결합된다. 따라서, 클록 신호가 하이일 때, 제1 데이터(즉, 차동 데이터(d0, d0b))가 노드(310, 311)에 제공되고, 노드(310, 311)는 드라이버 스테이지(304)의 입력부에 직접 결합될 수 있다. 예를 들어, d0이 하이일 때(그리고 d0b이 로우(low)일 때), 트랜지스터(315)는 턴온되어 노드(310)를 로우가 되도록 한다. 게이트(338)에서의 로우 d0b 신호는 트랜지스터(337)를 턴오프시켜서, 노드(311)를 하이가 되게 한다. 즉, 차동 입력 신호(d0, d0b)는 클록 신호가 하이일 때 노드(310, 311) 상의 멀티플렉싱 스테이지(302)의 출력으로서 생성되며, 트랜지스터(315, 337)는 차동 디지털 입력 데이터(d0, d0b)가 차동 아날로그 출력 데이터(out, out_b)로서 생성되게 해주는 스위치들로서 동작한다. 따라서, 제1 멀티플렉서부(306)가 클록 신호에 의해 인에이블될 때, 노드(310)로의 제1 전류 경로는 트랜지스터(315)에 의해 제어되고 노드(311)로의 제2 전류 경로는 트랜지스터(337)에 의해 제어된다. 클록 신호가 로우일 때(그리고 제1 멀티플렉서부(306)가 디스에이블될 때), 반전된 클록 신호(CLK_b)가 게이트(324, 344)에 결합되어 트랜지스터들을 턴온시키고 드레인(316, 336)을 노드(321)에서 접지로 이끈다.
멀티플렉싱 스테이지(302)와 통합된 이득 회로(349)는 제1 멀티플렉서부(306)에 결합되고, 기준 전압(AVTT)에 결합된 소스, 게이트(318)에서 입력 데이터 신호(d0)를 수신하도록 결합된 게이트(354), 및 제1 전류 경로(306)에서 제1 트랜지스터 쌍에 결합된 트랜지스터의 드레인(313)에 결합된 드레인(356)을 갖는 제1 p 채널 트랜지스터(350)를 포함한다. 또한, 통합된 이득 스테이지는 기준 전압(AVTT)에 결합된 소스(362), 드레인(388)에서 반전된 입력 데이터 신호(d0b)를 수신하도록 결합된 게이트(364), 및 제2 전류 경로에서 제2 트랜지스터 쌍에 결합된 트랜지스터의 소스(331)에 결합된 드레인(366)을 갖는 제2 p 채널 트랜지스터(358)를 포함한다. 커패시터(365)는 노드(310, 311)에 병렬로 결합된 저항기 쌍(368, 370)에서 기준 전압(AVTT)과 노드(367) 사이에 결합되며, 저항기(368)는 노드(310)에 결합되고 저항기(370)는 노드(311)에 결합된다.
제2 멀티플렉서부(308)는 제1 멀티플렉서부와 동일하지만, 반전된 클록 신호(Clk_b)에 의해 인에이블되고 제2 데이터(즉, 차동 데이터(d1, d1_b))를 수신한다. 제2 멀티플렉서부(308)는 반전된 클록 신호에 결합된 게이트(372), 노드(310)에 결합된 드레인(373), 및 병렬로 결합된 제3 트랜지스터 쌍에 결합된 소스(374)를 갖는 제1 트랜지스터를 포함한다. 구체적으로, 소스(374)는 제3 트랜지스터 쌍 중의 제1 트랜지스터의 드레인(376)에 결합된다. 게이트(378)는 입력 데이터 신호(d1)를 수신하도록 결합되고, 소스(380)는 노드(321)에 결합된다. 제3 트랜지스터 쌍 중의 제2 트랜지스터의 드레인(382)은 소스(374)에 결합되고, 게이트(384)는 클록 신호에 결합되고 소스(386)는 노드(321)에 결합된다.
제2 전류 경로(306)는 또한 반전된 클록 신호에 결합된 게이트(387), 노드(311)에 결합된 드레인(388), 및 병렬로 결합된 제4 트랜지스터 쌍에 결합된 소스(389)를 갖는 제2 트랜지스터를 포함한다. 구체적으로, 소스(389)는 제4 트랜지스터 쌍 중의 제1 트랜지스터의 드레인(390)에 결합된다. 게이트(391)는 반전된 입력 데이터 신호(d1b)를 수신하도록 결합되고, 소스(392)는 노드(321)에 결합된다. 제4 트랜지스터 쌍 중의 제2 트랜지스터의 드레인(393)은 소스(389)에 결합되고, 게이트(394)는 클록 신호에 결합되고 소스(395)는 노드(321)에 결합된다. 도 3의 이득 회로(349)의 구성으로 인해, 이득 스테이지(349)와 동일한 별도의 이득 회로(396)가 제2 멀티플렉서부(308)를 위해 제공된다. 그러나, 도 4를 참조하여 아래에서 보다 상세히 설명되는 바와 같이, 긍정 피드백을 갖는 의사 H 셀을 주입할 때, 단일 이득 회로(349)가 제1 멀티플렉서부(306)와 제2 멀티플렉서부(308) 둘 다를 위해 사용될 수 있다. 따라서, 제2 멀티플렉서부(308)는 반전된 클록 신호가 하이일 때 제2 입력 데이터(d1, d1b)를 출력 데이터로서 생성하는 것을 가능하게 한다. 따라서, 제1 입력 데이터와 제2 입력 데이터는 직렬화되고, 클록 신호 및 반전된 클록 신호를 이용하여 출력 데이터로서 교번적으로 생성된다.
여기서 CML 드라이버로서 도시된 드라이버 스테이지(304)는 기준 전압(AVTT)과 인덕터(406) 사이에 결합된 제1 저항기(404)를 갖는 출력부(402)를 포함하며, 이 인덕터(406)는 노드(410)에서 저항기(408)에 결합된다. 노드(410)는 제1 출력 단자(412)에 결합된다. 출력부는 또한 기준 전압과 인덕터(416) 사이에 결합된 제2 저항기(414)를 포함하며, 이 인덕터(416)는 노드(420)에서 저항기(418)에 결합되며, 노드(420)는 제2 출력 단자(422)에 결합된다. 저항기(408, 418)는 노드들(410, 420) 사이에 직렬로 결합된다.
드라이버 스테이지(304)는 출력 단자에서 노드(410, 420)에 결합된 출력 트랜지스터(423, 424) 및 테일 전류 경로(425)를 더 포함한다. 트랜지스터(423)의 드레인(426)은 노드(410)에 결합되고, 게이트(427)는 노드(311)에 결합되며, 소스(428)는 테일 전류 경로(425)에 결합된다. 트랜지스터(424)의 드레인(432)은 노드(420)에 결합되고, 게이트(434)는 노드(310)에 결합되며, 소스(436)는 테일 전류 경로(425)에 결합된다. 테일 전류 경로(425)는 트랜지스터(424)의 소스(436)에 결합된 드레인(438), 캐스케이드 바이어스(Casc 바이어스) 신호에 결합된 게이트(440), 및 제2 트랜지스터의 드레인(444)에 결합된 소스(442)를 갖는 제1 트랜지스터를 비롯하여, 직렬 결합된 복수의 트랜지스터들을 포함한다. 제2 트랜지스터는 또한 제3 트랜지스터의 드레인(448)에 결합된 소스(446)를 포함한다. 탭 바이어스 신호는 제2 트랜지스터의 게이트(450)와 제3 트랜지스터의 게이트(452)에 결합된다. 제3 트랜지스터의 소스(454)는 접지에 결합된다. 캐스케이드 바이어스 신호는 테일 전류부에서 전류 흐름을 가능하게 하고, 탭 바이어스는 테일 전류 경로에서의 전류량을 제어하고, 이에 따라 드라이버 스테이지(304)의 출력을 제어하는데 사용된다. 따라서, 이득 회로(349)의 트랜지스터(350, 358)는 트랜지스터(315, 337)와 함께 의사 H 셀을 가능하게 하고, 따라서 드라이버 스테이지 앞에 별도의 전치 드라이버 스테이지를 사용하지 않고서 드라이버 스테이지에 대한 필요한 이득을 제공하기 위해 멀티플렉서의 통합된 이득 회로를 제공한다.
이제 도 4를 참조하면, NRZ 데이터를 생성하기 위한 집적 회로의 송신기에서 변조 신호를 생성하기 위한 회로의 다른 블록도가 도시된다. 보다 구체적으로, 도 4의 회로는 긍정 피드백을 갖는 의사 H 셀을 가능하게 하는 이득 스테이지를 제공한다. 도 4의 구현예에 따르면, 통합된 이득 회로(349)의 트랜지스터(350, 358)는 트랜지스터(315, 337)를 사용하여 의사 H 셀을 구현하도록 교차 결합 게이트들로 구성된다. 구체적으로, 트랜지스터(350)의 게이트(354)는 트랜지스터(358)의 드레인(366)에 결합되고, 트랜지스터(358)의 게이트(364)는 트랜지스터(350)의 드레인(356)에 결합된다. 따라서, 이득 회로(349)의 트랜지스터(350, 358)는 트랜지스터(315, 337)와 함께 의사 H 셀을 가능하게 하고, 따라서 드라이버 스테이지 앞에 전치 드라이버 스테이지를 사용하지 않고서 드라이버 스테이지에 대한 필요한 이득을 제공하기 위해 멀티플렉서의 통합된 이득 회로를 제공한다. 긍정 피드백을 갖는 의사 H 셀을 제공하는 도 4의 회로는 2:1 멀티플렉서에 대해 사용될 때 도 3의 회로에 비해 클록 스위칭 노이즈의 더 양호한 억제를 제공하는 더 급격한 이득 프로파일을 갖는다. 제로 차동 입력에서, 교차 결합 P 채널 트랜지스터는 상당한 음의 저항(1/gm)을 가지므로 출력에서 교류(ac) 이득을 크게 증가시킨다. 따라서 이 회로의 경우 크로스 포인트에서의 이득(제로 차동 출력)이 기존의 CML 스테이지에서의 이득보다 여전히 높으면서 최대 차동 출력에서의 낮은 이득이 달성될 수 있다. 이는 트랜지스터(350, 358), 클록 신호를 수신하는 제1 멀티플렉서부(306)의 제1 부분의 트랜지스터들, 반전된 클록 신호를 수신하는 제2 멀티플렉서부(308)의 트랜지스터들, 및 저항기들(368, 370)의 gm 및 Rout과 같은 설계 파라미터들의 최적화에 의해 달성된다. 최대 차동 출력에서의 낮은 이득으로, 스위칭 노이즈가 감소된다. 보다 구체적으로, 노드(310, 311)에서 바라본 총 임피던스는 R/(1-gmR)이며, 여기서 R은 저항기들(368, 370)의 저항이고, gm은 교차 결합 트랜지스터들(350, 358)의 상호컨덕턴스이며, Gm은 트랜지스터들이 교차 결합되기 때문에 음의 값이다. 즉, 임피던스는 R과 1/gm의 병렬 조합이며, 여기서 gm은 제로 크로스에서(즉, 양 측단에서의 전위가 같을 때) 공칭 값을 달성한다. 차동 전압이 0이 아닌 경우, gm은 작고, 전압이 차동 최대(또는 최소)를 달성할 때 감소한다. 이 부하는 제로 크로스에서 높은 이득을 달성하고 최대(최소) 차동 전압에서 낮은 이득을 달성하는 것을 가능하게 하여 클록 스위칭 노이즈를 억제하는데 도움을 준다.
도 5의 타이밍도는 도 4의 회로의 동작을 도시한다. 입력 데이터(Data0, Data1)에 대한 노드(310, 311)에서의 멀티플렉서의 차동 출력에서의 출력 신호(Mux Out)가 Clk 신호와 Clk_b 신호에 대해 도시된다. 도 5에서 도시된 바와 같이, 노드(310, 311)에 걸친 Mux Out 전압 스윙은 약 1V의 Clk 신호 및 Clk_b 신호에 대해 약 1V이다. 노드(310, 311)에 걸친 전압 스윙은 이득 회로(349)가 없는 회로의 전압 스윙의 약 2배라는 것을 알아야 한다.
본 회로 및 방법은 또한 본 발명의 4개 레벨들 중 하나를 출력 신호로서 생성하는데 2개의 입력 신호들이 사용되는 PAM4 회로에서와 같이, 멀티레벨 출력을 갖는 회로에 대한 특정 적용을 발견한다. 도 6의 아이 다이어그램은 데이터와 관련된 PAM4 패턴을 도시한다. 도 3과 도 4의 회로는 2레벨을 갖는 NRZ 시그널링에 적용되지만, 도 3과 도 4의 회로는 도 7과 도 8을 참조하여 설명될 PAM4 시그널링 방식에 적응될 수 있음을 이해해야 한다. 도 6에서 도시된 바와 같이, 데이터 신호가 PAM4 프로토콜에 따라 수신되며, 여기서 신호의 수신된 전압은 -3h0, -h0, h0, 또는 3h0의 값을 가질 수 있다. PAM4 프로토콜에 따르면, 2비트의 데이터를 생성하기 위해 단일 값이 사용될 수 있으며, 여기서 -3h0은 예컨대, 00을 나타내고, -h0은 01을 나타내고, h0은 10을 나타내며, 3h0은 11을 나타낼 수 있다. 도 7과 도 8을 참조하여 설명될 바와 같이, 도 3과 도 4의 회로들은 출력에서 적절한 전압을 생성하도록 복제된다.
PAM4 프로토콜을 구현할 때 검출된 값과의 비교를 제공하기 위한 기준 전압의 적절한 값을 결정하기 위해, 레벨 검출 회로는 검출된 전압이 4개의 가능한 범위들 중 어느 것에 속하는지를 결정하고, 검출된 값을 이 4개의 가능한 범위들 중 하나와 관련된 미리결정된 값과 비교한다. 구체적으로, 입력 신호의 검출된 값이 +2h0보다 크다고 결정되면, +3h0 전압 값이 오류 검출기에 입력되는 기준값으로서 사용될 것이다. 입력 신호의 검출된 값이 0과 +2h0 사이에 있다고 결정되면, +h0 전압 값이 오류 검출기에 입력되는 기준값으로서 사용될 것이다. 입력 신호의 검출된 값이 0과 -2h0 사이에 있다고 결정되면, -h0 전압 값이 오류 검출기에 입력되는 기준값으로서 사용될 것이다. 마지막으로, 입력 신호의 검출된 값이 -2h0보다 작고 결정되면, -3h0 전압 값이 오류 검출기에 입력되는 기준값으로서 사용될 것이다.
이제 도 7을 참조하면, 집적 회로의 송신기에서 PAM4 신호를 생성하기 위한 회로의 블록도가 도시된다. 도 7의 회로는 트랜지스터(315, 337)와 함께 의사 H 셀을 제공하도록 구성된 통합된 이득 스테이지를 갖고 회로(702)로서 다시 구현되는 도 3의 회로를 포함하며, 여기서 추가적인 회로(702)의 출력 노드(410, 420)는 출력 단자(412, 422)에 각각 결합된다. 클록 신호가 하이일 때 2개의 입력 데이터 신호들(d0, d0b, d2, d20)(또는 반전된 클록 신호가 하이일 때 제2 입력 데이터 쌍(d1, d1b, d3, d3b))에 기초하여, 차동 아날로그 출력 신호(Out, Out_b)는 도 6에서 도시된 바와 같이 PAM4 프로토콜을 구현하기 위해 원하는 전압 레벨에서 생성된다. 도 8의 구현예에서, 긍정 피드백을 갖는 의사 H 셀을 구현하도록 구성된 통합된 이득 스테이지를 갖는 도 4의 회로가 회로(802)로서 다시 구현되며, 여기서 회로(802)의 출력 노드(410, 420)는 출력 단자(412, 422)에 각각 결합된다. 그러므로, 높은 대역폭을 갖지만 스윙이 낮은 멀티플렉싱 및 그 후 드라이버를 위한 적절한 입력을 제공하기 위한 높은 스윙의 복구에 초점을 맞춘 2개의 분리된 연속적 스테이지들로서 멀티플렉서와 전치 드라이버를 구현하는 것이 아니라, 도 3, 도 4, 도 7, 및 도 8은 개선된 성능을 갖는 통합된 이득 스테이지를 갖는 멀티플렉서를 제공한다. 전치 드라이버를 제거하고 멀티플렉싱 및 전치 구동 기능을 결합함으로써, 송신기 전력이 감소되고 지터 성능이 개선된다.
이제 도 9를 참조하면, 흐름도는 집적 회로의 송신기에서 변조 신호를 생성하는 방법을 도시한다. 구체적으로, 블록(902)에서 제1 전류 경로 및 제2 전류 경로를 포함하는 멀티플렉싱 회로를 갖는 멀티플렉싱 스테이지에 복수의 입력 신호가 결합된다. 제1 전류 경로 및 제2 전류 경로는, 예를 들어, 제1 및 제2 멀티플렉서부(306, 308)와 관련될 수 있다. 블록(904)에서, 제1 트랜지스터가 기준 전압과 제1 출력 노드 사이에 결합된다. 블록(906)에서, 제2 트랜지스터가 기준 전압과 제2 출력 노드 사이에 결합된다. 제1 및 제2 트랜지스터는, 예를 들어, 이득 회로(349)의 트랜지스터(350, 358)일 수 있고, 멀티플렉싱 스테이지들은 도 3 또는 도 4의 회로에 따라 구현될 수 있다.
블록(908)에서, 제1 출력 노드 및 제2 출력 노드에서의 차동 출력 신호의 스윙을 증가시키기 위해 이득 회로가 멀티플렉싱 스테이지에서 구현된다. 이득 회로는 멀티플렉서 회로와 통합되어, 도 3에서 도시된 의사 H 셀로서 또는 도 4에서 도시된 긍정 피드백을 갖는 의사 H 셀로서 구현될 수 있다. 블록(910)에서, 제1 전류 경로의 제1 출력 노드 및 제2 전류 경로의 제2 출력 노드에서 차동 출력 신호가 생성된다. 블록(912)에서, 차동 출력 신호의 제1 출력 신호는 드라이버 스테이지의 제1 입력 노드에 결합되고, 차동 출력 신호의 제2 출력 신호는 드라이버 스테이지의 제2 입력 노드에 결합된다. 도 9의 방법은 단일 멀티플렉싱 스테이지에 관한 것이지만, 본 방법은 또한 PAM4 프로토콜을 구현하기 위해 2개의 멀티플렉싱 스테이지들로 구현될 수 있다.
도 9의 방법의 다양한 엘리먼트들은 설명된 바와 같이 도 1 내지 도 8의 회로를 사용하거나 또는 다른 적절한 몇몇 회로를 사용하여 구현될 수 있다.
본 방법의 특정 엘리먼트들이 설명되었지만, 도 1 내지 도 8의 발명개시에 따라 본 방법의 추가적인 엘리먼트들, 또는 엘리먼트들과 관련된 추가적인 세부사항이 구현될 수 있음을 이해해야 한다.
따라서, 집적 회로에서 변조 신호를 생성하기 위한 새로운 회로 및 방법이 설명되었음을 알 수 있다. 당업자는 개시된 발명을 병합하는 많은 대안들 및 균등물들이 존재하는 것으로 보여질 것이라는 것을 알 것이다. 결과적으로, 본 발명은 전술한 실시예들에 의해 제한되지 않으며, 다음의 청구범위에 의해서만 제한된다.

Claims (14)

  1. 집적 회로의 송신기에서 변조 신호를 생성하기 위한 송신기 회로에 있어서,
    차동(differential) 입력 신호를 수신하고 제1 전류 경로의 제1 출력 노드 및 제2 전류 경로의 제2 출력 노드에서 차동 출력 신호를 생성하도록 구성된 멀티플렉싱 회로를 갖는 멀티플렉싱 스테이지
    를 포함하고, 상기 멀티플렉싱 스테이지는 상기 제1 출력 노드 및 상기 제2 출력 노드에서 생성된 상기 차동 출력 신호의 스윙을 증가시키도록 구성된 이득 회로를 갖고,
    상기 멀티플렉싱 스테이지는,
    기준 전압에 결합된 소스를 갖고, 상기 제1 출력 노드에 결합된 드레인을 갖는 제1 트랜지스터;
    상기 제1 출력 노드와 상기 제2 출력 노드에 각각 결합된 제1 드레인과 제2 드레인을 갖고, 서로 결합된 제1 게이트와 제2 게이트를 가지며, 제1 소스와 제2 소스를 갖는 제1 트랜지스터 쌍;
    상기 제1 트랜지스터 쌍의 상기 제1 소스에 결합된 드레인을 갖고, 공통 노드에 결합된 소스를 갖는 제2 트랜지스터;
    상기 기준 전압에 결합된 소스를 갖고, 상기 제2 출력 노드에 결합된 드레인을 갖는 제3 트랜지스터;
    상기 제1 트랜지스터 쌍의 상기 제2 소스에 결합된 드레인을 갖고, 상기 공통 노드에 결합된 소스를 갖는 제4 트랜지스터; 및
    상기 공통 노드에 결합된 드레인을 갖고, 접지 노드에 결합된 소스를 가지며, 바이어스 전압에 결합된 게이트를 갖는 트랜지스터
    를 포함하고,
    상기 제1 트랜지스터의 게이트는 상기 제2 트랜지스터의 게이트에 결합되고, 상기 제3 트랜지스터의 게이트는 상기 제4 트랜지스터의 게이트에 결합되며,
    상기 제1 트랜지스터 쌍의 상기 제1 게이트와 상기 제2 게이트는 클록 신호를 수신하도록 구성된 것인 송신기 회로.
  2. 제1항에 있어서,
    상기 제2 트랜지스터와 상기 제4 트랜지스터의 드레인들에 각각 결합된 제1 드레인과 제2 드레인을 갖고, 상기 공통 노드에 결합된 제1 소스와 제2 소스를 가지며, 서로 결합된 제1 게이트와 제2 게이트를 갖는 제2 트랜지스터 쌍
    을 더 포함하며, 상기 제2 트랜지스터 쌍의 상기 제1 게이트와 상기 제2 게이트는 상기 클록 신호의 논리적 상보(logical complement)를 수신하도록 구성된 것인 송신기 회로.
  3. 집적 회로의 송신기에서 변조 신호를 생성하기 위한 송신기 회로에 있어서,
    차동 입력 신호를 수신하고 제1 전류 경로의 제1 출력 노드 및 제2 전류 경로의 제2 출력 노드에서 차동 출력 신호를 생성하도록 구성된 멀티플렉싱 회로를 갖는 멀티플렉싱 스테이지를 포함하고, 상기 멀티플렉싱 스테이지는 상기 제1 출력 노드 및 상기 제2 출력 노드에서 생성된 상기 차동 출력 신호의 스윙을 증가시키도록 구성된 이득 회로를 갖고,
    상기 멀티플렉싱 스테이지는,
    기준 전압에 결합된 소스를 갖고, 상기 제1 출력 노드에 결합된 드레인을 갖는 제1 트랜지스터;
    상기 제1 출력 노드와 상기 제2 출력 노드에 각각 결합된 제1 드레인과 제2 드레인을 갖고, 서로 결합된 제1 게이트와 제2 게이트를 가지며, 제1 소스와 제2 소스를 갖는 제1 트랜지스터 쌍;
    상기 제1 트랜지스터 쌍의 상기 제1 소스에 결합된 드레인을 갖고, 공통 노드에 결합된 소스를 갖는 제2 트랜지스터;
    상기 기준 전압에 결합된 소스를 갖고, 상기 제2 출력 노드에 결합된 드레인을 갖는 제3 트랜지스터;
    상기 제1 트랜지스터 쌍의 상기 제2 소스에 결합된 드레인을 갖고, 상기 공통 노드에 결합된 소스를 갖는 제4 트랜지스터; 및
    상기 공통 노드에 결합된 드레인을 갖고, 접지 노드에 결합된 소스를 가지며, 바이어스 전압에 결합된 게이트를 갖는 트랜지스터
    를 포함하고,
    상기 제1 트랜지스터의 게이트는 상기 제3 트랜지스터의 드레인에 결합되고, 상기 제3 트랜지스터의 게이트는 상기 제1 트랜지스터의 드레인에 결합되며,
    상기 제1 트랜지스터 쌍의 상기 제1 게이트와 상기 제2 게이트는 클록 신호를 수신하도록 구성된 것인 송신기 회로.
  4. 제3항에 있어서,
    상기 제2 트랜지스터와 상기 제4 트랜지스터의 드레인들에 각각 결합된 제1 드레인과 제2 드레인을 갖고, 상기 공통 노드에 결합된 제1 소스와 제2 소스를 가지며, 서로 결합된 제1 게이트와 제2 게이트를 갖는 제2 트랜지스터 쌍
    을 더 포함하며, 상기 제2 트랜지스터 쌍의 상기 제1 게이트와 상기 제2 게이트는 상기 클록 신호의 논리적 상보(logical complement)를 수신하도록 구성된 것인 송신기 회로.
  5. 제1항 또는 제3항에 있어서,
    상기 멀티플렉싱 회로는 상기 차동 입력 신호와 클록 신호를 수신하도록 구성된 제1 멀티플렉서부를 갖는 차동 멀티플렉싱 회로를 포함하며, 상기 차동 출력 신호는 상기 클록 신호에 응답하여 상기 제1 출력 노드와 상기 제2 출력 노드에서 생성되는 것인 송신기 회로.
  6. 제5항에 있어서,
    상기 차동 멀티플렉싱 회로는 차동 멀티플렉싱 스테이지의 제2 차동 입력 신호 및 반전된 클록 신호를 수신하도록 구성된 제2 멀티플렉서부를 포함하며, 상기 차동 출력 신호는 상기 반전된 클록 신호에 응답하여 상기 제1 출력 노드와 상기 제2 출력 노드에서 생성되는 것인 송신기 회로.
  7. 제6항에 있어서,
    상기 제1 출력 노드와 상기 제2 출력 노드에서 상기 제2 멀티플렉서부에 의해 생성된 상기 차동 출력 신호의 스윙을 증가시키도록 구성된 제2 이득 회로
    를 더 포함하는 송신기 회로.
  8. 제1항 또는 제3항에 있어서,
    드라이버 스테이지
    를 더 포함하고, 상기 드라이버 스테이지의 제1 입력부는 상기 멀티플렉싱 스테이지의 상기 제1 출력 노드에 직접 연결되고, 상기 드라이버 스테이지의 제2 입력부는 상기 멀티플렉싱 스테이지의 상기 제2 출력 노드에 직접 연결된 것인 송신기 회로.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10122348B2 (en) * 2016-03-30 2018-11-06 Futurewei Technologies, Inc. Interference-immunized multiplexer
US10498301B2 (en) * 2018-04-27 2019-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Line drivers for wireline transmission devices
US10949597B2 (en) 2018-07-16 2021-03-16 Taiwan Semiconductor Manufacturing Co., Ltd. Through-silicon vias in integrated circuit packaging
CN109374144B (zh) * 2018-11-13 2021-07-27 中国电子科技集团公司第四十七研究所 一种能输出pwm信号的温度传感器
US11664800B1 (en) 2019-07-15 2023-05-30 Xilinx, Inc. Circuit for and method of implementing IO connections in an integrated circuit device
US11632275B2 (en) 2021-04-28 2023-04-18 Nvidia Corp. CMOS signaling front end for extra short reach links
US11398934B1 (en) * 2021-09-18 2022-07-26 Xilinx, Inc. Ultra-high-speed PAM-N CMOS inverter serial link
US11949425B2 (en) 2022-02-10 2024-04-02 Xilinx, Inc. Digital-to-analog converter (DAC)-based voltage-mode transmit driver architecture with tunable impedance control and transition glitch reduction techniques

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013016986A (ja) 2011-07-01 2013-01-24 Renesas Electronics Corp ラッチ回路、分周回路、フリップフロップ回路、ｐｌｌ回路、マルチプレクサ及び半導体集積回路
JP2013520101A (ja) 2010-02-12 2013-05-30 ニューランズ・インコーポレーテッド 広帯域アナログ無線周波数を処理する構成要素
JP2014007761A (ja) 2013-09-09 2014-01-16 Toshiba Corp 半導体スイッチ

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5298810A (en) 1992-09-11 1994-03-29 Cypress Semiconductor Corporation BiCMOS CMOS/ECL data multiplexer
US5485110A (en) * 1994-02-01 1996-01-16 Motorola Inc. ECL differential multiplexing circuit
US5428303A (en) 1994-05-20 1995-06-27 National Semiconductor Corporation Bias generator for low ground bounce output driver
US5754059A (en) * 1997-01-14 1998-05-19 International Business Machines Corporation Multi-stage ECL-to-CMOS converter with wide dynamic range and high symmetry
US6137340A (en) * 1998-08-11 2000-10-24 Fairchild Semiconductor Corp Low voltage, high speed multiplexer
KR100322529B1 (ko) * 1999-05-04 2002-03-18 윤종용 디멀티플렉싱 기법을 이용한 고주파 복원기 및 이를 이용한 반도체 장치
US6310379B1 (en) * 1999-06-03 2001-10-30 Texas Instruments Incorporated NMOS triggered NMOS ESD protection circuit using low voltage NMOS transistors
IT1316872B1 (it) * 2000-03-31 2003-05-12 St Microelectronics Srl Traslatore di tensione in particolare di tipo cmos
US6262606B1 (en) * 2000-08-04 2001-07-17 Dolphin Technology, Inc. Waveform compensated output driver
IT1320666B1 (it) * 2000-09-22 2003-12-10 St Microelectronics Srl Circuito di comando di un regolatore di tensione variabile di unamemoria non volatile con decodifica gerarchica di riga.
EP1364460B1 (en) * 2001-02-21 2008-08-27 Nxp B.V. Interface circuit for a differential signal
JP4246965B2 (ja) * 2002-05-31 2009-04-02 株式会社日立製作所 半導体集積回路装置
US6803788B2 (en) * 2002-09-20 2004-10-12 Sun Microsystems, Inc. SSTL voltage translator with dynamic biasing
KR20060099307A (ko) * 2005-03-11 2006-09-19 엘지전자 주식회사 멀티플라잉 디지털/아날로그 변환기
WO2006117860A1 (ja) * 2005-04-28 2006-11-09 Thine Electronics, Inc. 差動駆動回路およびそれを内蔵する電子機器
GB0522477D0 (en) * 2005-11-03 2005-12-14 Analog Devices Inc Modulator
US8441887B2 (en) * 2008-07-21 2013-05-14 Shanghai Hua Hong Nec Electronics Company, Ltd. Decoding circuit withstanding high voltage via low-voltage MOS transistor and the implementing method thereof
KR101004685B1 (ko) * 2008-11-06 2011-01-04 주식회사 하이닉스반도체 반도체 장치
US9425192B2 (en) * 2008-12-11 2016-08-23 Altera Corporation Integrated circuit decoupling capacitors
JP2010238289A (ja) * 2009-03-30 2010-10-21 Elpida Memory Inc 差動増幅回路
CN102035528B (zh) * 2010-11-30 2012-10-03 四川和芯微电子股份有限公司 高速动态比较锁存器
TWI451696B (zh) * 2010-12-06 2014-09-01 Mstar Semiconductor Inc 多工器
US8415980B2 (en) * 2011-06-28 2013-04-09 Microsoft Corporation Serializing transmitter
WO2013009418A1 (en) 2011-07-08 2013-01-17 Rambus Inc. High-speed low-power stacked transceiver
US8558603B2 (en) * 2011-12-15 2013-10-15 Apple Inc. Multiplexer with level shifter
CN102545883B (zh) * 2012-02-06 2014-03-19 烽火通信科技股份有限公司 基于cmos工艺实现的高速多选一复用器
JP6107100B2 (ja) * 2012-12-10 2017-04-05 富士通株式会社 合成回路及びこれを用いた駆動装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013520101A (ja) 2010-02-12 2013-05-30 ニューランズ・インコーポレーテッド 広帯域アナログ無線周波数を処理する構成要素
JP2013016986A (ja) 2011-07-01 2013-01-24 Renesas Electronics Corp ラッチ回路、分周回路、フリップフロップ回路、ｐｌｌ回路、マルチプレクサ及び半導体集積回路
JP2014007761A (ja) 2013-09-09 2014-01-16 Toshiba Corp 半導体スイッチ

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