JP4928606B2 - 帯域幅制限負荷用のトライステートドライバ - Google Patents

Description

関連出願の相互参照
本出願は２００６年６月１４日出願の米国仮特許出願第６０／８１３，５１５号の利益を主張する。

本発明は帯域制限負荷用の駆動回路、特に、帯域制限負荷における符号間干渉（ＩＳＩ）に対する可能性を低減するトライステート駆動装置の使用に関する。

１又は０の長い実行を含むディジタルデータ信号は長い伝送線で送信される場合、データ移行に対応するエッジは（０→１あるいは１→０のいずれか）伝送線の帯域制限及び周波数分散によって激しく歪む。この現象は符号間干渉（ＩＳＩ）として既知であり、理想のクロック位置の長い実行と関連して移行エッジを動かし、このようにして受信者によるデータの正確な回復を妨害している。

データ伝送システムの設計者は駆動回路内の「プリエンファシス」と呼ばれる技術を利用することによってＩＳＩの問題を緩和するシステムアプローチを取ってきた。例えば、伝送線ドライバは「０」の電圧レベルへ移行する前に公称値「１」より強くない低電圧レベルの「１」を査定する。同様の方法においては、伝送線ドライバは「１」の電圧レベルへ移行する前に、高い電圧レベルの「０」（公称値と比較して）を査定する。これらの強調された伝送は長く高いあるいは長く低いビット列に続く予測した外乱を補償する傾向にある。一般的な従来技術の処理においては、エンファシスは抵抗を通る電流を明示して駆動電圧を生成することによって提供されている。結果として、レベル移動する１→０あるいは０→１のビット移行と比較すると、低減した電流が１→１あるいは０→０のビット移行用に駆動されている。有用だが、このアプローチは比較的高電力を要求し、ＣＭＯＳドライバのような低電力アプリケーションについては好適ではない。

従って、プリエンファシス処理が多くの電力を要求し効果的ではない高速ＣＭＯＳ伝送システムのＩＳＩ問題を扱う処理についての技術分野にニーズは残ったままである。

従来技術に残ったままのニーズは本発明によって取り扱われ、同値のビットの長い実行中に高インピーダンス状態へ移行するトライステートドライバを用いることによって帯域制限負荷中のＩＳＩを低減するための低電力代替アプローチを提供する（「長い実行」はシステム設計者によって決定され、実際は、２の同値ビットの「実行」と同程度に短くできる）。

本発明によると、トライステート駆動信号を利用して、帯域制限負荷（又はチャネル）を駆動する。一実施例においては、データストリームにおける移行中に第１のビットのみのために負荷を駆動する（すなわち、「ワンショット」ドライバ）。いったんトライステートデバイスが負荷／チャネルを駆動すると、ドライバは論理レベルの次の移行がビットストリームに沿って現われるまで、トライステートモードで残ったままである。このモードは、トライステートデバイスが駆動信号を生成するのに用いられる双方のＭＯＳデバイスをＯＦＦにすることによって得られ、かくして、このノードで高インピーダンス状態へ移行する。結果として、出力駆動信号は０あるいは１の先行記号列の長さにかかわらず、各々の次のデータビット移行用の同一の電位へ到達する。従って、トライステート出力駆動信号の使用は符号間干渉の可能性を本質的に除去することとなる。

トライステートドライバは１０Ｇｂ／ｓ超の速度で動くマッハツェンダ変調器（例えば、電気光学変調器）のような変調器用のドライバとして用いることができる。

本発明の別の実施例においては、トライステートドライバは複数のＮビットを利用してチャネルを駆動し、Ｎの同値ビットの記号列の移行に次ぐトライステート信号レベルで残すように構成できる。

負荷は単一対のＭＯＳトランジスタ（１つはｎチャネルで、１つはｐチャネル）としてのＭＯＳデバイスを具えることができ、並列処理での複数のｎチャネルトランジスタ、及び／又は並列処理で配置された別個の複数のｐチャネルトランジスタを具えている。トライステートドライバ自体は、ＭＯＳデバイス、あるいは、所望されるバイポーラ技術のような他の好適な技術のデバイスを具えることができる。

本発明の様々な及び別の利点及び実施例が次の考察の過程中に、及び添付図の参照によって明らかにできる。

図によると、
図１は、従来技術のＣＭＯＳ駆動回路の回路図からなる。 図２は、本発明のトライステート駆動回路の回路図からなる。 図３は、例示的なバイナリデータ信号と、本発明による駆動回路として利用される関連するトライステート信号とのタイミング図である。 図４は、変調処理用の従来技術のＣＭＯＳ駆動回路の回路図を含み、そこに相補型入力信号を供給する。 図５は、図４の従来技術の使用で生じた符号間干渉（ＩＳＩ）の有害な影響を示す「アイダイアグラム」である。 図６は、変調処理用途で本発明によって形成された例示的なトライステート駆動回路の回路図からなる。 図７は、図６の駆動回路と関連する「アイダイアグラム」であり、トライステート駆動回路の使用に関連するＩＳＩの低減を示している。 図８は、本発明の代替的な実施例と関連するタイミング図であり、同一の論理値の２つの連続したデータビットがドライバがトライステート値に移行する前に許容されている。

図１はｐ型ＭＯＳトランジスタＭ１とｎ型ＭＯＳトランジスタＭ２とを具える例示的な従来技術のＣＭＯＳ駆動回路を示している。ＭＯＳトランジスタＭ１とＭ２のゲートは相互に接続されて入力データ信号ＤＮを受信する。現在のデータビットが「０」か「１」かによって、Ｍ１又はＭ２のいずれかがＯＮになり、Ｍ１のソースがＭ２のドレインと結合した接合に入力駆動信号Ｄを提供する。トランジスタＭ１及びＭ２のゲートが相互接続されて同一の入力信号に応答する限り、出力は相補的な値になる必要がある。示すように、Ｍ１のドレインは電圧源Ｖ_ＤＤと接続され、Ｍ２のソースは接地接続されて、データ信号用に印加電圧スイング（線路ごとに）を規定する。一般的に駆動回路は並列に相互接続された複数のｎチャネルトランジスタ（Ｍ１のような）及び／又は並列に相互接続された複数のｐチャネルトランジスタ（Ｍ２のような）の形式でＭＯＳデバイスを具えることができると理解すべきである。

考察のために、入力駆動信号Ｄによって駆動されるＲＣ負荷は、図１に示された方法で構成された、第１の抵抗３、コンデンサ４、第２の抵抗５を具えて示されている。このケースでは、第１の抵抗３とコンデンサ４との間の接点での出力駆動信号はＳＩＧと示される。このＲＣネットワークの時定数は従来通りチャネルの帯域幅を決定する。入力駆動信号Ｄの切替速度がこのＲＣ時定数によって制限されない場合、「１」及び「０」のビット値はビット期間中の出力駆動信号用の電圧供給値（すなわち、ＶＤＤ、ＧＮＤ）に届くのに十分な時間を有するであろう。

しかしながら、入力信号ＤＮの切替速度（すなわち、データ速度）が、ＲＣ負荷／チャネルの帯域幅より大きい場合は、出力駆動信号ＳＩＧは、全電圧供給値に到達するのに１以上のビット期間を要求する。従って、あるビットの値が隣接したビット期間内に「スピルオーバ」し、出力データ列の値の上書きを引き起こし、当該技術分野では、しばしば「符号間干渉」あるいはＩＳＩとなる。ＩＳＩが存在する場合、振幅及び位相ジッタが存在し、信号経路に沿った伝送エラーが生じる。

図２は、従来技術の回路におけるＩＳＩと関連する問題を扱う、本発明によって形成された例示的なトライステートＣＭＯＳ駆動回路１０を示している（ここで、同様の素子は図１の素子と同一の数字を有している）。入力データ信号Ｄ_ＩＮに応答したトライステートドライバ１２を利用して、ＭＯＳトランジスタＭ１及びＭ２への別個のゲート入力を提供する。従って、従来技術の処理と異なり、トランジスタＭ１及びＭ２の動作は本発明の処理では別個に制御される。特に、トライステートドライバ１２からの第１の信号Ｄ１ＮはｐチャネルデバイスＭ１を制御するためのゲート入力として与えられ、トライステートドライバ１２からの別個の第２の信号Ｄ０ＮはｎチャネルデバイスＭ２を制御するためのゲート入力として与えられる。実装においては、トライステートドライバ１２はＭＯＳ素子を具えることができ、又はバイポーラデバイスのような別の技術と関連するデバイスで形成できる。

本発明の実施例においては、トライステートドライバ１２は、論理「１」又は論理「０」のいずれかからの、あるいは、論理「０」から論理「１」への移行中にわずか１ビット（第１のビット）用の負荷を駆動する。例えば、第１のビットが論理「１」である場合、トライステートドライバ１２はトランジスタＭ１をＯＮにし、ノードＤでの電圧をＶＤＤレベル（すなわち「高」）まで上げる。代替的に、第１のビットが論理「０」である場合、トライステートドライバ１２はトランジスタＭ２をＯＮにし、ノードＤでの電圧をＧＮＤレベル（すなわち「低」）まで下げる。第１の移行後に、Ｄ_ＩＮでの次のビットが同値である場合、トライステートドライバ１２はＭ１とＭ２の双方をＯＦＦにし、ノードＤで高インピーダンス状態を生じさせる。出力駆動信号ＳＩＧと関連する電位は、トランジスタＭ１又はＭ２のいずれかがＯＮだった時に、移行中に得た電圧レベルのままであり、ノードＤを論理「１」又は論理「０」のいずれかにする。結果として、信号ＳＩＧは同一の値で残存／保持し、図３にＺとして示されている。次の真偽表は図２の処理で様々な要素と関連する可能な値を示している。

図３は入力データビットのビットパターンと、ノードＤで現われるトライステート駆動信号と、出力駆動信号ＳＩＧとを示すタイミング図である。本例示のデータビットパターンでは、論理「０」が４のデータビット列で提供される（タイムスロット４、５、６、７）。パターン内の第１のビットのために、トライステートドライバ１２はトランジスタＭ２をＯＮにし、トランジスタＭ１をＯＦＦにする。本発明によると、値「０」の第２のデータビットが所望されて伝送される場合（図３のタイムスロット５）、トライステートドライバ１２はトランジスタＭ２をＯＦＦにし、トランジスタＭ１をＯＦＦ状態で維持し、ノードＤで高インピーダンス状態を提供する。この動作は入力駆動信号Ｄが論理「１」への次の移行、本例では、タイムスロット８まで、「トライステート」のままにするためにノードＤを残りの回路から切断する（タイミング図において「／／」によって示したように）。

従来の先行技術の処理においては、同値ビットの長い列の存在は関連する入力トランジスタ（本ケースでは、トランジスタＭ２）がＯＮのままの状態を作り出し、アンダシュート状態を作り出すために、より多くの電流が負荷によって調達されるのを許容し（図３のタイミング図においてＤの点線部分で示した）、「０」の記号列である本ケースでは、負極の供給線路外を低く駆動する。従って、タイムスロット８では（ドライバがＶＤＤまで動くのが必要な場合）、出力駆動信号ＳＩＧは全ＶＤＤ電位に到達するのにより大きな距離を移動する必要がある。図３に沿って点線部分で示したように、出力駆動信号ＳＩＧはＧＮＤを大きく下回る値から動作を開始するため、所望のＶＤＤ値に到達するのに１ビット期間以上かかり、ＩＳＩの生成を生じる。明らかに同値ビットの記号列が長くなればなるだけ、生じるＩＳＩの度合も大きくなる。

従って、本発明によるトライステートドライバ１２を用いることによって、オーバシュート問題はデータビット値の次の移行まで駆動トランジスタを「トライステート」することにより実質的に低減する。図３によると、トライステートドライバ１２は、タイムスロット５、６、７中にトランジスタＭ１とＭ２の双方をＯＦＦにするように機能し、ゆえに、負荷からの更なる電流が調達されない。ＳＩＧでの値はＲＣ負荷と関連する値まで自然に減衰し（図３にＺとして示す）、次の論理値移行までこの値のままである。このトライステート動作は負荷信号がアンダシュートするのを防ぎ、タイムスロット８での移行中にＶＤＤへの完全な動きを許容している。

上述したように、本発明のトライステートドライバの処理は、高速マッハツェンダ変調器のような変調器のアームに適用される入力とともに用いられる。図４は従来の先行技術のＣＭＯＳ変調器ドライバ６の回路図であり、駆動信号Ｄ_ＩＮ及びＤＮ_ＩＮを用いて、関連する変調器の別個のアームを駆動している（ここでＤＮはＤの逆／相補を示している）。ドライバ６への入力データ信号はＤ及びＤＮとして示される。対の出力信号ＳＩＧとＳＩＧＮは上述のように抵抗３とコンデンサ４との間の接合で取られている。図５は偽のランダムビット列を駆動した場合に、ドライバ６についての論理「１」と論理「０」との間の移行を示すアイダイアグラムである。ＩＳＩがこのダイアグラムに存在することは明らかであり、振幅及び位相ジッタは許容されないビットエラー速度値を生ずる。

図６は本発明によって形成される例示的なトライステートＣＭＯＳ駆動回路２０を示し、図４の処理に対する改良として相補的な入力信号を提供している。図２との関連で上述した本発明の処理と同様に、別個の対の入力信号が利用されて、次のデータビット値の移行までノードＤ及びＤＮで高インピーダンスを生成するように、同値ビットの列が総てのトランジスタＭ１、Ｍ１Ｎ、Ｍ２及びＭ２ＮをＯＦＦにするトライステート駆動回路２０を生じさせるように、対の各トランジスタを駆動している。上述の処理に関しては、ノードＤ及びＤＮでの高インピーダンスの存在は、同値ビットの長い列が電流を引き続け、アンダシュート（ＧＮＤでの）とオーバシュート（ＶＤＤでの）の双方を生成するのを防ぐ。図７は本処理に関するアイダイアグラムであり、差分的な出力駆動信号ＳＩＧとＳＩＧＮを示している。図５のアイダイアグラムと比較した場合のＩＳＩと振幅／位相ジッタの点での改善は有意である。実際に、振幅及び位相ジッタは本発明によるトライステート出力ドライバを用いることによって本質的に除去される。

上述のように本発明の代替的な実施例においては、駆動信号Ｄは中間のトライステート値まで動かす前に同値ビットの長い記号列を伝送することを許容できる。２つの同値ビットがトライステート前に伝送されるのを許容されると仮定した場合、図８のタイミング図は関連する駆動信号Ｄの値を示している。異なる型の回路用に、トライステートのしきい値としてＮ＝２の使用が好ましく、一般的にはいずれかの好適なＮの値を用いることができる。

実際には、特定の実施例が個々に示され述べられてきたが、当該技術分野の当業者によって、同一のトライステート動作モードを得る変更は示された特定実施例の置換であることが分かるであろう。本出願は本発明のあらゆる適応及び変形をカバーすることを意図している。従って、本発明はここに添付した請求項及びその等価物によってのみ制限されるべきであることが意図されている。

Claims (10)

1. 帯域制限負荷と関連する出力駆動信号（ＳＩＧ）を生成するための駆動回路であって、当該駆動回路が符号間干渉の存在を低減させるように構成され：
   第１の制御信号に応答し、第１のデータ値から第２のデータ値への移行中に、第１の論理レベルでの駆動入力信号（Ｄ）を前記帯域制限負荷に提供するための第１のＭＯＳデバイスと、逆導電型であり、かつ、第２の制御信号に応答し、前記第２のデータ値から前記第１のデータ値への移行中に、第２の逆の論理レベルでの駆動入力信号（Ｄ）を前記帯域制限負荷に提供するための第２のＭＯＳデバイスとであって、互いに接続されて、前記駆動入力信号を前記帯域制限負荷に提供し、前記出力駆動信号（ＳＩＧ）を生成するようにした前記第１及び第２のＭＯＳデバイスと；
   入力データ信号に応答して、前記第１及び第２の制御信号をそれぞれ、前記第１及び第２のＭＯＳデバイスに提供し、設定回数Ｎの同値のデータビットの伝達後に前記第１及び第２のＭＯＳデバイスをＯＦＦにするように構成されたトライステートデバイスと；
   を具え、かくして、前記出力駆動信号（ＳＩＧ）をその後の前記第１及び第２の論理レベルのうちの１つへの移行に与え、当該移行中に符号間干渉を低減させることを特徴とする駆動回路。
2. Ｎ＝１であることを特徴とする請求項１に記載の駆動回路。
3. Ｎ＞１であることを特徴とする請求項１に記載の駆動回路。
4. 請求項１に記載の駆動回路において、前記トライステートデバイスが最大限でも前記第１のＭＯＳデバイス又は前記第２のＭＯＳデバイスが一度にＯＮになるだけであるように構成されることを特徴とする駆動回路。
5. 請求項１に記載の駆動回路において、前記トライステートデバイスがＭＯＳ技術のデバイスであることを特徴とする駆動回路。
6. 請求項１に記載の駆動回路において、前記トライステートデバイスがＭＯＳ以外の技術となることを特徴とする駆動回路。
7. 請求項８に記載の駆動回路において、前記トライステートデバイスがバイポーラ技術のデバイスであることを特徴とする駆動回路。
8. 請求項１に記載の駆動回路において、前記第１のＭＯＳデバイスが、複数の並列接続されたＭＯＳトランジスタを具えることを特徴とする駆動回路。
9. 請求項１に記載の駆動回路において、前記第２のＭＯＳデバイスが、複数の並列接続されたＭＯＳトランジスタを具えることを特徴とする駆動回路。
10. 請求項１に記載の駆動回路において、前記第１のＭＯＳデバイスが単一のＭＯＳトランジスタを具え、前記第２のＭＯＳデバイスが単一のＭＯＳトランジスタを具えることを特徴とする駆動回路。

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