JP5385579B2

JP5385579B2 - 送信装置

Info

Publication number: JP5385579B2
Application number: JP2008256646A
Authority: JP
Inventors: 哲也飯塚; 浩幸松本; 尚久鈴木
Original assignee: THine Electronics Inc
Current assignee: THine Electronics Inc
Priority date: 2008-10-01
Filing date: 2008-10-01
Publication date: 2014-01-08
Anticipated expiration: 2028-10-01
Also published as: TWI457893B; JP2010087988A; WO2010038626A1; TW201019298A

Description

本発明は、抵抗終端された一対の差動伝送線路における電流方向を変えることによってデジタル信号を送信する送信装置に関するものである。

抵抗終端された一対の差動伝送線路における電流方向を変えることによってデジタル信号を送受信する方式としては、小振幅差動信号方式（ＬＶＤＳ: Low-Voltage Differential Signaling）が知られている。ＬＶＤＳは、ＩＥＥＥＰ１５９６.３として規格化されており、一般に高速・低消費電力・低ノイズでデジタル信号を送受信することができるとされている。

ＬＶＤＳにおいて用いられる送信装置は、差動伝送線路に接続される第１出力端子および第２出力端子を有しており、送信すべきデジタル信号がＨレベルであるときに第１出力端子から差動伝送線路を経て第２出力端子へ流れる電流信号を出力し、送信すべきデジタル信号がＬレベルであるときに第２出力端子から差動伝送線路を経て第１出力端子へ流れる電流信号を出力する。

ＬＶＤＳでは、デジタル信号に加えてクロック信号をも送信する場合には、デジタル信号送信用の差動伝送線路とは別にクロック信号送信用の差動伝送線路を用いる必要がある。これに対して、共通の差動伝送線路を用いてデジタル信号およびクロック信号の双方を送信する技術が知られている（特許文献１および非特許文献１を参照）。

特許文献１および非特許文献１に記載されている技術は、抵抗終端された一対の差動伝送線路における電流方向を変えることによってデジタル信号を送受信する点でＬＶＤＳと同様であるが、そのデジタル信号の一定のビット数を送受信する毎に電流信号の出力値を大きくすることでクロック信号をも送受信する。すなわち、送信装置は２値の差動出力レベルを有している。受信装置は、抵抗終端された一対の差動伝送線路の間の電圧を検出し、その電圧の絶対値が所定値より小さいときにはデジタル信号と判断し、その電圧の絶対値が所定値より大きいときにはクロック信号と判断する。この技術を用いれば、差動伝送線路の本数を低減することができる。
国際公開第２００７／０１３７１８号パンフレット M. Park, et al, "AnAdvanced Intra-Panel Interface (AiPi) with Clock Embedded Multi-LevelPoint-to-Point Differential Signaling for Large-Sized TFT-LCD Applications," SIDDIGEST, 43.3, pp.1502-1505 (2006).

しかしながら、共通の差動伝送線路を用いて２値の差動出力レベルを有する電流信号を出力する従来の送信装置は、大きい差動出力レベルの電流信号を出力するために、大きなサイズのトランジスタを含むバッファ回路を備えていて、その出力バッファ回路に含まれるトランジスタを駆動する駆動回路の消費電力が大きい。

本発明は、上記問題点を解消する為になされたものであり、共通の差動伝送線路を用いて２値の差動出力レベルを有する電流信号を出力する送信装置であって消費電力を低減することができる送信装置を提供することを目的とする。

本発明の送信装置は、抵抗終端された一対の差動伝送線路に接続される第１出力端子および第２出力端子を有し、これら第１出力端子および第２出力端子から差動伝送線路へ出力する電流信号の流れる方向を変えることによってデジタル信号を送信し、このデジタル信号を送信している期間に周期的にデジタル信号の各ビット出力時間だけ有意値となるＥＮ信号が有意値であるときに電流信号の出力値を変える送信装置であって、以下のような主出力バッファ回路，副出力バッファ回路，主駆動回路および副駆動回路を備えることを特徴とする。

主出力バッファ回路は、第１ノードと第１出力端子との間に設けられたスイッチＳＷ_１１と、第１ノードと第２出力端子との間に設けられたスイッチＳＷ_１２と、第２ノードと第１出力端子との間に設けられたスイッチＳＷ_２１と、第２ノードと第２出力端子との間に設けられたスイッチＳＷ_２２とを含み、これらのスイッチＳＷ_１１，ＳＷ_１２，ＳＷ_２１及びＳＷ_２２がトランジスタにより構成され、第１ノードが第１基準電位に接続され、第２ノードが第２基準電位に接続される。

副出力バッファ回路は、第３ノードと第１出力端子との間に設けられたスイッチＳＷ_３１と、第３ノードと第２出力端子との間に設けられたスイッチＳＷ_３２と、第４ノードと第１出力端子との間に設けられたスイッチＳＷ_４１と、第４ノードと第２出力端子との間に設けられたスイッチＳＷ_４２と、第３ノードと第１基準電位との間に設けられたスイッチＳＷ_３０と、第４ノードと第２基準電位との間に設けられたスイッチＳＷ_４０とを含み、これらのスイッチＳＷ_３１，ＳＷ_３２，ＳＷ_４１，ＳＷ_４２，ＳＷ_３０及びＳＷ_４０がトランジスタにより構成される。

主駆動回路は、デジタル信号がＨレベルであるときにスイッチＳＷ_１１及びＳＷ_２２をオン状態とするとともにスイッチＳＷ_１２及びＳＷ_２１をオフ状態とし、デジタル信号がＬレベルであるときにスイッチＳＷ_１１及びＳＷ_２２をオフ状態とするとともにスイッチＳＷ_１２及びＳＷ_２１をオン状態とする。

副駆動回路は、ＥＮ信号が非有意値であるときにスイッチＳＷ_３０及びＳＷ_４０をオフ状態とし、ＥＮ信号が有意値であるときにスイッチＳＷ_３０及びＳＷ_４０をオン状態とする。また、副駆動回路は、ＥＮ信号が有意値である期間においてデジタル信号のレベルと等しく該期間までに既にレベルが確定されているＰＯＬ信号がＨレベルであるときにスイッチＳＷ_３１及びＳＷ_４２をオン状態とするとともにスイッチＳＷ_３２及びＳＷ_４１をオフ状態とし、ＰＯＬ信号がＬレベルであるときにスイッチＳＷ_３１及びＳＷ_４２をオフ状態とするとともにスイッチＳＷ_３２及びＳＷ_４１をオン状態とする。

ここで、第１基準電位および第２基準電位は互いに異なっていて、例えば、一方が電源電位であり、他方が接地電位である。主出力バッファ回路に含まれるスイッチＳＷ_１１，ＳＷ_１２，ＳＷ_２１及びＳＷ_２２、ならびに、副出力バッファ回路に含まれるスイッチＳＷ_３１，ＳＷ_３２，ＳＷ_４１，ＳＷ_４２，ＳＷ_３０及びＳＷ_４０は、ＭＯＳトランジスタにより構成されるのが好適である。第１ノードと第１基準電位との間、第２ノードと第２基準電位との間、第３ノードと第１基準電位との間、および、第４ノードと第２基準電位との間それぞれには、上記のスイッチとは別のトランジスタからなるスイッチが設けられていてもよい。主出力バッファ回路に対して、副出力バッファ回路は、相似の回路構成となっているのが好適であり、対応するトランジスタのサイズがＫ倍（Ｋは値１を超える一定値）であるのが好適である。主駆動回路および副駆動回路それぞれは論理回路等を含んで構成され得る。

本発明の送信装置は、共通の差動伝送線路を用いて２値の差動出力レベルを有する電流信号を出力する送信装置であって、消費電力を低減することができる。

以下、添付図面を参照して、本発明を実施するための最良の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。また、以下では、第１比較例の送信装置１Ａおよび第２比較例の送信装置１Ｂそれぞれの構成と対比しつつ、本実施形態の送信装置１の構成を説明する。

（第１比較例）

図１は、第１比較例の送信装置１Ａの概略構成図である。第１比較例の送信装置１Ａは、データ変換回路１０Ａ，駆動回路２０および出力バッファ回路３０を備える。

データ変換回路１０Ａは、パラレルのデジタル信号Ｄparaを入力し、これをシリアルのデジタル信号（ＤＩＮ信号）に変換して、このシリアルのＤＩＮ信号をビット順に駆動回路２０へ出力する。このＤＩＮ信号は、入力されたパラレルのデジタル信号Ｄparaがシリアルのデジタル信号に変換されたビットだけでなく、これらの間にダミーのビットを含む。また、データ変換回路１０Ａは、１つのパラレルのデジタル信号に対応するＤＩＮ信号を出力している期間に周期的にＥＮ信号を有意値として出力する。本例においては、１つのパラレルのデジタル信号に対応するＤＩＮ信号を出力している期間にＥＮ信号は１回または２回有意値となる。

ＥＮ信号が有意値として出力される時間は、ＤＩＮ信号の各ビットが出力される時間と等しい。ＥＮ信号が有意値として出力されている期間では、その直前の期間に出力されているＤＩＮ信号と同じ値がＤＩＮ信号として出力される。ＥＮ信号が有意値として出力されている期間の直後の期間ではＤＩＮ信号は同じ値を出力する場合と反転の値を出力する場合の両方があり得る。このＥＮ信号がクロック信号を表す。

駆動回路２０は、データ変換回路１０Ａから出力されるＤＩＮ信号およびＥＮ信号を受けて、出力バッファ回路３０を駆動するための信号を出力する。出力バッファ回路３０は、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮを有し、駆動回路２０から出力される信号を受けて、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮから抵抗終端された一対の差動伝送線路へ電流信号を出力する。出力バッファ回路３０を駆動するための信号には、ＢＩＡＳｐ信号，ＢＩＡＳｎ信号，ＣＴＲＬｐ信号，ＣＴＲＬｎ信号，ＥＮ信号およびＥＮｂ信号が含まれる。また、出力バッファ回路３０から出力される電流信号の流れる方向は、ＤＩＮ信号の各ビットの論理レベルに応じたものとなる。

図２は、第１比較例の送信装置１Ａの要部構成図である。この図には、駆動回路２０および出力バッファ回路３０それぞれの回路図が示されている。出力バッファ回路３０は、スイッチＳＷ_５１〜ＳＷ_５５およびスイッチＳＷ_６１〜ＳＷ_６５を含む。これらのスイッチは、トランジスタにより構成されるのが好適であり、特にＭＯＳトランジスタにより構成されるのが好適である。スイッチがＭＯＳトランジスタにより構成される場合には、該ＭＯＳトランジスタのゲート端子に入力される信号の値に応じて、該トランジスタがオン状態（開状態）およびオフ状態（閉状態）の何れかに設定される。

スイッチＳＷ_５１は、第１ノードＮ_１と第１出力端子ＯＵＴＰとの間に設けられている。スイッチＳＷ_５２は、第１ノードＮ_１と第２出力端子ＯＵＴＮとの間に設けられている。スイッチＳＷ_５３およびスイッチＳＷ_５４は互いに並列的に接続されていて、これら２つのスイッチとスイッチＳＷ_５５とは、互いに直列的に接続されて第１ノードＮ_１と第１基準電位（電源電位）との間に設けられている。

スイッチＳＷ_６１は、第２ノードＮ_２と第１出力端子ＯＵＴＰとの間に設けられている。スイッチＳＷ_６２は、第２ノードＮ_２と第２出力端子ＯＵＴＮとの間に設けられている。スイッチＳＷ_６３およびスイッチＳＷ_６４は互いに並列的に接続されていて、これら２つのスイッチとスイッチＳＷ_６５とは、互いに直列的に接続されて第２ノードＮ_２と第２基準電位（接地電位）との間に設けられている。

スイッチＳＷ_５１及びＳＷ_６２は、ＣＴＲＬｐ信号の値に応じてオン状態およびオフ状態の何れかに設定される。スイッチＳＷ_５２及びＳＷ_６１は、ＣＴＲＬｎ信号の値に応じてオン状態およびオフ状態の何れかに設定される。スイッチＳＷ_５３及びＳＷ_６３は、動作時には常にオン状態に設定される。スイッチＳＷ_５４及びＳＷ_６４は、ＥＮ信号の値に応じてオン状態およびオフ状態の何れかに設定される。スイッチＳＷ_５５は、動作時にはＢＩＡＳｐ信号により常にオン状態に設定される。また、スイッチＳＷ_６５は、動作時にはＢＩＡＳｎ信号により常にオン状態に設定される。なお、出力バッファ回路３０では、このＢＩＡＳｐ信号及びＢＩＡＳｎ信号の電圧を調整することにより第１出力端子ＯＵＴＰ及び第２出力端子ＯＵＴＮの間に流れる電流量を調整することができる。

駆動回路２０は、バッファＢＵＦｐおよびバッファＢＵＦｎを含む。バッファＢＵＦｐは、入力されるＤＩＮ信号のレベルと同じレベルのＣＴＲＬｐ信号を出力する。バッファＢＵＦｎは、入力されるＤＩＮ信号のレベルに対して論理反転したレベルのＣＴＲＬｎ信号を出力する。駆動回路２０は、ＤＩＮ信号がＨレベルであるときに、ＣＴＲＬｐ信号をＨレベルとしてスイッチＳＷ_５１及びＳＷ_６２をオン状態とするとともに、ＣＴＲＬｎ信号をＬレベルとしてスイッチＳＷ_５２及びＳＷ_６１をオフ状態とする。駆動回路２０は、ＤＩＮ信号がＬレベルであるときに、ＣＴＲＬｐ信号をＬレベルとしてスイッチＳＷ_５１及びＳＷ_６２をオフ状態とするとともに、ＣＴＲＬｎ信号をＨレベルとしてスイッチＳＷ_５２及びＳＷ_６１をオン状態とする。また、駆動回路２０は、ＥＮ信号が非有意値であるときにスイッチＳＷ_５４及びＳＷ_６４をオフ状態とし、ＥＮ信号が有意値であるときにスイッチＳＷ_５４及びＳＷ_６４をオン状態とする。

ＤＩＮ信号がＨレベルであるとき、スイッチＳＷ_５１及びＳＷ_６２がオン状態となるとともに、スイッチＳＷ_５２及びＳＷ_６１がオフ状態となって、第１出力端子ＯＵＴＰがスイッチＳＷ_５１を介して第１ノードＮ_１と接続されるとともに、第２出力端子ＯＵＴＮがスイッチＳＷ_６２を介して第２ノードＮ_２と接続される。一方、ＤＩＮ信号がＬレベルであるとき、スイッチＳＷ_５１及びＳＷ_６２がオフ状態となるとともに、スイッチＳＷ_５２及びＳＷ_６１がオン状態となって、第１出力端子ＯＵＴＰがスイッチＳＷ_５２を介して第１ノードＮ_１と接続されるとともに、第２出力端子ＯＵＴＮがスイッチＳＷ_６１を介して第２ノードＮ_２と接続される。

また、ＥＮ信号が非有意値であるとき、第１ノードＮ_１は、スイッチＳＷ_５３とスイッチＳＷ_５５とを介して第１基準電位と接続されるとともに、第２ノードＮ_２は、スイッチＳＷ_６３とスイッチＳＷ_６５とを介して第２基準電位と接続される。一方、ＥＮ信号が有意値であるとき、第１ノードＮ_１は、並列接続されたスイッチＳＷ_５３及びＳＷ_５４とスイッチＳＷ_５５とを介して第１基準電位と接続されるとともに、第２ノードＮ_２は、並列接続されたスイッチＳＷ_６３及びＳＷ_６４とスイッチＳＷ_６５とを介して第２基準電位と接続される。

図３は、第１比較例の送信装置１Ａにおける各信号のタイミングチャートである。この図に示されるように、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮから差動伝送線路へ出力される電流信号が流れる方向は、ＤＩＮ信号のレベルに応じて決定される。また、ＥＮ信号が有意値であるときに出力される電流信号は大きい。

このような第１比較例の送信装置１Ａでは、ＥＮ信号が有意値であるときにスイッチＳＷ_５４及びＳＷ_６４がオン状態となってスイッチＳＷ_５１，ＳＷ_５２，ＳＷ_６１，ＳＷ_６２に流れる電流が大きいことから、これらのスイッチとしてゲート幅が大きいＭＯＳトランジスタが用いられ、また、これらのスイッチを駆動するための駆動回路２０に含まれるバッファＢＵＦｐ及びＢＵＦｎもサイズが大きいものが用いられる。そして、バッファＢＵＦｐ及びＢＵＦｎは、ＤＩＮ信号の値の遷移の度に大電流を消費することになる。

（第２比較例）

図４は、第２比較例の送信装置１Ｂの概略構成図である。第２比較例の送信装置１Ｂは、データ変換回路１０Ａ，駆動回路２０，主出力バッファ回路３１および副出力バッファ回路３２を備える。第２比較例の送信装置１Ｂに含まれるデータ変換回路１０Ａおよび駆動回路２０は、第１比較例の送信装置１Ａに含まれるものと同様の構成を有する。第１比較例の送信装置１Ａの構成と比較すると、第２比較例の送信装置１Ｂは、出力バッファ回路３０に替えて主出力バッファ回路３１および副出力バッファ回路３２を備える点で相違する。

主出力バッファ回路３１および副出力バッファ回路３２は、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮを共有し、駆動回路２０から出力される信号を受けて、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮから抵抗終端された一対の差動伝送線路へ電流信号を出力する。主出力バッファ回路３１を駆動するための信号には、ＢＩＡＳｐ信号，ＢＩＡＳｎ信号，ＣＴＲＬｐ信号およびＣＴＲＬｎ信号が含まれる。また、副出力バッファ回路３２を駆動するための信号には、ＢＩＡＳｐ信号，ＢＩＡＳｎ信号，ＣＴＲＬｐ信号，ＣＴＲＬｎ信号，ＥＮ信号およびＥＮｂ信号が含まれる。

図５は、第２比較例の送信装置１Ｂの要部構成図である。この図には、駆動回路２０，主出力バッファ回路３１および副出力バッファ回路３２それぞれの回路図が示されている。駆動回路２０の構成は、第１比較例の場合と同じである。

主出力バッファ回路３１は、スイッチＳＷ_１０〜ＳＷ_１３およびスイッチＳＷ_２０〜ＳＷ_２３を含む。これらのスイッチは、トランジスタにより構成されるのが好適であり、特にＭＯＳトランジスタにより構成されるのが好適である。スイッチがＭＯＳトランジスタにより構成される場合には、該ＭＯＳトランジスタのゲート端子に入力される信号の値に応じて、該トランジスタがオン状態（開状態）およびオフ状態（閉状態）の何れかに設定される。

スイッチＳＷ_１１は、第１ノードＮ_１と第１出力端子ＯＵＴＰとの間に設けられている。スイッチＳＷ_１２は、第１ノードＮ_１と第２出力端子ＯＵＴＮとの間に設けられている。スイッチＳＷ_１０およびスイッチＳＷ_１３は、互いに直列的に接続されて第１ノードＮ_１と第１基準電位（電源電位）との間に設けられている。

スイッチＳＷ_２１は、第２ノードＮ_２と第１出力端子ＯＵＴＰとの間に設けられている。スイッチＳＷ_２２は、第２ノードＮ_２と第２出力端子ＯＵＴＮとの間に設けられている。スイッチＳＷ_２０およびスイッチＳＷ_２３は、互いに直列的に接続されて第２ノードＮ_２と第２基準電位（接地電位）との間に設けられている。

スイッチＳＷ_１１及びＳＷ_２２は、ＣＴＲＬｐ信号の値に応じてオン状態およびオフ状態の何れかに設定される。スイッチＳＷ_１２及びＳＷ_２１は、ＣＴＲＬｎ信号の値に応じてオン状態およびオフ状態の何れかに設定される。スイッチＳＷ_１０及びＳＷ_２０は、動作時には常にオン状態に設定される。スイッチＳＷ_１３は、動作時にはＢＩＡＳｐ信号により常にオン状態に設定される。また、スイッチＳＷ_２３は、動作時にはＢＩＡＳｎ信号により常にオン状態に設定される。第１比較例と同様に、主出力バッファ回路３１では、このＢＩＡＳｐ信号及びＢＩＡＳｎ信号の電圧を調整することにより第１出力端子ＯＵＴＰ及び第２出力端子ＯＵＴＮの間に流れる電流量を調整することができる。

副出力バッファ回路３２は、スイッチＳＷ_３０〜ＳＷ_３３およびスイッチＳＷ_４０〜ＳＷ_４３を含む。これらのスイッチは、トランジスタにより構成されるのが好適であり、特にＭＯＳトランジスタにより構成されるのが好適である。スイッチがＭＯＳトランジスタにより構成される場合には、該ＭＯＳトランジスタのゲート端子に入力される信号の値に応じて、該トランジスタがオン状態（開状態）およびオフ状態（閉状態）の何れかに設定される。副出力バッファ回路３２に含まれるスイッチＳＷ_３０〜ＳＷ_３３およびスイッチＳＷ_４０〜ＳＷ_４３は、主出力バッファ回路３１に含まれるスイッチＳＷ_１０〜ＳＷ_１３およびスイッチＳＷ_２０〜ＳＷ_２３と比べてゲート幅が大きいＭＯＳトランジスタにより構成される。

スイッチＳＷ_３１は、第３ノードＮ_３と第１出力端子ＯＵＴＰとの間に設けられている。スイッチＳＷ_３２は、第３ノードＮ_３と第２出力端子ＯＵＴＮとの間に設けられている。スイッチＳＷ_３０およびスイッチＳＷ_３３は、互いに直列的に接続されて第３ノードＮ_３と第１基準電位（電源電位）との間に設けられている。

スイッチＳＷ_４１は、第４ノードＮ_４と第１出力端子ＯＵＴＰとの間に設けられている。スイッチＳＷ_４２は、第４ノードＮ_４と第２出力端子ＯＵＴＮとの間に設けられている。スイッチＳＷ_４０およびスイッチＳＷ_４３は、互いに直列的に接続されて第４ノードＮ_４と第２基準電位（接地電位）との間に設けられている。

スイッチＳＷ_３１及びＳＷ_４２は、ＣＴＲＬｐ信号の値に応じてオン状態およびオフ状態の何れかに設定される。スイッチＳＷ_３２及びＳＷ_４１は、ＣＴＲＬｎ信号の値に応じてオン状態およびオフ状態の何れかに設定される。スイッチＳＷ_３０及びＳＷ_４０は、ＥＮ信号の値に応じてオン状態およびオフ状態の何れかに設定される。スイッチＳＷ_３３は、動作時にはＢＩＡＳｐ信号により常にオン状態に設定される。また、スイッチＳＷ_４３は、動作時にはＢＩＡＳｎ信号により常にオン状態に設定される。主出力バッファ回路３１と同様に、副出力バッファ回路３２では、このＢＩＡＳｐ信号及びＢＩＡＳｎ信号の電圧を調整することにより第１出力端子ＯＵＴＰ及び第２出力端子ＯＵＴＮの間に流れる電流量を調整することができる。

駆動回路２０は、ＤＩＮ信号がＨレベルであるときに、ＣＴＲＬｐ信号をＨレベルとしてスイッチＳＷ_１１，ＳＷ_２２，ＳＷ_３１及びＳＷ_４２をオン状態とするとともに、ＣＴＲＬｎ信号をＬレベルとしてスイッチＳＷ_１２，ＳＷ_２１，ＳＷ_３２及びＳＷ_４１をオフ状態とする。駆動回路２０は、ＤＩＮ信号がＬレベルであるときに、ＣＴＲＬｐ信号をＬレベルとしてスイッチＳＷ_１１，ＳＷ_２２，ＳＷ_３１及びＳＷ_４２をオフ状態とするとともに、ＣＴＲＬｎ信号をＨレベルとしてスイッチＳＷ_１２，ＳＷ_２１，ＳＷ_３２及びＳＷ_４１をオン状態とする。また、駆動回路２０は、ＥＮ信号が非有意値であるときにスイッチＳＷ_３０及びＳＷ_４０をオフ状態とし、ＥＮ信号が有意値であるときにスイッチＳＷ_３０及びＳＷ_４０をオン状態とする。

主出力バッファ回路３１では、ＤＩＮ信号がＨレベルであるとき、スイッチＳＷ_１１及びＳＷ_２２がオン状態となるとともに、スイッチＳＷ_１２及びＳＷ_２１がオフ状態となって、第１出力端子ＯＵＴＰがスイッチＳＷ_１１を介して第１ノードＮ_１と接続されるとともに、第２出力端子ＯＵＴＮがスイッチＳＷ_２２を介して第２ノードＮ_２と接続される。一方、ＤＩＮ信号がＬレベルであるとき、スイッチＳＷ_１１及びＳＷ_２２がオフ状態となるとともに、スイッチＳＷ_１２及びＳＷ_２１がオン状態となって、第１出力端子ＯＵＴＰがスイッチＳＷ_１２を介して第１ノードＮ_１と接続されるとともに、第２出力端子ＯＵＴＮがスイッチＳＷ_２１を介して第２ノードＮ_２と接続される。したがって、主出力バッファ回路３１から第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮを経て差動伝送線路へ出力される電流信号の流れる方向は、ＤＩＮ信号のレベルによって異なる。

副出力バッファ回路３２では、ＤＩＮ信号がＨレベルであるとき、スイッチＳＷ_３１及びＳＷ_４２がオン状態となるとともに、スイッチＳＷ_３２及びＳＷ_４１がオフ状態となって、第１出力端子ＯＵＴＰがスイッチＳＷ_３１を介して第３ノードＮ_３と接続されるとともに、第２出力端子ＯＵＴＮがスイッチＳＷ_４２を介して第４ノードＮ_４と接続される。一方、ＤＩＮ信号がＬレベルであるとき、スイッチＳＷ_３１及びＳＷ_４２がオフ状態となるとともに、スイッチＳＷ_３２及びＳＷ_４１がオン状態となって、第１出力端子ＯＵＴＰがスイッチＳＷ_３２を介して第３ノードＮ_３と接続されるとともに、第２出力端子ＯＵＴＮがスイッチＳＷ_４１を介して第４ノードＮ_４と接続される。

また、副出力バッファ回路３２では、ＥＮ信号が非有意値であるとき、第３ノードＮ_３は第１基準電位と接続されず、第４ノードＮ_４は第２基準電位と接続されない。一方、ＥＮ信号が有意値であるとき、第３ノードＮ_３は、スイッチＳＷ_３０とスイッチＳＷ_３３とを介して第１基準電位と接続されるとともに、第４ノードＮ_４は、スイッチＳＷ_４０とスイッチＳＷ_４３とを介して第２基準電位と接続される。

したがって、ＥＮ信号が非有意値であるとき、副出力バッファ回路３２からは電流信号が出力されない。一方、ＥＮ信号が有意値であるとき、副出力バッファ回路３２から第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮを経て差動伝送線路へ電流信号が出力され、その電流信号の流れる方向はＤＩＮ信号のレベルによって異なる。

第２比較例の送信装置１Ｂにおける各信号のタイミングチャートは図３と同様である。第２比較例の送信装置１Ｂでは、ＥＮ信号が非有意値であるときには、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮから差動伝送線路へ出力される電流信号は主出力バッファ回路３１から出力される電流信号のみであり、その電流信号が流れる方向はＤＩＮ信号のレベルに応じて決定される。一方、ＥＮ信号が有意値であるときには、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮから差動伝送線路へ出力される電流信号は、主出力バッファ回路３１および副出力バッファ回路３２それぞれから出力される電流信号が加算されたものとなり、その電流信号が流れる方向はＤＩＮ信号のレベルに応じて決定される。したがって、ＥＮ信号が有意値であるときに出力される電流信号は大きい。

このような第２比較例の送信装置１Ｂでは、主出力バッファ回路３１に含まれるスイッチＳＷ_１０〜ＳＷ_１３およびスイッチＳＷ_２０〜ＳＷ_２３に流れる電流が小さいことから、これらのスイッチとしてゲート幅が小さいＭＯＳトランジスタが用いられ得る。しかし、副出力バッファ回路３２に含まれるスイッチＳＷ_３０〜ＳＷ_３３およびスイッチＳＷ_４０〜ＳＷ_４３に流れる電流が大きいことから、これらのスイッチとしてゲート幅が大きいＭＯＳトランジスタが用いられ、また、これらのスイッチを駆動するための駆動回路２０に含まれるバッファＢＵＦｐ及びＢＵＦｎもサイズが大きいものが用いられる。そして、バッファＢＵＦｐ及びＢＵＦｎは、ＤＩＮ信号の値の遷移の度に大電流を消費することになる。

（本実施形態）

図６は、本実施形態の送信装置１の概略構成図である。本実施形態の送信装置１は、データ変換回路１０，主駆動回路２１，副駆動回路２２，主出力バッファ回路３１および副出力バッファ回路３２を備える。本実施形態の送信装置１に含まれる主出力バッファ回路３１および副出力バッファ回路３２は、第２比較例の送信装置１Ｂに含まれるものと同様の構成を有する。第２比較例の送信装置１Ｂの構成と比較すると、本実施形態の送信装置１は、データ変換回路１０Ａに替えてデータ変換回路１０を備える点で相違し、また、駆動回路２０に替えて主駆動回路２１および副駆動回路２２を備える点で相違する。

データ変換回路１０は、パラレルのデジタル信号Ｄparaを入力し、これをシリアルのデジタル信号（ＤＩＮ信号）に変換して、このシリアルのＤＩＮ信号をビット順に主駆動回路２１へ出力する。このＤＩＮ信号は、入力されたパラレルのデジタル信号Ｄparaがシリアルのデジタル信号に変換されたビットだけでなく、これらの間にダミーのビットを含む。また、データ変換回路１０は、１つのパラレルのデジタル信号に対応するＤＩＮ信号を出力している期間に周期的にＥＮ信号を有意値として出力する。本例においては、１つのパラレルのデジタル信号に対応するＤＩＮ信号を出力している期間にＥＮ信号は１回または２回有意値となる。

また、データ変換回路１０は、入力されるパラレルのデジタル信号Ｄparaを受けてＰＯＬ信号を副駆動回路２２へ出力する。このＰＯＬ信号は、ＥＮ信号が有意値である期間までに既にレベルが確定されている。そのレベルは、ＥＮ信号が有意値である期間に出力されるＤＩＮ信号のレベルと等しい。

主駆動回路２１は、データ変換回路１０から出力されるＤＩＮ信号を受けて、主出力バッファ回路３１を駆動するための信号を出力する。主出力バッファ回路３１を駆動するための信号には、ＢＩＡＳｐ信号，ＢＩＡＳｎ信号，ＣＴＲＬ１ｐ信号およびＣＴＲＬ１ｎ信号が含まれる。

副駆動回路２２は、データ変換回路１０から出力されるＥＮ信号およびＰＯＬ信号を受けて、副出力バッファ回路３２を駆動するための信号を出力する。副出力バッファ回路３２を駆動するための信号には、ＢＩＡＳｐ信号，ＢＩＡＳｎ信号，ＣＴＲＬ２ｐ信号，ＣＴＲＬ２ｎ信号，ＥＮ信号およびＥＮｂ信号が含まれる。

図７は、本実施形態の送信装置１の要部構成図である。この図には、主駆動回路２１，副駆動回路２２，主出力バッファ回路３１および副出力バッファ回路３２それぞれの回路図が示されている。主出力バッファ回路３１および副出力バッファ回路３２それぞれの構成は、第２比較例の場合と同じである。

主駆動回路２１は、バッファＢＵＦ１ｐおよびバッファＢＵＦ１ｎを含む。バッファＢＵＦ１ｐは、入力されるＤＩＮ信号のレベルと同じレベルのＣＴＲＬ１ｐ信号を出力する。バッファＢＵＦ１ｎは、入力されるＤＩＮ信号のレベルに対して論理反転したレベルのＣＴＲＬ１ｎ信号を出力する。主駆動回路２１は、ＤＩＮ信号がＨレベルであるときに、ＣＴＲＬ１ｐ信号をＨレベルとしてスイッチＳＷ_１１及びＳＷ_２２をオン状態とするとともに、ＣＴＲＬ１ｎ信号をＬレベルとしてスイッチＳＷ_１２及びＳＷ_２１をオフ状態とする。主駆動回路２１は、ＤＩＮ信号がＬレベルであるときに、ＣＴＲＬ１ｐ信号をＬレベルとしてスイッチＳＷ_１１及びＳＷ_２２をオフ状態とするとともに、ＣＴＲＬ１ｎ信号をＨレベルとしてスイッチＳＷ_１２及びＳＷ_２１をオン状態とする。

副駆動回路２２は、バッファＢＵＦ２ｐおよびバッファＢＵＦ２ｎを含む。バッファＢＵＦ２ｐは、入力されるＰＯＬ信号のレベルと同じレベルのＣＴＲＬ２ｐ信号を出力する。バッファＢＵＦ２ｎは、入力されるＰＯＬ信号のレベルに対して論理反転したレベルのＣＴＲＬ２ｎ信号を出力する。副駆動回路２２は、ＰＯＬ信号がＨレベルであるときに、ＣＴＲＬ２ｐ信号をＨレベルとしてスイッチＳＷ_３１及びＳＷ_４２をオン状態とするとともに、ＣＴＲＬ２ｎ信号をＬレベルとしてスイッチＳＷ_３２及びＳＷ_４１をオフ状態とする。副駆動回路２２は、ＰＯＬ信号がＬレベルであるときに、ＣＴＲＬ２ｐ信号をＬレベルとしてスイッチＳＷ_３１及びＳＷ_４２をオフ状態とするとともに、ＣＴＲＬ２ｎ信号をＨレベルとしてスイッチＳＷ_３２及びＳＷ_４１をオン状態とする。また、副駆動回路２２は、ＥＮ信号が非有意値であるときにスイッチＳＷ_３０及びＳＷ_４０をオフ状態とし、ＥＮ信号が有意値であるときにスイッチＳＷ_３０及びＳＷ_４０をオン状態とする。

副出力バッファ回路３２では、ＰＯＬ信号がＨレベルであるとき、スイッチＳＷ_３１及びＳＷ_４２がオン状態となるとともに、スイッチＳＷ_３２及びＳＷ_４１がオフ状態となって、第１出力端子ＯＵＴＰがスイッチＳＷ_３１を介して第３ノードＮ_３と接続されるとともに、第２出力端子ＯＵＴＮがスイッチＳＷ_４２を介して第４ノードＮ_４と接続される。一方、ＰＯＬ信号がＬレベルであるとき、スイッチＳＷ_３１及びＳＷ_４２がオフ状態となるとともに、スイッチＳＷ_３２及びＳＷ_４１がオン状態となって、第１出力端子ＯＵＴＰがスイッチＳＷ_３２を介して第３ノードＮ_３と接続されるとともに、第２出力端子ＯＵＴＮがスイッチＳＷ_４１を介して第４ノードＮ_４と接続される。

したがって、ＥＮ信号が非有意値であるとき、副出力バッファ回路３２からは電流信号が出力されない。一方、ＥＮ信号が有意値であるとき、副出力バッファ回路３２から第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮを経て差動伝送線路へ電流信号が出力され、その電流信号の流れる方向はＰＯＬ信号のレベルによって異なる。

図８は、本実施形態の送信装置１における各信号のタイミングチャートである。本実施形態の送信装置１では、ＥＮ信号が非有意値であるときには、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮから差動伝送線路へ出力される電流信号は主出力バッファ回路３１から出力される電流信号のみであり、その電流信号が流れる方向はＤＩＮ信号のレベルに応じて決定される。一方、ＥＮ信号が有意値であるときには、ＰＯＬ信号のレベルがＤＩＮ信号のレベルに等しく、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮから差動伝送線路へ出力される電流信号は、主出力バッファ回路３１および副出力バッファ回路３２それぞれから出力される電流信号が加算されたものとなり、その電流信号が流れる方向はＤＩＮ信号のレベルに応じて決定される。したがって、ＥＮ信号が有意値であるときに出力される電流信号は大きい。

本実施形態の送信装置１では、主出力バッファ回路３１を駆動する主駆動回路２１とは別に、副出力バッファ回路３２を駆動する副駆動回路２２が設けられている。主出力バッファ回路３１に含まれるスイッチＳＷ_１０〜ＳＷ_１３およびスイッチＳＷ_２０〜ＳＷ_２３に流れる電流が小さいことから、これらのスイッチとしてゲート幅が小さいＭＯＳトランジスタが用いられ得る。したがって、主出力バッファ回路３１を駆動する主駆動回路２１に含まれるバッファＢＵＦ１ｐ及びＢＵＦ１ｎは、サイズが小さいもので充分であるから、消費電力が低減される。

一方、副出力バッファ回路３２に含まれるスイッチＳＷ_３０〜ＳＷ_３３およびスイッチＳＷ_４０〜ＳＷ_４３に流れる電流が大きいことから、これらのスイッチとしてゲート幅が大きいＭＯＳトランジスタが用いられる。

しかし、副出力バッファ回路３２では、ＥＮ信号が有意値となる前にＰＯＬ信号のレベルが確定することでスイッチＳＷ_３１，ＳＷ_３２，ＳＷ_４１およびＳＷ_４２の状態も確定していて、ＥＮ信号が有意値となってスイッチＳＷ_３０およびＳＷ_４０がオン状態となることで電流信号が出力される。

したがって、副出力バッファ回路３２を駆動する副駆動回路２２に含まれるバッファＢＵＦ２ｐ及びＢＵＦ２ｎは、ＣＴＲＬ２ｐ信号及びＣＴＲＬ２ｎ信号の出力レベルを高速に遷移させる必要がないので、サイズが小さいもので充分である。また、バッファＢＵＦ２ｐ及びＢＵＦ２ｎは、出力レベルを遷移させる回数が少なくてよい。したがって、バッファＢＵＦ２ｐ及びＢＵＦ２ｎの消費電力が低減される。

このように、本実施形態の送信装置１では、主駆動回路２１に加えて副駆動回路２２を備えるものの、第１比較例の送信装置１Ａおよび第２比較例の送信装置１Ｂの何れと比べた場合にも、消費電力が低減され得るだけでなく、半導体基板に集積化した場合のレイアウト面積が低減され得る。

第１比較例の送信装置１Ａの概略構成図である。第１比較例の送信装置１Ａの要部構成図である。第１比較例の送信装置１Ａにおける各信号のタイミングチャートである。第２比較例の送信装置１Ｂの概略構成図である。第２比較例の送信装置１Ｂの要部構成図である。本実施形態の送信装置１の概略構成図である。本実施形態の送信装置１の要部構成図である。本実施形態の送信装置１における各信号のタイミングチャートである。

符号の説明

１，１Ａ，１Ｂ…送信装置、１０，１０Ａ…データ変換回路、２０…駆動回路、２１…主駆動回路、２２…副駆動回路、３０…出力バッファ回路、３１…主出力バッファ回路、３２…副出力バッファ回路。

Claims

抵抗終端された一対の差動伝送線路に接続される第１出力端子および第２出力端子を有し、これら第１出力端子および第２出力端子から前記差動伝送線路へ出力する電流信号の流れる方向を変えることによってデジタル信号を送信し、このデジタル信号を送信している期間に周期的に前記デジタル信号の各ビット出力時間だけ有意値となるＥＮ信号が有意値であるときに電流信号の出力値を変える送信装置であって、
第１ノードと前記第１出力端子との間に設けられたスイッチＳＷ_１１と、前記第１ノードと前記第２出力端子との間に設けられたスイッチＳＷ_１２と、第２ノードと前記第１出力端子との間に設けられたスイッチＳＷ_２１と、前記第２ノードと前記第２出力端子との間に設けられたスイッチＳＷ_２２とを含み、これらのスイッチＳＷ_１１，ＳＷ_１２，ＳＷ_２１及びＳＷ_２２がトランジスタにより構成され、前記第１ノードが第１基準電位に接続され、前記第２ノードが第２基準電位に接続される主出力バッファ回路と、
第３ノードと前記第１出力端子との間に設けられたスイッチＳＷ_３１と、前記第３ノードと前記第２出力端子との間に設けられたスイッチＳＷ_３２と、第４ノードと前記第１出力端子との間に設けられたスイッチＳＷ_４１と、前記第４ノードと前記第２出力端子との間に設けられたスイッチＳＷ_４２と、前記第３ノードと前記第１基準電位との間に設けられたスイッチＳＷ_３０と、前記第４ノードと前記第２基準電位との間に設けられたスイッチＳＷ_４０とを含み、これらのスイッチＳＷ_３１，ＳＷ_３２，ＳＷ_４１，ＳＷ_４２，ＳＷ_３０及びＳＷ_４０がトランジスタにより構成される副出力バッファ回路と、
前記デジタル信号がＨレベルであるときに前記スイッチＳＷ_１１及びＳＷ_２２をオン状態とするとともに前記スイッチＳＷ_１２及びＳＷ_２１をオフ状態とし、前記デジタル信号がＬレベルであるときに前記スイッチＳＷ_１１及びＳＷ_２２をオフ状態とするとともに前記スイッチＳＷ_１２及びＳＷ_２１をオン状態とする主駆動回路と、
前記ＥＮ信号が非有意値であるときに前記スイッチＳＷ_３０及びＳＷ_４０をオフ状態とし、前記ＥＮ信号が有意値であるときに前記スイッチＳＷ_３０及びＳＷ_４０をオン状態とし、前記ＥＮ信号が有意値である期間において前記デジタル信号のレベルと等しく該期間までに既にレベルが確定されているＰＯＬ信号がＨレベルであるときに前記スイッチＳＷ_３１及びＳＷ_４２をオン状態とするとともに前記スイッチＳＷ_３２及びＳＷ_４１をオフ状態とし、前記ＰＯＬ信号がＬレベルであるときに前記スイッチＳＷ_３１及びＳＷ_４２をオフ状態とするとともに前記スイッチＳＷ_３２及びＳＷ_４１をオン状態とする副駆動回路と、
を備えることを特徴とする送信装置。