JP2007329898A - 信号変換回路 - Google Patents

Abstract

【課題】変換入力回路および変換出力回路を含む信号変換回路で、プロセスパラメータ、電圧パラメータおよび温度パラメータの影響を受けないパルス幅およびデューティサイクルの歪を改善すること。
【解決手段】変換入力回路は、電流モード論理信号を受信し、電流モード論理信号に基づいて差動入力信号を供給するように構成されている。変換出力回路は、差動入力信号を受信し、差動入力信号に基づいてレールツーレール出力信号を供給するように構成されている。変換出力回路は、差動入力信号のそれぞれの共通のエッジタイプに応じて、レールツーレール出力信号を切り替えるように構成されている。
【選択図】図２

Description

発明の詳細な説明

〔発明の背景〕
通常、コンピュータシステムには、システムアプリケーションを実行するために互いに通信する複数の集積回路が含まれている。該コンピュータシステムは、多くの場合、１つまたは複数のホストコントローラと、デュアルインラインメモリモジュール(ＤＩＭＭ)、グラフィックスカード、オーディオカード、ファクシミリカード、モデムカードといった、１つまたは複数の電子サブシステムアセンブリとを含んでいる。該ホストコントローラとサブシステムアセンブリとは、システム機能を実行するために、シリアル通信リンクといった通信リンクを介して通信する。シリアル通信リンクは、fully buffered DIMM(ＦＢ‐ＤＩＭＭ）advanced memory buffer(ＡＭＢ）規格、peripheral component interconnect express(ＰＣＩｅ）規格、または、他の任意の適したシリアル通信リンクシステム、を実行するリンクを含んでいる。

ＦＢ‐ＤＩＭＭのキーデバイスが、ＡＭＢチップである。ＡＭＢは、２つのシリアルリンク（１つは、上りトラフィック、もう１つは、下りトラフィック）と、ＦＢ‐ＤＩＭＭのダイナミックランダムアクセスメモリ(ＤＲＡＭ）といったオンボードメモリへのバスとを有している。該下りのシリアルリンク(サウスバウンド）を介して送信された、ホストコントローラからのシリアルデータは、一時的にバッファリングされ、次に、ＦＢ‐ＤＩＭＭのメモリに送信される。該シリアルデータは、該メモリに与えられ、ＡＭＢにおいて変換され、該メモリバスに送信された、アドレス、データ、コマンド情報を含んでいる。該ＡＭＢは、該ホストコントローラが命令すると、該メモリからのデータを書き込み、読み出す。読み出されたデータは、シリアルデータに変換され、該上りのシリアルリンク(ノースバウンド)の該ホストコントローラに送り返される。

ＡＭＢはまた、同じチャネルにおいて、ＦＢ‐ＤＩＭＭ間のリピータ（repeater）として機能する。該ＡＭＢは、該ホストコントローラに接続されているプライマリのサウスバウンドリンクから情報を転送するか、または、前段のＡＭＢを、セカンダリのサウスバウンドリンクを介して、次のＦＢ‐ＤＩＭＭの後段のＡＭＢに転送する。該ＡＭＢは、セカンダリのノースバウンドリンクから該後段のＦＢ‐ＤＩＭＭの情報を受信し、該情報をそれ自体の情報と組み合わせた後、それを、プライマリのノースバウンドリンクを介して該前段のＡＭＢまたはホストコントローラに送信する。これにより、ＦＢ‐ＤＩＭＭ間のデイジーチェーンが形成される。ＦＢ‐ＤＩＭＭチャネルアーキテクチャに重要な属性が、該ホストコントローラと該チャネルのＦＢ‐ＤＩＭＭとの間の、高速かつシリアルな（serial）二地点間接続である。該ＡＭＢ規格は、シリアル差動信号（serial differential signaling）に基づいている。

ＰＣＩｅもまた、差動信号対を介してデータを通信する高速のシリアルリンクである。ＰＣＩｅリンクは、「レーン」として知られている双方向のシリアルな二地点間接続の周りに形成されている。この電気レベルでは、各レーンが、１つのレーンにつき合計４つのデータ線用の２つの単方向の低電圧差動信号（differential signaling）対（送信対および受信対）を利用する。２つの任意のＰＣＩｅデバイス間の接続は、リンクとして知られており、１つまたは複数のレーンの集合体から形成されている。全てのＰＣＩｅデバイスは、最低限、単一のレーン(×１）のリンクをサポートする。デバイスが、２、４、８、１２、１６、３２のレーン、または、他のレーンからなるより広いリンクを適宜サポートしてもよい。

高速通信リンク（例えば、ＡＭＢおよびＰＣＩｅリンク）は、多くの場合、低速振幅（low swing）電流モード論理(ＣＭＬ）信号を用いてデータを通信する。信号処理が通常、高速振幅（high swing）レールツーレール相補形金属酸化膜半導体(ＣＭＯＳ）回路を介してなされるので、該ＣＭＬ信号は、信号変換回路を介してＣＭＯＳ論理レベル信号に変換され、受信データを処理する。高速の場合、該信号変換回路には、パルス幅およびデューティサイクルの歪みがある恐れがあり、デバイス間の通信の信頼性が低くなってしまう。さらに、該パルス幅およびデューティサイクルの歪みは、多くの場合、プロセスパラメータ、電圧パラメータ、および／または、温度パラメータの変化を増大させ、これにより、デバイス間の通信の信頼性が下がってしまう可能性が高い。

これらのおよび他の理由から、本発明が必要となる。

従来技術文献としては、
米国特許第６，９２４，６６８号
米国特許第６，５１８，７８９号
米国特許第６，２１１，６９９号
米国特許第６，０４０，７１０号
米国特許第５，６００，２６７号
を挙げることができる。

〔発明の要点〕
本発明の一観点は、変換入力回路および変換出力回路を含む信号変換回路を提供する。該変換入力回路は、電流モード論理信号を受信し、該電流モード論理信号に基づいて差動入力信号を出力するように構成されている。該変換出力回路は、該差動入力信号を受信し、該差動入力信号に基づいてレールツーレール出力信号を出力するように構成されている。該変換出力回路は、各差動入力信号の共通のエッジタイプに応じて、該レールツーレール出力信号を切り替えるように構成されている。

添付図面は、本発明をさらに理解するために含まれており、本明細書の一部に組み込まれ、該一部の構成分をなすものとする。該図面は本発明の実施形態を示しており、詳細な説明とともに本発明の原理を説明する。以下の詳細な説明を参照することによりより理解できるようになるにつれて、本発明の他の実施形態、および、本発明が対象とする利点の多くが容易に認識されるだろう。図面の構成要素は、必ずしも縮尺どおりではない。同様の部材には、同じ参照符号を付した。

図１は、本発明のコンピュータシステムの一実施形態を示す図である。

図２は、信号変換回路の一実施形態を示す図である。

図３は、変換入力回路（converter input circuit）の一実施形態を示す図である。

図４は、変換出力回路（converter output circuit）の一実施形態を示す図である。

図５は、信号変換回路の一実施形態の動作を示すタイミングダイアグラムである。

図６は、電源に対する、正／負のゲート駆動信号（gate drive signal）および正／負のレールツーレールＣＭＯＳ信号のデューティサイクルを示す図である。

図７は、信号変換回路の一実施形態における、レールツーレール出力信号のデューティサイクルに関する、プロセス、電圧、温度コーナー（corner）分析表である。

図８は、信号変換回路の一実施形態において不一致（mismatch）の効果を示すモンテカルロ法の結果を示す図である。

〔詳細な説明〕
以下の詳細な説明では、上記添付図面を参照する。該図面は、明細書の一部を構成し、本発明が実行される特定の実施形態を例証として示すものである。ここで、記載した図の方向に関して、「上端」、「下端」、「前」、「後ろ」、「先端」、「後端」などといった方向を示す用語を用いる。本発明の実施形態の構成要素を複数の異なる方向に位置づけできるので、該方向を示す用語は、図示するために用いられ、限定するためのものではない。他の実施形態を用いて構造的または論理的な変更を行っても、本発明の要旨を逸脱するものではない。したがって、以下の詳細な説明は、限定するためのものではなく、本発明の範囲は、添付の特許請求の範囲によって規定される。

図１は、本発明のコンピュータシステム２０の一実施形態を示す図である。コンピュータシステム２０は、ホストコントローラ２２およびサブシステムアセンブリ２４を含んでいる。ホストコントローラ２２は、通信リンク２６を介して、サブシステムアセンブリ２４に電気的に結合されている。ホストコントローラ２２は、通信リンク２６を介してサブシステムアセンブリ２４を制御して、システム機能を提供する。一実施形態では、ホストコントローラ２２はメモリコントローラである。一実施形態では、サブシステムアセンブリ２４はＦＢ‐ＤＩＭＭであり、ホストコントローラ２２は、該ＦＢ‐ＤＩＭＭを制御して、システムメモリ機能を提供する。他の実施形態では、サブシステムアセンブリ２４は、グラフィックスカード、オーディオカード、ファクシミリカード、または、モデムカードといった、任意の適したサブシステムアセンブリであり、ホストコントローラ２２は、サブシステムアセンブリ２４を制御して、適切なシステム機能を提供する。

サブシステムアセンブリ２４は、ＣＭＬ信号を受信し、上記ＣＭＬ信号をレールツーレール出力信号に変換する信号変換回路２８を含んでいる。該レールツーレール出力信号（本明細書ではＣＭＯＳ出力信号と呼ぶ）は、ほぼＶＳＳの低い論理レベルを含み、ほぼＶＤＤの高い論理レベルを含んでいる。信号変換回路２８は、該ＣＭＯＳ出力信号をサブシステムアセンブリ２４のＣＭＯＳ回路に出力して、受信データを処理する。

一実施形態では、信号変換回路２８は、ＣＭＬ信号サンプラーからＣＭＬ信号を受信する。サブシステムアセンブリ２４は、ホストコントローラ２２から通信リンク２６を介してＣＭＬ信号を受信する。前置増幅器（pre-amplifier）および該ＣＭＬ信号サンプラーは、通信リンク２６とサブシステムアセンブリ２４の信号変換回路２８との間に位置している。該ＣＭＬ信号サンプラーは、ＣＭＬ信号を受信およびサンプリングし、信号変換回路２８は、該ＣＭＬ信号サンプラーからＣＭＬ信号を受信する。

一実施形態では、信号変換回路２８は、サブシステムアセンブリ２４の１つの回路からＣＭＬ信号（例えば、ＣＭＬクロック信号）を受信する。他の実施形態では、信号変換回路２８は、任意の適切なＣＭＬ信号源からＣＭＬ信号を受信する。

信号変換回路２８は、上記ＣＭＬ信号に対応する差動入力信号を出力する。信号変換回路２８は、各差動入力信号の共通のエッジタイプ（例えば、立下りエッジまたは立上りエッジ）に応じて上記ＣＭＯＳ出力信号を切り替える。該差動入力信号の共通のエッジタイプに応じて上記ＣＭＯＳ出力信号を切り替えることにより、該ＣＭＯＳ出力信号のパルス幅およびデューティサイクルの歪みが低減される。一実施形態では、信号変換回路２８は、差動入力信号のうちの１つの差動入力信号の立下りエッジに応じて、該ＣＭＯＳ出力信号を１つの状態に切り替え、差動入力信号の中の他の１つの差動入力信号の立下りエッジに応じて、該ＣＭＯＳ出力信号を他の状態に切り替える。

一実施形態では、信号変換回路２８は、ＣＭＬ信号を受信し、該ＣＭＬ信号に対応する差動入力信号を出力する。ここで、信号変換回路２８は、ＣＭＯＳインバータの閾値にほぼ等しい、差動入力信号の同相電圧（common mode voltage）を供給する。一実施形態では、信号変換回路２８は、ＣＭＬ信号を受信し、該ＣＭＬ信号に対応する差動入力信号を出力する。ここで、信号変換回路２８は、上記ＣＭＬの差動電圧振幅よりも大きい、差動入力信号の差動電圧振幅を出力する。

通信リンク２６は、ホストコンピュータ２２とサブシステムアセンブリ２４との間でデータを通信する１つまたは複数の差動信号対を含んでいる。一実施形態では、通信リンク２６は１つの差動信号対を含んでいる。一実施形態では、通信リンク２６は、通信リンク２６を介して双方向でデータを通信する複数の差動信号対を含んでいる。

一実施形態では、サブシステムアセンブリ２４は、ＦＢ‐ＤＩＭＭである。該ＦＢ‐ＤＩＭＭは、通信リンク２６を介してホストコントローラ２２にデイジーチェーンによって接続された複数のＦＢ‐ＤＩＭＭのうちの１つである。該デイジーチェーンによって接続されたＦＢ‐ＤＩＭＭのそれぞれは、ＦＢ‐ＤＩＭＭ ＡＭＢシリアル通信リンクを形成するＡＭＢを含んでいる。該ＦＢ‐ＤＩＭＭ ＡＭＢシリアル通信リンクは、通信リンク２６の差動対にＣＭＬ信号を含んでいる。該ＦＢ‐ＤＩＭＭのそれぞれは、ＣＭＬ信号を受信し、該ＣＭＬ信号をＣＭＯＳ出力信号に変換する、１つまたは複数の信号変換回路２８を含んでいる。該信号変換回路２８は、該ＦＢ‐ＤＩＭＭサブシステムアセンブリ２４のＣＭＯＳ回路にＣＭＯＳ出力信号を出力して、受信データを処理する。

一実施形態では、ホストコントローラ２２およびサブシステムアセンブリ２４は、通信リンク２６にＰＣＩｅシリアル通信リンクを形成する。該ＰＣＩｅシリアル通信リンクは、通信リンク２６の差動対にＣＭＬ信号を含む交流結合インターフェースである。各サブシステムアセンブリ２４は、ＣＭＬ信号を受信し、該ＣＭＬ信号をＣＭＯＳ出力信号に変換する、１つまたは複数の信号変換回路２８を含んでいる。該信号変換回路２８は、サブシステムアセンブリ２４のＣＭＯＳ回路に該ＣＭＯＳ出力信号を出力して、上記受信データを処理する。他の実施形態では、ホストコントローラ２２およびサブシステムアセンブリ２４は、任意の適した通信リンクを介して通信する。

図２は、入力パス３８を介してＣＭＬ信号を受信し、出力パス３０を介してＣＭＯＳ出力信号を出力する、信号変換回路２８の一実施形態を示す図である。信号変換回路２８は、変換入力回路３２を含んでいる。該変換入力回路は、差動入力信号パス３６を介して変換出力回路３４に電気的に結合されている。

変換入力回路３２は、３８においてＣＭＬ信号を受信し、３６において差動入力信号ＰＣＭＯＳを出力する。３６の差動入力信号ＰＣＭＯＳは、３８のＣＭＬ信号に対応する擬似ＣＭＯＳ論理レベル信号である。変換入力回路３２は、３８のＣＭＬ信号の差動電圧振幅よりも大きい、３６の差動入力信号ＰＣＭＯＳの差動電圧振幅を供給する。変換入力回路３２はまた、ＣＭＯＳの閾値にほぼ等しい３６の差動入力信号ＰＣＭＯＳの同相電圧を供給する。３６の差動入力信号ＰＣＭＯＳは、変換出力回路３４のＣＭＯＳ回路を確実に駆動するために出力される。

変換出力回路３４は、３６の差動入力信号ＰＣＭＯＳを受信し、３０においてＣＭＯＳ出力信号を出力する。変換出力回路３４は、３６の各差動入力信号ＰＣＭＯＳにおいて、共通のエッジタイプ（例えば、立下りエッジタイプまたは立上りエッジタイプ）に応じて、３０のＣＭＯＳ出力信号を切り替える。３６の差動入力信号ＰＣＭＯＳの共通のエッジタイプに応じて３０のＣＭＯＳ出力信号を切り替えることにより、３０のＣＭＯＳ出力信号のパルス幅およびデューティサイクルの歪みが低減される。

一実施形態では、変換出力回路３４は、３６の差動入力信号ＰＣＭＯＳのうちの１つの、立下りエッジに応じて、３０のＣＭＯＳ出力信号を一方の状態に切り替え、差動入力信号ＰＣＭＯＳの中の他の１つの、立下りエッジに応じて、３０のＣＭＯＳ出力信号をもう一方の状態に切り替える。一実施形態では、変換出力回路３４は、３６の差動入力信号ＰＣＭＯＳのうちの１つの、立上りエッジに応じて、３０のＣＭＯＳ出力信号を一方の状態に切り替え、３６の差動入力信号ＰＣＭＯＳの中の他の１つの、立上りエッジに応じて、３０のＣＭＯＳ出力信号をもう一方の状態に切り替える。

図３は、３８において差動ＣＭＬ信号を受信し、差動入力信号パス３６を介して差動入力信号を出力する、変換入力回路３２の一実施形態を示す図である。変換入力回路３２は、３８ａにおいて正のＣＭＬ信号ＣＭＬＰを受信し、３８ｂにおいて負のＣＭＬ信号ＣＭＬＮを受信する。変換入力回路３２は、３６ａにおいて正の差動入力信号ＰＣＭＯＳＰを出力し、３６ｂにおいて負の差動入力信号ＰＣＭＯＳＮを出力する。変換入力回路３２は、３６ａの差動入力信号ＰＣＭＯＳＰおよび３６ｂの差動入力信号ＰＣＭＯＳＮの、差動電圧振幅を供給する。該差動電圧振幅は、３８ａのＣＭＬ信号ＣＭＬＰおよび３８ｂのＣＭＬ信号ＣＭＬＮの差動電圧振幅よりも大きい。変換入力回路３２はさらに、ＣＭＯＳの閾値（例えば、該ＣＭＯＳインバータの閾値）にほぼ等しい、３６ａの差動入力信号ＰＣＭＯＳＰおよび３６ｂの差動入力信号ＰＣＭＯＳＮの、同相電圧を供給する。３６ａの差動入力信号ＰＣＭＯＳＰおよび３６ｂの差動入力信号ＰＣＭＯＳＮを出力することにより、変換出力回路３４のＣＭＯＳ回路が確実に駆動される。

変換入力回路３２は、同相抵抗器（common mode resistor）１００、第１負荷抵抗器１０２、第２負荷抵抗器１０４、入力トランジスタの差動対、負の入力トランジスタ１０６、正の入力トランジスタ１０８、および、バイアストランジスタ１１０を含んでいる。負の入力トランジスタ１０６および正の入力トランジスタ１０８は、ｎチャネル金属酸化物半導体(ＮＭＯＳ）トランジスタである。

同相抵抗器１００の一方は、１１２において、電源ＶＤＤに電気的に結合されている。同相抵抗器１００のもう一方は、伝導性パス１１４を介して、第１負荷抵抗器１０２の一方および第２負荷抵抗器１０４の一方に、電気的に結合されている。第１負荷抵抗器１０２のもう一方は、正の信号パス１１６を介して、負の入力トランジスタ１０６のドレイン・ソースパスの一方に電気的に結合されている。第２負荷抵抗器１０４のもう一方は、負の信号パス１１８を介して、正の入力トランジスタ１０８のドレイン・ソースパスの一方に電気的に結合されている。

負の入力トランジスタ１０６のドレイン・ソースパスのもう一方は、共通のソースパス１２０を介して、正の入力トランジスタ１０８のドレイン・ソースパスのもう一方、および、バイアストランジスタ１１０のドレイン・ソースパスの一方に、電気的に結合されている。バイアストランジスタ１１０のドレイン・ソースパスのもう一方は、１２２において、基準電位（例えば、接地電位）に電気的に結合されている。バイアストランジスタ１１０のゲートは、バイアストランジスタ１１０をＯＮ状態にして電流ＩＳＳの電流源を供給するゲートパス１２４を介して、バイアス電圧ＶＢＩＡＳに電気的に結合されている。負の入力トランジスタ１０６のゲートは３８ｂにおいて負のＣＭＬ信号ＣＭＬＮを受信するために電気的に結合されており、正の入力トランジスタ１０８のゲートは、３８ａにおいて正のＣＭＬ信号ＣＭＬＰを受信するために電気的に結合されている。

３８ａの正のＣＭＬ信号および３８ｂの負のＣＭＬ信号は、差動信号である。ここで、３８ａの正のＣＭＬ信号ＣＭＬＰは、高いか、あるいは、低く、３８ｂの負のＣＭＬ信号ＣＭＬＮは、その逆である。正の入力トランジスタ１０８は、３８ａの正のＣＭＬ信号ＣＭＬＰを受信し、負の入力トランジスタ１０６は、３８ｂの負のＣＭＬ信号ＣＭＬＮを受信する。負の入力トランジスタ１０６および正の入力トランジスタ１０８は、第１負荷抵抗器１０２または第２負荷抵抗器１０４の一方を介して、電流ＩＳＳを導く。該電流ＩＳＳは、１１２の電源ＶＤＤから同相抵抗器１００および第１負荷抵抗器１０２または第２負荷抵抗器１０４の一方を介して流れる。１１４のバッファ電圧ＶＢは、ＶＤＤ−ＩＳＳ量×同相抵抗器１００の値以下である。さらに、１１４のバッファ電圧ＶＢは、電流ＩＳＳの値および同相抵抗器１００の値を介して、十分に高い電圧レベルに設定されており、正の入力トランジスタ１０６および負の入力トランジスタ１０８を飽和領域に保つ。

３８ａの正のＣＭＬ信号ＣＭＬＰが高く、３８ｂの負のＣＭＬ信号ＣＭＬＮが低ければ、第２負荷抵抗器１０４を介して電流ＩＳＳを導くために、負の入力トランジスタ１０６はバイアスされず（biased off）、正の入力トランジスタ１０８がバイアスされる。１１４のバッファ電圧ＶＢは、ＶＤＤ−ＩＳＳ量×同相抵抗器１００の値以下である。１１８の負の内部電圧ＶＩＮは、１１４のバッファ電圧ＶＢ−電流ＩＳＳの量×第２負荷抵抗器１０４の値以下である。１１６の正の内部電圧ＶＩＰは、１１４のバッファ電圧ＶＢにほぼ等しい。

３８ａの正のＣＭＬ信号ＣＭＬＰが低く、３８ｂの負のＣＭＬ信号ＣＭＬＮが高ければ、第１負荷抵抗器１０２を介して電流ＩＳＳを導くために、正の入力トランジスタ１０８はバイアスされず、負の入力トランジスタ１０６はバイアスされる。１１４のバッファ電圧ＶＢは、ＶＤＤ−ＩＳＳ量×同相抵抗器１００の値以下である。１１６の正の内部電圧ＶＩＰは、１１４のバッファ電圧ＶＢ−電流ＩＳＳの量×第１負荷抵抗器１０２の値以下である。１１８の負の内部電圧ＶＩＮは、１１４のバッファ電圧ＶＢにほぼ等しい。

変換入力回路３２はまた、１３０に示した再生回路を含んでいる。再生回路１３０は、第１ｐチャネル金属酸化物半導体(ＰＭＯＳ）トランジスタ１３２、第２ＰＭＯＳトランジスタ１３４、ＮＭＯＳ出力トランジスタの差動対、第１ＮＭＯＳ出力トランジスタ１３６、第２ＮＭＯＳ出力トランジスタ１３８、および、バイアストランジスタ１４０を含んでいる。第１ＰＭＯＳトランジスタ１３２のドレイン・ソースパスの一方は、負の信号パス１１８を介して、正の入力トランジスタ１０８のドレイン・ソースパスの一方、および、第２ＮＭＯＳ出力トランジスタ１３８のゲートに電気的に結合されている。第２ＰＭＯＳトランジスタ１３４のドレイン・ソースパスの一方は、正の信号パス１１６を介して、負の入力トランジスタ１０６のドレイン・ソースパスの一方、および、第１ＮＭＯＳ出力トランジスタ１３６のゲートに電気的に結合されている。第１ＰＭＯＳトランジスタ１３２のドレイン・ソースパスのもう一方は、負の差動入力信号パス３６ｂを介して、第１ＮＭＯＳ出力トランジスタ１３６のドレイン・ソースパスの一方に電気的に結合されている。第２ＰＭＯＳトランジスタ１３４のドレイン・ソースパスのもう一方は、正の差動入力信号パス３６ａを介して、第２ＮＭＯＳ出力トランジスタ１３８のドレイン・ソースパスの一方に電気的に結合されている。

第１ＮＭＯＳ出力トランジスタ１３６のドレイン・ソースパスのもう一方は、共通のソースパス１４２を介して、第２ＮＭＯＳ出力トランジスタ１３８のドレイン・ソースパスのもう一方、および、バイアストランジスタ１４０のドレイン・ソースパスの一方に電気的に結合されている。バイアストランジスタ１４０のドレイン・ソースパスのもう一方は、１４４において、基準電位（例えば、接地電位）に電気的に結合されている。バイアストランジスタ１４０のゲートは、バイアストランジスタ１４０をＯＮ状態にして小さな抵抗を供給する１１２の電源ＶＤＤを受信するために、電気的に結合されている。第１ＰＭＯＳトランジスタ１３２のゲートは、第１ＰＭＯＳトランジスタ１３２をＯＮ状態にするために、１４６において基準電位（例えば、接地電位）に電気的に結合されている。第２ＰＭＯＳトランジスタ１３４のゲートは、第２ＰＭＯＳトランジスタ１３４をＯＮ状態にするために、１４８において基準電位（例えば、接地電位）に電気的に結合されている。

１１６の正の内部電圧ＶＩＰおよび１１８の負の内部電圧ＶＩＮは、差動信号である。ここで、１１６の正の内部電圧ＶＩＰは、高いか、または低く、１１８の負の内部電圧ＶＩＮは、その逆である。第２ＰＭＯＳトランジスタ１３４のドレイン・ソースパス、および、第１ＮＭＯＳ出力トランジスタ１３６のゲートは、１１６の正の内部電圧ＶＩＰを受信する。第１ＰＭＯＳトランジスタ１３２のドレイン・ソースパス、および、第２ＮＭＯＳ出力トランジスタ１３８のゲートは、１１８の負の内部電圧ＶＩＮを受信する。

１１６の正の内部電圧ＶＩＰが高く、１１８の負の内部電圧ＶＩＮが低ければ、第１ＮＭＯＳ出力トランジスタ１３６はバイアスされ、第２ＮＭＯＳ出力トランジスタ１３８はバイアスされない。第１ＮＭＯＳ出力トランジスタ１３６は、３６ｂの負の差動入力信号ＰＣＭＯＳＮを低電圧レベルにする。１１８の負の内部電圧ＶＩＮが低電圧レベルであり、３６ｂの負の差動入力信号ＰＣＭＯＳＮが低電圧レベルであれば、第１ＰＭＯＳトランジスタ１３２の抵抗は、１１８の負の内部電圧ＶＩＮから３６ｂの負の差動入力信号ＰＣＭＯＳＮを分離する（isolates）非常に高い抵抗値になる。これにより、１１８の負の内部電圧ＶＩＮが線形領域へと正の入力トランジスタ１０８を駆動することが抑制される。１１８の負の内部電圧ＶＩＮは、第１ＰＭＯＳトランジスタ１３２の閾値電圧に等しいか、または、それよりも大きいように、固定される。３６ａの正の差動入力信号ＰＣＭＯＳＰのほとんどは、第２ＰＭＯＳトランジスタ１３４を介して、１１６の正の内部電圧ＶＩＰおよび１１４のバッファ電圧ＶＢに供給される。

１１６の正の内部電圧ＶＩＰが低く、１１８の負の内部電圧ＶＩＮが高ければ、第１ＮＭＯＳ出力トランジスタ１３６はバイアスされず、第２ＮＭＯＳ出力トランジスタ１３８はバイアスされる。第２ＮＭＯＳ出力トランジスタ１３８は、３６ａの正の差動入力信号ＰＣＭＯＳＰを低電圧レベルにする。１１６の正の内部電圧ＶＩＰが低電圧レベルであり、３６ａの正の差動入力信号ＰＣＭＯＳＰが低電圧レベルであれば、第２ＰＭＯＳトランジスタ１３４の抵抗は、１１６の正の内部電圧ＶＩＰから３６ａの正の差動入力信号ＰＣＭＯＳＰを分離する非常に高い抵抗値になる。これにより、１１６の正の内部電圧ＶＩＰが線形領域へと負の入力トランジスタ１０６を駆動することが抑制される。１１６の正の内部電圧ＶＩＰは、第２ＰＭＯＳトランジスタ１３４の閾値電圧に等しいか、または、それよりも大きいように、固定される。３６ｂの負の差動入力信号ＰＣＭＯＳＮのほとんどは、第１ＰＭＯＳトランジスタ１３２を介して、１１８の負の内部電圧ＶＩＮおよび１１４のバッファ電圧ＶＢに供給される。

３６ｂの負の差動入力信号ＰＣＭＯＳＮを１１８の負の内部電圧ＶＩＮから分離することにより、３６ｂの負の差動入力信号ＰＣＭＯＳＮは、１１８の負の内部電圧ＶＩＮよりも低い電圧レベルになることができる。さらに、３６ａの正の差動入力信号ＰＣＭＯＳＰを１１６の正の内部電圧ＶＩＰから分離することにより、３６ａの正の差動入力信号ＰＣＭＯＳＰは、１１６の正の内部電圧ＶＩＰよりも低い電圧レベルになることができる。したがって、３６ａの正の差動入力信号ＰＣＭＯＳＰおよび３６ｂの負の差動入力信号ＰＣＭＯＳＮは、１１６の正の内部電圧ＶＩＰおよび１１８の負の内部電圧ＶＩＮよりも大きな差動電圧振幅を有している。

第１ＮＭＯＳ出力トランジスタ１３６、第２ＮＭＯＳ出力トランジスタ１３８、バイアストランジスタ１４０は、３６ａの正の差動入力信号ＰＣＭＯＳＰおよび３６ｂの負の差動入力信号ＰＣＭＯＳＮを低電圧レベルにして擬似ＣＭＯＳ電圧振幅を供給するような大きさに形成されている。さらに、バイアストランジスタ１４０は、１１６の正の内部電圧ＶＩＰおよび１１８の負の内部電圧ＶＩＮの適切な同相電圧を供給するために、抵抗器として動作し、正の入力トランジスタ１０６および負の入力トランジスタ１０８を上記飽和領域に保つ。さらに、バイアストランジスタ１４０は、３６ａの正の差動入力信号ＰＣＭＯＳＰおよび３６ｂの負の差動入力信号ＰＣＭＯＳＮの適切な同相電圧レベルを供給するために、抵抗器として動作する。

動作中、正の入力トランジスタ１０８は、３８ａの正のＣＭＬ信号ＣＭＬＰを受信し、負の入力トランジスタ１０６は、３８ｂの負のＣＭＬ信号ＣＭＬＮを受信する。

３８ａの正のＣＭＬ信号ＣＭＬＰが低く、３８ｂの負のＣＭＬ信号ＣＭＬＮが高ければ、第１負荷抵抗器１０２を介して電流ＩＳＳを導くために、正の入力トランジスタ１０８はバイアスされず、負の入力トランジスタ１０６はバイアスされる。１１６の正の内部電圧ＶＩＰは低電圧レベルであり、１１８の負の内部電圧ＶＩＮは高電圧レベルであり、１１４のバッファ電圧ＶＢにほぼ等しい。

３８ａの正のＣＭＬ信号ＣＭＬＰが高く、３８ｂの負のＣＭＬ信号ＣＭＬＮが低ければ、第２負荷抵抗器１０４を介して電流ＩＳＳを導くために、負の入力トランジスタ１０６はバイアスされず、正の入力トランジスタ１０８はバイアスされる。１１８の負の内部電圧ＶＩＮは低電圧レベルであり、１１６の正の内部電圧ＶＩＰは高電圧レベルであり、１１４のバッファ電圧ＶＢにほぼ等しい。

１１６の正の内部電圧ＶＩＰが高く、１１８の負の内部電圧ＶＩＮが低ければ、第１ＮＭＯＳ出力トランジスタ１３６はバイアスされ、第２ＮＭＯＳ出力トランジスタ１３８はバイアスされない。第１ＮＭＯＳ出力トランジスタ１３６は、３６ｂの負の差動入力信号ＰＣＭＯＳＮを低電圧レベルにする。第２ＰＭＯＳトランジスタ１３４は、３６ａの正の差動入力信号ＰＣＭＯＳＰを、１１６の正の内部電圧ＶＩＰおよび１１４のバッファ電圧ＶＢにほぼ等しい高電圧レベルにする。

１１６の正の内部電圧ＶＩＰが低く、１１８の負の内部電圧ＶＩＮが高ければ、第１ＮＭＯＳ出力トランジスタ１３６はバイアスされず、第２ＮＭＯＳ出力トランジスタ１３８はバイアスされる。第２ＮＭＯＳ出力トランジスタ１３８は、３６ａの正の差動入力信号ＰＣＭＯＳＰを低電圧レベルにする。第１ＰＭＯＳトランジスタ１３２は、３６ｂの負の差動入力信号ＰＣＭＯＳＮを、１１８の負の内部電圧ＶＩＮおよび１１４のバッファ電圧ＶＢにほぼ等しい高電圧レベルにする。

変換入力回路３２は、３６ａの正の差動入力信号ＰＣＭＯＳＰおよび３６ｂの負の差動入力信号ＰＣＭＯＳＮの擬似ＣＭＯＳ論理レベル信号を供給する。変換入力回路３２は、３８のＣＭＬ信号の差動電圧振幅よりも大きい、３６ａの正の差動入力信号ＰＣＭＯＳＰおよび３６ｂの負の差動入力信号ＰＣＭＯＳＮの差動電圧振幅を供給する。変換入力回路３２はまた、ＣＭＯＳの閾値にほぼ等しい３６ａの正の差動入力信号ＰＣＭＯＳＰおよび３６ｂの負の差動入力信号ＰＣＭＯＳＮの同相電圧を供給する。３６ａの正の差動入力信号ＰＣＭＯＳＰおよび３６ｂの負の差動入力信号ＰＣＭＯＳＮは、変換出力回路３４のＣＭＯＳ回路を確実に駆動するように供給される。

図４は、変換出力回路３４の一実施形態を示す図である。変換出力回路３４は、変換入力回路３２から差動入力信号パス３６を介して差動入力信号ＰＣＭＯＳを受信し、出力パス３０を介してＣＭＯＳ論理レベルでのＣＭＯＳ出力信号を供給する。変換出力回路３４は、３６ａの正の差動入力信号ＰＣＭＯＳＰおよび３６ｂの負の差動入力信号ＰＣＭＯＳＮを受信する。変換入力回路３２は、３８のＣＭＬ信号の差動電圧振幅よりも大きい、３６ａの差動入力信号ＰＣＭＯＳＰおよび３６ｂの差動入力信号ＰＣＭＯＳＮの差動電圧振幅を供給する。変換入力回路３２はまた、ＣＭＯＳの閾値にほぼ等しい、３６ａの差動入力信号ＰＣＭＯＳＰおよび３６ｂの差動入力信号ＰＣＭＯＳＮの同相電圧を供給する。３６ａの差動入力信号ＰＣＭＯＳＰおよび３６ｂの差動入力信号ＰＣＭＯＳＮは、変換出力回路３４のＣＭＯＳ回路を確実に駆動するために供給される。変換出力回路３４は、３０ａの正のＣＭＯＳ出力信号ＣＭＯＳＰおよび３０ｂの負のＣＭＯＳ出力信号ＣＭＯＳＮを供給する。

変換出力回路３４は、２００の相互結合インバータラッチ、２０２の第１スイッチ、２０４の第２スイッチを含んでいる。２０２の第１スイッチは、低電圧レベルまたは高電圧レベルをインバータラッチ２００の本来の側（true side）に選択的に結合し、第２スイッチは、低電圧レベルまたは高電圧レベルをインバータラッチ２００の補完側に選択的に結合する。インバータラッチ２００は、低電圧レベルおよび高電圧レベルでラッチし、３０ａのラッチされた正のＣＭＯＳ出力信号ＣＭＯＳＰおよび３０ｂのラッチされた負のＣＭＯＳ出力信号ＣＭＯＳＮを供給する。

インバータラッチ２００は、第１ラッチインバータ２０６および第２ラッチインバータ２０８を含んでいる。第１ラッチインバータ２０６および第２ラッチインバータ２０８は、ＣＭＯＳインバータである。該インバータは、ＣＭＯＳ論理レベルに対応し、それを供給するものである。第１ラッチインバータ２０６の入力部は、本来の側のパス２１２を介して、本来の側の出力インバータ２１０の入力部、および、第２ラッチインバータ２０８の出力部に電気的に結合されている。第２ラッチインバータ２０８の入力部は、補完側のパス２１６を介して、補完側の出力インバータ２１４の入力部、および、第１ラッチインバータ２０６の出力部に電気的に結合されている。本来の側の出力インバータ２１０および補完側の出力インバータ２１４は、ＣＭＯＳインバータである。該インバータは、ＣＭＯＳ論理レベルに対応し、それを供給するものである。本来の側の出力インバータ２１０の出力部は、３０ａの正のＣＭＯＳ出力信号ＣＭＯＳＰを供給し、補完側の出力インバータ２１４の出力部は、３０ｂの負のＣＭＯＳ出力信号ＣＭＯＳＮを供給する。

第１スイッチ２０２は、第１ＮＭＯＳトランジスタ２０２ａ、第２ＮＭＯＳトランジスタ２０２ｂ、第３ＮＭＯＳトランジスタ２０２ｃ、第４ＮＭＯＳトランジスタ２０２ｄを含んでいる。第１ＮＭＯＳトランジスタ２０２ａのドレイン・ソースパスの一方は、２１８の電源ＶＤＤに電気的に結合されている。第１ＮＭＯＳトランジスタ２０２ａのドレイン・ソースパスのもう一方は、２２０において、第２ＮＭＯＳトランジスタ２０２ｂのドレイン・ソースパスの一方に電気的に結合されている。第２ＮＭＯＳトランジスタ２０２ｂのドレイン・ソースパスのもう一方は、第３ＮＭＯＳトランジスタ２０２ｃのドレイン・ソースパスの一方、および、本来の側のパス２１２を介して、第１ラッチインバータ２０６の入力部、本来の側の出力インバータ２１０の入力部、第２ラッチインバータ２０８の出力部に電気的に結合されている。第３ＮＭＯＳトランジスタ２０２ｃのドレイン・ソースパスのもう一方は、２２２において、第４ＮＭＯＳトランジスタ２０２ｄのドレイン・ソースパスの一方に電気的に結合されている。第４ＮＭＯＳトランジスタ２０２ｄのドレイン・ソースパスのもう一方は、２２４の基準電位（例えば、接地電位）に電気的に結合されている。

第２スイッチ２０４は、第５ＮＭＯＳトランジスタ２０４ａ、第６ＮＭＯＳトランジスタ２０４ｂ、第７ＮＭＯＳトランジスタ２０４ｃ、第８ＮＭＯＳトランジスタ２０４ｄを含んでいる。第５ＮＭＯＳトランジスタ２０４ａのドレイン・ソースパスの一方は、２２６の基準電位（例えば、接地電位）に電気的に結合されている。第５ＮＭＯＳトランジスタ２０４ａのドレイン・ソースパスのもう一方は、２２８において、第６ＮＭＯＳトランジスタ２０４ｂのドレイン・ソースパスの一方に電気的に結合されている。第６ＮＭＯＳトランジスタ２０４ｂのドレイン・ソースパスのもう一方は、第７ＮＭＯＳトランジスタ２０４ｃのドレイン・ソースパスの一方、および、補完側のパス２１６を介して、第２ラッチインバータ２０８の入力部、補完側の出力インバータ２１４の入力部、第１ラッチインバータ２０６の出力部に電気的に結合されている。第７ＮＭＯＳトランジスタ２０４ｃのドレイン・ソースパスのもう一方は、２３０において、第８ＮＭＯＳトランジスタ２０４ｄのドレイン・ソースパスの一方に電気的に結合されている。第８ＮＭＯＳトランジスタ２０４ｄのドレイン・ソースパスのもう一方は、２３１の電源ＶＤＤに電気的に結合されている。

変換出力回路３４は、３６ａの正の差動入力信号ＰＣＭＯＳＰに対応するように構成された正の信号入力インバータ２３２、２３４、２３６、２３８と、３６ｂの負の差動入力信号ＰＣＭＯＳＮに対応するように構成された負の信号入力インバータ２４０、２４２、２４４、２４６とを含んでいる。正の信号入力インバータ２３２、２３４、２３６、２３８および負の信号入力インバータ２４０、２４２、２４４、２４６は、ＣＭＯＳインバータである。該インバータは、ＣＭＯＳ論理レベルに対応し、それを供給するものである。

インバータ２３２の出力部は、ゲートパス２４８を介して、インバータ２３４の入力部、第２ＮＭＯＳトランジスタ２０２ｂのゲート、第６ＮＭＯＳトランジスタ２０４ｂのゲートに電気的に結合されている。インバータ２３４の出力部は、２５０のインバータ２３６の入力部に電気的に結合されており、インバータ２３６の出力部は、２５２のインバータ２３８の入力部に電気的に結合されている。インバータ２３８の出力部は、ゲートパス２５４を介して、第１ＮＭＯＳトランジスタ２０２ａのゲートおよび第５ＮＭＯＳトランジスタ２０４ａのゲートに電気的に結合されている。

インバータ２３２の入力部は、３６ａの正の差動入力信号ＰＣＭＯＳＰを受信し、インバータ２３２は、受信された信号を反転させ、反転した正の差動入力信号を、ゲートパス２４８を介して、インバータ２３４の入力部、および、第２ＮＭＯＳトランジスタ２０２ｂのゲートと第６ＮＭＯＳトランジスタ２０４ｂのゲートとに供給する。３つのインバータが遅延した後、インバータ２３８は、非反転の正の差動入力信号を、ゲートパス２５４を介して、第１ＮＭＯＳトランジスタ２０２ａのゲートと第５ＮＭＯＳトランジスタ２０４ａのゲートとに供給する。３６ａの正の差動入力信号ＰＣＭＯＳＰが高電圧レベルであれば、第１ＮＭＯＳトランジスタ２０２ａおよび第５ＮＭＯＳトランジスタ２０４ａは、バイアスされており、第２ＮＭＯＳトランジスタ２０２ｂおよび第６ＮＭＯＳトランジスタ２０４ｂはバイアスされない。３６ａの正の差動入力信号ＰＣＭＯＳＰが低電圧レベルに遷移すると、第２ＮＭＯＳトランジスタ２０２ｂおよび第６ＮＭＯＳトランジスタ２０４ｂはバイアスされ、電源ＶＤＤの高電圧レベルをインバータラッチ２００の本来の側に結合し、基準電位（例えば、接地電位）の低電圧レベルをインバータラッチ２００の補完側に結合する。本来の側の出力インバータ２１０は、３０ａの正のＣＭＯＳ出力信号ＣＭＯＳＰの低電圧レベルを供給し、補完側の出力インバータ２１２は、３０ｂの負のＣＭＯＳ出力信号ＣＭＯＳＮの高電圧レベルを供給する。３つのインバータが遅延した後、第１ＮＭＯＳトランジスタ２０２ａおよび第５ＮＭＯＳトランジスタ２０４ａはバイアスされず、インバータラッチ２００の本来の側を電源ＶＤＤから分離し、インバータラッチ２００の補完側を該基準電位から分離する。３６ａの正の差動入力信号ＰＣＭＯＳＰが高電圧レベルに遷移すると、第２ＮＭＯＳトランジスタ２０２ｂおよび第６ＮＭＯＳトランジスタ２０４ｂはバイアスされず、インバータラッチ２００の本来の側および補完側の電圧を保つ３つのインバータが遅延した後の第１ＮＭＯＳトランジスタ２０２ａおよび第５ＮＭＯＳトランジスタ２０４ａは、バイアスされる。

インバータ２４０の出力部は、ゲートパス２５６を介して、インバータ２４２の入力部、および、第３ＮＭＯＳトランジスタ２０２ｃのゲートと第７ＮＭＯＳトランジスタ２０４ｃのゲートとに電気的に結合されている。インバータ２４２の出力部は、２５８において、インバータ２４４の入力部に電気的に結合されており、インバータ２４４の出力部は、２６０において、インバータ２４６の入力部に電気的に結合されている。インバータ２４６の出力部は、ゲートパス２６２を介して、第４ＮＭＯＳトランジスタ２０２ｄのゲートと第８ＮＭＯＳトランジスタ２０４ｄのゲートとに電気的に結合されている。

インバータ２４０の入力部は、３６ｂの負の差動入力信号ＰＣＭＯＳＮを受信し、インバータ２４０は、受信された信号を反転させ、ゲートパス２５６を介して、反転した負の差動入力信号をインバータ２４２の入力部、および、第３ＮＭＯＳトランジスタ２０２ｃのゲートと第７ＮＭＯＳトランジスタ２０４ｃのゲートとに供給する。３つのインバータが遅延した後、インバータ２４６は、ゲートパス２６２を介して、非反転の負の差動入力信号を第４ＮＭＯＳトランジスタ２０２ｄのゲートと第８ＮＭＯＳトランジスタ２０４ｄのゲートとに供給する。３６ｂの負の差動入力信号ＰＣＭＯＳＮが高電圧レベルであれば、第４ＮＭＯＳトランジスタ２０２ｄおよび第８ＮＭＯＳトランジスタ２０４ｄはバイアスされ、第３ＮＭＯＳトランジスタ２０２ｃおよび第７ＮＭＯＳトランジスタ２０４ｃはバイアスされない。３６ｂの負の差動入力信号ＰＣＭＯＳＮが低電圧レベルに遷移すると、第３ＮＭＯＳトランジスタ２０２ｃおよび第７ＮＭＯＳトランジスタ２０４ｃはバイアスされ、低電圧レベルの基準電位（例えば、接地電位）をインバータラッチ２００の本来の側に結合し、高電圧レベルの電源ＶＤＤをインバータラッチ２００の補完側に結合する。本来の側の出力インバータ２１０は、３０ａの正のＣＭＯＳ出力信号ＣＭＯＳＰの高電圧レベルを供給し、補完側の出力インバータ２１２は、３０ｂの負のＣＭＯＳ出力信号ＣＭＯＳＮの低電圧レベルを供給する。３つのインバータが遅延すると、第４ＮＭＯＳトランジスタ２０２ｄおよび第８ＮＭＯＳトランジスタ２０４ｄはバイアスされず、インバータラッチの本来の側を２２４の上記基準電位から分離し、インバータラッチの補完側を２３１の電源ＶＤＤから分離する。３６ｂの負の差動入力信号ＰＣＭＯＳＮが高電圧レベルに遷移すると、第３ＮＭＯＳトランジスタ２０２ｃおよび第７ＮＭＯＳトランジスタ２０４ｃはバイアスされず、３つのインバータが遅延した後の第４ＮＭＯＳトランジスタ２０２ｄおよび第８ＮＭＯＳトランジスタ２０４ｄは、バイアスされる。これにより、インバータラッチ２００の本来の側および補完側の電圧が、効果的に保たれる。

動作中、３６ａの正の差動入力信号ＰＣＭＯＳＰは、高電圧レベルまたは低電圧レベルの一方であり、３６ｂの負の差動入力信号ＰＣＭＯＳＮは、高電圧レベルまたは低電圧レベルの他方である。定常状態で、３６ａの正の差動入力信号ＰＣＭＯＳＰが高電圧レベルであり、３６ｂの負の差動入力信号ＰＣＭＯＳＮが低電圧レベルであれば、第１ＮＭＯＳトランジスタ２０２ａおよび第５ＮＭＯＳトランジスタ２０４ａはバイアスされ、第２ＮＭＯＳトランジスタ２０２ｂおよび第６ＮＭＯＳトランジスタ２０４ｂはバイアスされない。さらに、第３ＮＭＯＳトランジスタ２０２ｃおよび第７ＮＭＯＳトランジスタ２０４ｃはバイアスされ、第４ＮＭＯＳトランジスタ２０２ｄおよび第８ＮＭＯＳトランジスタ２０４ｄはバイアスされない。インバータラッチ２００の本来の側は電源ＶＤＤから分離され、該インバータラッチの補完側は上記基準電位から分離される。

３６ａの正の差動入力信号ＰＣＭＯＳＰが低電圧レベルに遷移し、３６ｂの負の差動入力信号ＰＣＭＯＳＮが高電圧レベルに遷移すると、第２ＮＭＯＳトランジスタ２０２ｂおよび第６ＮＭＯＳトランジスタ２０４ｂはバイアスされ、２１８における電源ＶＤＤの高電圧レベルをインバータラッチ２００の本来の側に結合し、２２６における基準電位の低電圧レベルをインバータラッチ２００の補完側に結合する。さらに、第３ＮＭＯＳトランジスタ２０２ｃおよび第７ＮＭＯＳトランジスタ２０４ｃはバイアスされず、インバータラッチ２００の本来の側は、２２４において基準電位から分離されたまま残り、インバータラッチ２００の補完側は、２３１において電源ＶＤＤから分離されたまま残る。本来の側の出力インバータ２１０は、３０ａの正のＣＭＯＳ出力信号ＣＭＯＳＰにおいて低電圧レベルを供給し、補完側の出力インバータ２１２は、３６ａの正の差動入力信号ＰＣＭＯＳＰの立下りエッジに応じて、３０ｂの負のＣＭＯＳ出力信号ＣＭＯＳＮにおいて高電圧レベルを供給する。したがって、３０ａの正のＣＭＯＳ出力信号ＣＭＯＳＰおよび３０ｂの負のＣＭＯＳ出力信号ＣＭＯＳＮのある状態は、３６ａの正の差動入力信号ＰＣＭＯＳＰの立下りエッジに応じて設定される。

３つのインバータが遅延した後、第１ＮＭＯＳトランジスタ２０２ａおよび第５ＮＭＯＳトランジスタ２０４ａはバイアスされず、２１８においてインバータラッチ２００の本来の側を電源ＶＤＤから分離し、２２６においてインバータラッチ２００の補完側を上記基準電位から分離する。さらに、第４ＮＭＯＳトランジスタ２０２ｄおよび第８ＮＭＯＳトランジスタ２０４ｄはバイアスされるが、第３ＮＭＯＳトランジスタ２０２ｃおよび第７ＮＭＯＳトランジスタ２０４ｃはバイアスされない。インバータラッチ２００の本来の側は、２２４において該基準電位から分離されたまま残り、インバータラッチ２００の補完側は、２３１において電源ＶＤＤから分離されたまま残る。

３６ａの正の差動入力信号ＰＣＭＯＳＰが高電圧レベルに遷移し、３６ｂの負の差動入力信号ＰＣＭＯＳＮが低電圧レベルに遷移すると、第２ＮＭＯＳトランジスタ２０２ｂおよび第６ＮＭＯＳトランジスタ２０４ｂはバイアスされず、インバータラッチ２００の本来の側は、２１８において電源ＶＤＤから分離されたまま残り、インバータラッチ２００の補完側は、２２６において上記基準電位から分離されたまま残る。第３ＮＭＯＳトランジスタ２０２ｃおよび第７ＮＭＯＳトランジスタ２０４ｃはバイアスされ、２２４の該基準電位の低電圧レベルをインバータラッチ２００の本来の側に結合し、２３１の電源ＶＤＤの高電圧レベルをインバータラッチ２００の補完側に結合する。本来の側の出力インバータ２１０は、３０ａの正のＣＭＯＳ出力信号ＣＭＯＳＰにおいて高電圧レベルを供給し、補完側の出力インバータ２１２は、３６ｂの負の差動入力信号ＰＣＭＯＳＮの立下りエッジに応じて、３０ｂの負のＣＭＯＳ出力信号ＣＭＯＳＮにおいて低電圧レベルを供給する。したがって、３０ａの正のＣＭＯＳ出力信号ＣＭＯＳＰおよび３０ｂの負のＣＭＯＳ出力信号ＣＭＯＳＮの他の状態は、３６ｂの負の差動入力信号ＰＣＭＯＳＮの立下りエッジに応じて設定される。

３つのインバータが遅延した後、第１ＮＭＯＳトランジスタ２０２ａおよび第５ＮＭＯＳトランジスタ２０４ａはバイアスされるが、第２ＮＭＯＳトランジスタ２０２ｂおよび第６ＮＭＯＳトランジスタ２０４ｂはバイアスされない。インバータラッチ２００の本来の側は、２１８において電源ＶＤＤから分離されたまま残り、インバータラッチ２００の補完側は、２２６において上記基準電位から分離されたまま残る。第４ＮＭＯＳトランジスタ２０２ｄおよび第８ＮＭＯＳトランジスタ２０４ｄはバイアスされず、該第４ＮＭＯＳトランジスタは２２４において上記基準電位からインバータラッチ２００の本来の側を分離し、該第８ＮＭＯＳトランジスタは２３１において電源ＶＤＤからインバータラッチ２００の補完側を分離する。このプロセスは、３６ａの正の差動入力信号ＰＣＭＯＳＰが低電圧レベルに遷移し、３６ｂの負の差動入力信号ＰＣＭＯＳＮが高電圧レベルに遷移するように、繰り返される。

変換出力回路３４は、３６ａの正の差動入力信号ＰＣＭＯＳＰおよび３６ｂの負の差動入力信号ＰＣＭＯＳＮが共通のエッジタイプである場合に、３０ａの正のＣＭＯＳ出力信号ＣＭＯＳＰおよび３０ｂの負のＣＭＯＳ出力信号ＣＭＯＳＮを切り替える。３６ａの正の差動入力信号ＰＣＭＯＳＰおよび３６ｂの負の差動入力信号ＰＣＭＯＳＮが立下りエッジタイプである場合に、３０ａの正のＣＭＯＳ出力信号ＣＭＯＳＰおよび３０ｂの負のＣＭＯＳ出力信号ＣＭＯＳＮを切り替えることにより、３０ａの正のＣＭＯＳ出力信号ＣＭＯＳＰおよび３０ｂの負のＣＭＯＳ出力信号ＣＭＯＳＮのパルス幅およびデューティサイクルの歪みが低減される。

図５は、変換入力回路３２と変換出力回路３４とを含む信号変換回路２８の一実施形態の動作を示すタイミングダイアグラムである。変換入力回路３２は、３００の負のＣＭＬ信号ＣＭＬＮ、および、３０２の正のＣＭＬ信号ＣＭＬＰを受信する。変換入力回路３２は、３０４の正の差動入力信号ＰＣＭＯＳＰ、および、３０６の負の差動入力信号ＰＣＭＯＳＮを出力する。３０４の正の差動入力信号ＰＣＭＯＳＰ、および、３０６の負の差動入力信号ＰＣＭＯＳＮは、３０８の差動電圧振幅ＤＶＳを含んでいる。該差動電圧振幅は、３０２の正のＣＭＬ信号ＣＭＬＰ、および、３００の負のＣＭＬ信号ＣＭＬＮの３１０のＣＭＬ差動電圧振幅ＤＶＳＣＭＬよりも大きい。変換入力回路３２はまた、３０４の正の差動入力信号ＰＣＭＯＳＰおよび３０６の負の差動入力信号ＰＣＭＯＳＮの３１２の同相電圧ＶＣＭを供給する。該同相電圧は、ＶＤＤのＣＭＯＳの閾値（例えば、ＣＭＯＳインバータの閾値）を２で割ったものにほぼ等しい。３０４の正の差動入力信号ＰＣＭＯＳＰおよび３０６の負の差動入力信号ＰＣＭＯＳＮは、変換出力回路３４においてインバータ２３２、２４０を確実に駆動する。

変換出力回路３４は、３０４の正の差動入力信号ＰＣＭＯＳＰおよび３０６の負の差動入力信号ＰＣＭＯＳＮを受信し、３１４において正のレールツーレールＣＭＯＳ出力信号ＣＭＯＳＰを出力し、３１６において負のレールツーレールＣＭＯＳ出力信号ＣＭＯＳＮを出力する。インバータ２３２は、３０４の正の差動入力信号ＰＣＭＯＳＰを受信し、該受信された信号を反転させ、３１８の正のゲート駆動信号ＧＰを第２ＮＭＯＳトランジスタ２０２ｂのゲートおよび第６ＮＭＯＳトランジスタ２０４ｂのゲートに供給する。インバータ２３８は、３２０の正の遅延ゲート駆動信号ＧＤＥＬＰを第１ＮＭＯＳトランジスタ２０２ａのゲートおよび第５ＮＭＯＳトランジスタ２０４ａのゲートに供給する。インバータ２４０は、３０６の負の差動入力信号ＰＣＭＯＳＮを受信し、該受信された信号を反転させ、３２２の負のゲート駆動信号ＧＮを第３ＮＭＯＳトランジスタ２０２ｃのゲートおよび第７ＮＭＯＳトランジスタ２０４ｃのゲートに供給する。インバータ２４６は、３２４の負の遅延ゲート駆動信号ＧＤＥＬＮを第４ＮＭＯＳトランジスタ２０２ｄのゲートおよび第８ＮＭＯＳトランジスタ２０４ｄのゲートに供給する。３１８の正のゲート駆動信号ＧＰと、３２０の正の遅延ゲート駆動信号ＧＤＥＬＰと、３２２の負のゲート駆動信号ＧＮと、３２４の負の遅延ゲート駆動信号ＧＤＥＬＮとを含むゲート駆動信号のそれぞれは、ＣＭＯＳ論理レベルで供給される。

３２６では、３０２の正のＣＭＬ信号ＣＭＬＰは、低電圧レベルから高電圧レベルに遷移し、３０４の負のＣＭＬ信号ＣＭＬＮは、高電圧レベルから低電圧レベルに遷移する。それに応じて、第２負荷抵抗器１０４を介して電流ＩＳＳを導くために、負の入力トランジスタ１０６は、バイアスされた状態からバイアスされない状態に遷移し、正の入力トランジスタ１０８は、バイアスされない状態からバイアスされた状態に遷移する。１１８の負の内部電圧ＶＩＮは、低電圧レベルに遷移し、１１６の正の内部電圧ＶＩＰは、１１４のバッファ電圧ＶＢにほぼ等しい高電圧レベルに遷移する。第１ＮＭＯＳ出力トランジスタ１３６はバイアスされ、３０６の負の差動入力信号ＰＣＭＯＳＮを３２８の低電圧レベルにする。第２ＮＭＯＳ出力トランジスタ１３８はバイアスされず、第２ＰＭＯＳトランジスタ１３４は、３０４の正の差動入力信号ＰＣＭＯＳＰを３３０の高電圧レベルにする。

３０４の正の差動入力信号ＰＣＭＯＳＰが３３０の高電圧レベルに遷移することにより、３１８の正のゲート駆動信号ＧＰは、３３２の低電圧レベルに遷移し、第２ＮＭＯＳトランジスタ２０２ｂおよび第６ＮＭＯＳトランジスタ２０４ｂをバイアスせず、インバータラッチ２００の本来の側は、２１８の電源ＶＤＤから分離されたまま残り、インバータラッチ２００の補完側は、２２６の上記基準電位から分離されたまま残る。３０６の負の差動入力信号ＰＣＭＯＳＮが３２８の低電圧レベルに遷移することにより、３２２の負のゲート駆動信号ＧＮは、３３４の高電圧レベルに遷移し、第３ＮＭＯＳトランジスタ２０２ｃおよび第７ＮＭＯＳトランジスタ２０４ｃはバイアスされて、２２４の基準電位の低電圧レベルをインバータラッチ２００の本来の側に結合し、２３１の電源ＶＤＤの高電圧レベルをインバータラッチ２００の補完側に結合する。３３６では、３１４の正のＣＭＯＳ出力信号ＣＭＯＳＰは、高電圧レベルに遷移し、３１６の負のＣＭＯＳ出力信号ＣＭＯＳＮは、３０６の負の差動入力信号ＰＣＭＯＳＮの３２８の立下りエッジ、および、３２２の負のゲート駆動信号ＧＮの３３４の立上りエッジに応じて、低電圧レベルに遷移する。したがって、３１４の正のＣＭＯＳ出力信号ＣＭＯＳＰおよび３１６の負のＣＭＯＳ出力信号ＣＭＯＳＮの一方の状態が、３０６の負の差動入力信号ＰＣＭＯＳＮの３２８の立下りエッジに応じて切り替わる、または、設定される。

３つのインバータが遅延した後、３２０の正の遅延ゲート駆動信号ＧＤＥＬＰは、３３８の高電圧レベルに遷移し、第１ＮＭＯＳトランジスタ２０２ａおよび第５ＮＭＯＳトランジスタ２０４ａはバイアスされる。しかし、第２ＮＭＯＳトランジスタ２０２ｂおよび第６ＮＭＯＳトランジスタ２０４ｂがバイアスされないので、インバータラッチ２００の本来の側は、２１８の電源ＶＤＤから分離されたまま残り、インバータラッチ２００の補完側は、２２６の上記基準電位から分離されたまま残る。３２４の負の遅延ゲート駆動信号ＧＤＥＬＮは、３４０の低電圧レベルに遷移し、第４ＮＭＯＳトランジスタ２０２ｄおよび第８ＮＭＯＳトランジスタ２０４ｄは、バイアスされずに、２２４において上記基準電位からインバータラッチ２００の本来の側を分離し、２３１において電源ＶＤＤからインバータラッチ２００の補完側を分離する。３４２では、３３４の低い遷移と高い遷移との間、および、３４０の高い遷移と低い遷移との間では、インバータラッチ２００の本来の側は低電圧レベルにされ、インバータラッチ２００の補完側は高電圧レベルにされる。

３４４では、３０２の正のＣＭＬ信号ＣＭＬＰは、高電圧レベルから低電圧レベルに遷移し、３０４の負のＣＭＬ信号ＣＭＬＮは、低電圧レベルから高電圧レベルに遷移する。それに応じて、第１負荷抵抗器１０２を介して電流ＩＳＳを導くために、正の入力トランジスタ１０８は、バイアスされた状態からバイアスされない状態に遷移し、負の入力トランジスタ１０６は、バイアスされない状態からバイアスされた状態に遷移する。１１６の正の内部電圧ＶＩＰは、低電圧レベルに遷移し、１１８の負の内部電圧ＶＩＮは、１１４のバッファ電圧ＶＢにほぼ等しい高電圧レベルに遷移する。第２ＮＭＯＳ出力トランジスタ１３８は、３０４の正の差動入力信号ＰＣＭＯＳＰを３４６の低電圧レベルにするために、バイアスされる。第１ＮＭＯＳ出力トランジスタ１３６はバイアスされず、第１ＰＭＯＳトランジスタ１３２は、３０６の負の差動入力信号ＰＣＭＯＳＮを３４８の高電圧レベルにする。

３０６の負の差動入力信号ＰＣＭＯＳＮが３４８の高電圧レベルに遷移することにより、３２２の負のゲート駆動信号ＧＮは、３５０の低電圧レベルに遷移して、第３ＮＭＯＳトランジスタ２０２ｃおよび第７ＮＭＯＳトランジスタ２０４ｃをバイアスせず、インバータラッチ２００の本来の側は、２２４の上記基準電位から分離されたまま残り、インバータラッチ２００の補完側は、２３１の電源ＶＤＤから分離されたまま残る。３０４の正の差動入力信号ＰＣＭＯＳＰが３４６の低電圧レベルに遷移することにより、３１８の正のゲート駆動信号ＧＰは、３５２の高電圧レベルに遷移し、第２ＮＭＯＳトランジスタ２０２ｂおよび第６ＮＭＯＳトランジスタ２０４ｂはバイアスされて、２１８の電源ＶＤＤの高電圧レベルをインバータラッチ２００の本来の側に結合し、２２６の基準電位の低電圧レベルをインバータラッチ２００の補完側に結合する。３５４では、３１４の正のＣＭＯＳ出力信号ＣＭＯＳＰは、低電圧レベルに遷移し、３１６の負のＣＭＯＳ出力信号ＣＭＯＳＮは、３０４の正の差動入力信号ＰＣＭＯＳＰの３４６の立下りエッジ、および、３１８の正のゲート駆動信号ＧＰの３５２の立上りエッジに応じて、高電圧レベルに遷移する。したがって、３１４の正のＣＭＯＳ出力信号ＣＭＯＳＰおよび３１６の負のＣＭＯＳ出力信号ＣＭＯＳＮのもう一方の状態は、３０４の正の差動入力信号ＰＣＭＯＳＰの３４６の立下りエッジに応じて切り替わる、または、設定される。

３つのインバータが遅延した後、３２４の負の遅延ゲート駆動信号ＧＤＥＬＮは、３５６の高電圧レベルに遷移し、第４ＮＭＯＳトランジスタ２０２ｄおよび第８ＮＭＯＳトランジスタ２０４ｄはバイアスされる。しかし、第３ＮＭＯＳトランジスタ２０２ｃおよび第７ＮＭＯＳトランジスタ２０４ｃがバイアスされないので、インバータラッチ２００の本来の側は、２２４の上記基準電位から分離されたまま残り、インバータラッチ２００の補完側は、２３１の電源ＶＤＤから分離されたまま残る。３２０の正の遅延ゲート駆動信号ＧＤＥＬＰは、３５８の低電圧レベルに遷移し、第１ＮＭＯＳトランジスタ２０２ａおよび第５ＮＭＯＳトランジスタ２０４ａはバイアスされずに、インバータラッチ２００の本来の側を２１８の電源ＶＤＤから分離し、インバータラッチ２００の補完側を２２６の基準電位から分離する。３６０では、３５２の低い遷移と高い遷移との間、および、３５８の高い遷移と低い遷移との間では、インバータラッチ２００の本来の側は高電圧レベルにされ、インバータラッチ２００の補完側は低電圧レベルにされる。

このプロセスは、３０２の正のＣＭＬ信号ＣＭＬＰが遷移し、３００の負のＣＭＬ信号ＣＭＬＮが高電圧レベルと低電圧レベルとの間で遷移するように、繰り返される。

変換入力回路３２および変換出力回路３４は、３０２の正のＣＭＬ信号ＣＭＬＰ、および、３００の負のＣＭＬ信号ＣＭＬＮを、３１４の正のレールツーレールＣＭＯＳ信号ＣＭＯＳＰ、および、３１６の負のレールツーレールＣＭＯＳ信号ＣＭＯＳＮに変換する。変換入力回路３２および変換出力回路３４の構成は、デューティサイクルの歪みが能動素子および受動素子の一致特性（matching properties）に依存しており、かつ、信号変換回路２８が１次に対する、プロセスパラメータ、電圧パラメータ、および、温度(ＰＶＴ）パラメータと無関係であるような対称回路であるようになっている。

図６は、電源ＶＤＤに対する、３１８の正のゲート駆動信号ＧＰおよび３１４の正のＣＭＯＳ信号ＣＭＯＳＰの、４００および４０２でのデューティサイクルをそれぞれ示す図である。３２２の負のゲート駆動信号ＧＮは、３１８の正のゲート駆動信号ＧＰの４００のデューティサイクルと類似したデューティサイクルを有しており、３１６の負のＣＭＯＳ信号ＣＭＯＳＮは、３１４の正のＣＭＯＳ信号ＣＭＯＳＰの４０２のデューティサイクルと類似したデューティサイクルを有している。

３１８の正のゲート駆動信号ＧＰの４００のデューティサイクルは、ＶＤＤが１．３ボルトの場合５０％から、ＶＤＤが１．６ボルトの場合４４％まで変化する。他方、３１４の正のＣＭＯＳ信号ＣＭＯＳＰの４０２のデューティサイクルは、ＶＤＤが１．３ボルトの場合の４９％から、ＶＤＤが１．６ボルトの場合の５０％まで変化する。３１４の正のＣＭＯＳ信号ＣＭＯＳＰの４０２のデューティサイクルは、３１８の正のゲート駆動信号ＧＰの４００のデューティサイクルとはほぼ無関係である。あるいは、３１４の正のＣＭＯＳ信号ＣＭＯＳＰの４０２のデューティサイクルは、３０６の負の差動入力信号ＰＣＭＯＳＮの立下りエッジ（例えば、３２８の立下りエッジ）および３０４の正の差動入力信号ＰＣＭＯＳＰの立下りエッジ（例えば、３４６の立下りエッジ）に応じた切り替えに基づいている。３０４の正の差動入力信号ＰＣＭＯＳＰおよび３０６の負の差動入力信号ＰＣＭＯＳＮの共通のエッジタイプに応じて、３１４の正のＣＭＯＳ信号ＣＭＯＳＰおよび３１６の負のＣＭＯＳ信号ＣＭＯＳＮを切り替えることにより、３１４の正のＣＭＯＳ出力信号ＣＭＯＳＰおよび３１６の負のＣＭＯＳ出力信号ＣＭＯＳＮのパルス幅およびデューティサイクルの歪みが低減される。

図７は、信号変換回路２８の一実施形態における、３１４の正のレールツーレールＣＭＯＳ出力信号ＣＭＯＳＰおよび３１６の負のレールツーレールＣＭＯＳ出力信号ＣＭＯＳＮのデューティサイクルを示す、ＰＶＴコーナー（corner）分析表４１０である。表４１０では、左側の列の最初の２つの文字は、ＮＭＯＳデバイスおよびＰＭＯＳデバイスの速度を示している。ここで、第１の文字は、ＮＭＯＳデバイスの速度を示し、第２の文字は、ＰＭＯＳデバイスの速度を示している。文字Ｔは標準的な速度を、Ｓは低速を、Ｆは高速を示している。左側の列の最後の４つの文字は、電圧設定および温度設定を示している。最後の４つの文字の最初の２つは電圧設定を示し、最後の４つの文字の最後の２つは温度設定を示している。文字ＴＴは、標準的な電圧１．５ボルトまたは標準的な温度設定を示し、ＬＶは１．３ボルトという低電圧設定を示し、ＨＶは１．６ボルトという高電圧設定を示し、ＬＴはセ氏０度という低温設定を示し、ＨＴはセ氏１２５度という高温設定を示している。

３０２の正のＣＭＬ信号ＣＭＬＰ、および、３００の負のＣＭＬ信号ＣＭＬＮには、４００ミリボルト(ｍＶ）の差動ピークトゥピーク電圧振幅と、１００ピコ秒(ｐｓ)の入力エッジ速度とが供給された。このデータ転送速度は、入力ジッタが０である場合に１秒あたり４．８ギガビット(Ｇｂ／ｓ）である。１１４の電圧ＶＢ＝ＶＤＤ−２００ｍＶである。ここで、標準的なＶＤＤは１．５ボルトであり、２０メガヘルツ(ＭＨｚ）〜６０ＭＨｚの雑音を７５ｍＶ含んでいる。５０％のデューティサイクルで発振する３０２の正のＣＭＬ信号ＣＭＬＰおよび３００の負のＣＭＬ信号ＣＭＬＮ、３１４の正のＣＭＯＳ出力信号ＣＭＯＳＰおよび３１６の負のＣＭＯＳ出力信号ＣＭＯＳＮは、コーナー分析表４１０に示したＰＶＴ変化に対して、４８％〜５０％のデューティサイクルで発振する。デューティサイクルは、４１２の低速のＮＭＯＳ、低速のＰＭＯＳ、高電圧、および、低温(ＳＳ‐ＨＶＬＴ）のコーナーにおいて、４８％である。４１４の高速のＮＭＯＳ、高速のＰＭＯＳ、高電圧、低温(ＦＦ‐ＨＶＬＴ）のコーナー、および、４１６の高速のＮＭＯＳ、高速のＰＭＯＳ、低電圧、高温(ＦＦ‐ＬＶＨＴ）のコーナーでは、該デューティサイクルは５０％である。

４１８では、ＰＶＴパラメータが、標準的なＮＭＯＳ速度、標準的なＰＭＯＳ速度、標準的な電圧、標準的な温度(ＴＴ‐ＴＴＴＴ)を含んで標準的である場合、上記デューティサイクルは、４９％で、両極端（extremes）間の中間である。他のＰＶＴコーナーのそれぞれは、４８％〜５０％のデューティサイクルになる。４２０では、低速のＮＭＯＳ、低速のＰＭＯＳ、低電圧、高温(ＳＳ‐ＬＶＨＴ）のコーナーのデューティサイクルは、４８．９％になる。４２２では、高速のＮＭＯＳ、低速のＰＭＯＳ、低電圧、高温(ＦＳ‐ＬＶＨＴ）のコーナーのデューティサイクルは、４９．３％になる。４２４では、低速のＮＭＯＳ、高速のＰＭＯＳ、低電圧、高温(ＳＦ‐ＬＶＨＴ）のコーナーのデューティサイクルは、４９．２％であり、４２６では、標準的なＮＭＯＳ、標準的なＰＭＯＳ、低電圧、高温(ＴＴ‐ＬＶＨＴ）のコーナーのデューティサイクルは、４９．８％である。

図８は、信号変換回路２８の一実施形態にかかる不一致（mismatch）の効果を示すモンテカルロ法４４０の結果を示す図である。３０２の正のＣＭＬ信号ＣＭＬＰ、および、３００の負のＣＭＬ信号ＣＭＬＮには、４００ｍＶの差動ピークトゥピーク電圧振幅および１００ｐｓの入力エッジ速度が供給された。上記データ転送速度は、入力ジッタが０である場合、４．８Ｇｂ／ｓである。１１４の電圧ＶＢ＝ＶＤＤ−２００ｍＶである。ここで、標準的なＶＤＤは１．５ボルトであり、２０メガヘルツ(ＭＨｚ）〜６０ＭＨｚの雑音を７５ｍＶ含んでいる。

５０％のデューティサイクルで発振する、３０２の正のＣＭＬ信号ＣＭＬＰおよび３００の負のＣＭＬ信号ＣＭＬＮによって、信号変換回路２８のモンテカルロ法は、３１４の正のＣＭＯＳ出力信号ＣＭＯＳＰおよび３１６の負のＣＭＯＳ出力信号ＣＭＯＳＮの４５％〜５４％のデューティサイクル範囲を示している。１００のうち、４８％〜５１％のデューティサイクルを示すのは６９であり、上記最も共通のデューティサイクル結果は、４４２の５０％〜５１％であった。

変換入力回路３２および変換出力回路３４は、３０２の正のＣＭＬ信号ＣＭＬＰおよび３００の負のＣＭＬ信号ＣＭＬＮを、３１４の正のＣＭＯＳ信号ＣＭＯＳＰおよび３１６の負のＣＭＯＳ信号ＣＭＯＳＮに変換する。変換入力回路３２および変換出力回路３４の構成は、能動素子および受動素子の変化によってデューティサイクルの歪みが少ししか変化せず、信号変換回路２８が１次に対するＰＶＴパラメータとはほぼ無関係であるような対称回路になるようになっている。

特定の実施形態について図示しここに記載してきたが、当業者は、本発明の要旨を逸脱しない範囲で図示し記載した該特定の実施形態の代わりに、様々な他のおよび／または同等の形態を用いてもよいことを、認識するだろう。本出願は、ここで検討した該特定の実施形態の任意の適合例または変型例をも対象としている。したがって、本発明は特許請求の範囲およびそれに相当する部分によってのみ限定されるものである。

本発明のコンピュータシステムの一実施形態を示す図である。 信号変換回路の一実施形態を示す図である。 変換入力回路（converter input circuit）の一実施形態を示す図である。 変換出力回路（converter output circuit）の一実施形態を示す図である。 信号変換回路の一実施形態の動作を示すタイミングダイアグラムである。 電源に対する、正／負のゲート駆動信号（gate drive signal）および正／負のレールツーレールＣＭＯＳ信号のデューティサイクルを示す図である。 信号変換回路の一実施形態における、レールツーレール出力信号のデューティサイクルに関する、プロセス、電圧、温度コーナー分析表である。 信号変換回路の一実施形態において不一致（mismatch）の効果を示すモンテカルロ法の結果を示す図である。

Claims (28)

1. 電流モード論理信号を受信し、該電流モード論理信号に基づいて差動入力信号を出力するように構成されている、入力回路と、
   該差動入力信号を受信し、該差動入力信号に基づいてレールツーレール出力信号を出力するように構成されている、出力回路とを含み、
   該出力回路は、該各差動入力信号の共通のエッジタイプに応じて、該レールツーレール出力信号を切り替えるように構成されている、信号変換回路。
2. 上記出力回路は、上記レールツーレール出力信号を保つために本来の側および補完側を備えるように構成されたインバータラッチを含んでいる、請求項１に記載の信号変換回路。
3. 上記出力回路は、
   上記インバータラッチの本来の側に高電圧レベルおよび低電圧レベルを供給するように構成された第１スイッチと、
   該インバータラッチの補完側に該高電圧レベルおよび該低電圧レベルを供給するように構成された第２スイッチとを含み、
   該第１スイッチは、該インバータラッチの本来の側に該高電圧レベルおよび該低電圧レベルのうちの一方を供給し、該第２スイッチは、上記インバータラッチの補完側に該高電圧レベルおよび該低電圧レベルの他方を供給する、請求項２に記載の信号変換回路。
4. 上記第１スイッチおよび上記第２スイッチは、上記レールツーレール出力信号を切り替えた後オフ状態になる、請求項３に記載の信号変換回路。
5. 上記出力回路は、上記各差動入力信号の立下りエッジに応じて上記レールツーレール出力信号を切り替えるように構成されている、請求項１に記載の信号変換回路。
6. 上記入力回路は、相補形金属酸化膜半導体のインバータの閾値にほぼ等しい、差動入力信号の同相電圧を供給するように構成されている、請求項１に記載の信号変換回路。
7. 上記入力回路は、電流モード論理の差動電圧振幅よりも大きい、差動入力信号の差動電圧振幅を供給するように構成されている、請求項１に記載の信号変換回路。
8. 電流モード論理信号のレールツーレール信号への信号変換回路であって、
   該電流モード論理信号を受信し、該電流モード論理信号に基づいて差動入力信号を供給するように構成された、入力回路と、
   該差動入力信号を受信し、該差動入力信号に基づいてレールツーレール出力信号を供給するように構成された出力回路とを含み、
   該入力回路は、相補形金属酸化膜半導体の閾値にほぼ等しい、該差動入力信号の同相電圧を供給するように構成されており、該出力回路は、該各差動入力信号の共通のエッジタイプに応じてレールツーレール出力信号を切り替えるように構成されている、信号変換回路。
9. 上記入力回路は、電流モード論理の差動電圧振幅よりも大きい、該差動入力信号の差動電圧振幅を供給するように構成されている、請求項８に記載の変換器回路。
10. 上記入力回路は、
    上記電流モード論理信号を受信し、該電流モード論理信号に基づいて電流を導いて同相電圧シフト出力信号を供給するように構成された入力トランジスタの差動対と、
    該同相電圧シフト出力信号を受信し、該入力トランジスタの差動対を飽和状態に保つように構成された再生回路とを含む、請求項８に記載の変換器回路。
11. 上記入力回路は、
    第１抵抗器と、
    第２抵抗器と、
    上記電流モード論理信号を受信して該電流モード論理信号に基づいて第１電流を導くように構成され、該第１電流は、該第１抵抗器を介して流れて該差動入力信号の同相電圧を調整する、入力トランジスタの第１差動対と、
    該差動入力信号の同相電圧を調整するために、該第２抵抗器を介して第２電流を導くように構成された入力トランジスタの第２差動対とを含む、請求項８に記載の変換器回路。
12. 上記出力回路は、
    本来の側および補完側を備えて該レールツーレール出力信号を保つように構成されたインバータラッチと、
    該ラッチの本来の側に高電圧レベルおよび低電圧レベルを供給するように構成された第１スイッチと、
    該ラッチの補完側に該高電圧レベルおよび該低電圧レベルを供給するように構成された第２スイッチとを含み、
    該第１スイッチは、該ラッチ信号の本来の側に該高電圧レベルおよび該低電圧レベルのうちの一方を供給し、該第２スイッチは、該ラッチの補完側に該高電圧レベルおよび該低電圧レベルのうちの他方を供給する、請求項８に記載の変換器回路。
13. 電流モード論理信号を受信するための手段と、
    該電流モード論理信号に基づいて差動入力信号を供給するための手段と、
    該差動入力信号に基づいてレールツーレール出力信号を供給するための手段と、
    該各差動入力信号の共通のエッジタイプに応じて、該レールツーレール出力信号を切り替えるための手段とを含む、信号変換回路。
14. 上記レールツーレール出力信号を供給するための手段は、
    該レールツーレール出力信号を保つために本来の側および補完側においてラッチするための手段を含む、請求項１３に記載の信号変換回路。
15. 上記切り替えるための手段は、
    高電圧レベルおよび低電圧レベルのうちの一方を上記本来の側に切り替えるための手段と、
    該高電圧レベルおよび該低電圧レベルの中の他方を上記補完側に切り替えるための手段とを含む、請求項１４に記載の信号変換回路。
16. 上記差動入力信号を供給するための手段は、
    相補形金属酸化膜半導体のインバータにほぼ等しい、該差動入力信号の同相電圧を供給するための手段と、
    電流モード論理の差動電圧振幅よりも大きい、該差動入力信号の差動電圧振幅を供給するための手段とを含む、請求項１３に記載の信号変換回路。
17. 上記差動入力信号を供給するための手段は、
    該電流モード論理信号に基づいて同相電圧シフト出力信号を供給するための手段と、
    入力トランジスタの差動対を飽和状態に保つための手段とを含む、請求項１３に記載の信号変換回路。
18. 上記差動入力信号を供給するための手段は、
    該差動入力信号の同相電圧を、第１電流を介して調整するための手段と、
    該差動入力信号の同相電圧を調整して該差動電圧振幅を増加させるために、第２電流を導くための手段とを含む、請求項１３に記載の信号変換回路。
19. 電流モード論理信号をレールツーレール信号に変換する方法であって、
    該電流モード論理信号を受信する工程と、
    該電流モード論理信号に基づいて差動入力信号を供給する工程と、
    該差動入力信号に基づいてレールツーレール出力信号を出力する工程と、
    該各差動入力信号の共通のエッジタイプに応じて、レールツーレール出力信号を切り替える工程とを含む、方法。
20. 上記レールツーレール出力信号を出力する工程は、
    該レールツーレール出力信号を保つために本来の側および補完側においてラッチする工程を含む、請求項１９に記載の方法。
21. 上記レールツーレール出力信号を切り替える工程は、
    高電圧レベルおよび低電圧レベルのうちの一方を上記本来の側に切り替える工程と、
    該高電圧レベルおよび該低電圧レベルの中の他方を該補完側に切り替える工程とを含む、請求項２０に記載の方法。
22. 上記差動入力信号を供給する工程は、
    相補形金属酸化膜半導体のインバータにほぼ等しい、該差動入力信号の同相電圧を供給する工程と、
    電流モード論理の差動電圧振幅よりも大きい、該差動入力信号の差動電圧振幅を供給する工程とを含む、請求項１９に記載の方法。
23. 上記差動入力信号を供給する工程は、
    該電流モード論理信号に基づいて同相電圧シフト出力信号を供給する工程と、
    入力トランジスタの差動対を飽和状態に保つ工程とを含む、請求項１９に記載の方法。
24. 電流モード論理信号をレールツーレール信号に変換する方法であって、
    トランジスタ差動対において電流モード論理信号を受信する工程と、
    該電流モード論理信号に対応する差動入力信号を出力する工程と、
    該差動入力信号の同相電圧を相補形金属酸化膜半導体の閾値にほぼ等しいようにシフトする工程と、
    該差動入力信号の差動電圧振幅を、電流モード論理の差動電圧振幅よりも大きいように増加させる工程と、
    該差動入力信号に基づいてレールツーレール出力信号を出力する工程とを含む、方法。
25. 上記各差動入力信号の共通のエッジタイプに応じて該レールツーレール出力信号を切り替える工程を含む、請求項２４に記載の方法。
26. 上記レールツーレール出力信号を出力する工程は、
    該レールツーレール出力信号を保つために、本来の側および補完側においてラッチする工程を含む、請求項２５に記載の方法。
27. 上記レールツーレール出力信号を切り替える工程は、
    高電圧レベルおよび低電圧レベルのうちの一方を上記本来の側に切り替える工程と、
    該高電圧レベルおよび該低電圧レベルの中の他方を上記補完側に切り替える工程とを含む、請求項２６に記載の方法。
28. 上記差動入力信号を出力する工程は、上記トランジスタ差動対を飽和状態に保つ工程を含む、請求項２４に記載の方法。