JPH09107283A - レベル変換回路 - Google Patents
レベル変換回路Info
- Publication number
- JPH09107283A JPH09107283A JP7261917A JP26191795A JPH09107283A JP H09107283 A JPH09107283 A JP H09107283A JP 7261917 A JP7261917 A JP 7261917A JP 26191795 A JP26191795 A JP 26191795A JP H09107283 A JPH09107283 A JP H09107283A
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- JP
- Japan
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- transistor
- circuit
- collector
- power supply
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Abstract
(57)【要約】
【課題】 ＣＭＬレベルの信号をＴＴＬレベルの信号に
変換するレベル変換回路を、極めて簡単な回路構成で実
現する。 【解決手段】 ＣＭＬレベルの入力ＩＮをＰＮＰトラン
ジスタＴ１のベース入力とし、そのコレクタ抵抗Ｒ１か
ら導出する。このコレクタ抵抗Ｒ１による出力をＮＰＮ
トランジスタＴ２のベースへ入力して、そのコレクタ抵
抗Ｒ２からＴＴＬレベル出力ＯＵＴを導出する。 【効果】 トランジスタ２個と抵抗２個の少ない部品で
実現でき、回路規模も消費電力も小となる。
変換するレベル変換回路を、極めて簡単な回路構成で実
現する。 【解決手段】 ＣＭＬレベルの入力ＩＮをＰＮＰトラン
ジスタＴ１のベース入力とし、そのコレクタ抵抗Ｒ１か
ら導出する。このコレクタ抵抗Ｒ１による出力をＮＰＮ
トランジスタＴ２のベースへ入力して、そのコレクタ抵
抗Ｒ２からＴＴＬレベル出力ＯＵＴを導出する。 【効果】 トランジスタ２個と抵抗２個の少ない部品で
実現でき、回路規模も消費電力も小となる。
Description
【０００１】
【発明の属する技術分野】本発明はレベル変換回路に関
し、特にＣＭＬ回路の論理レベルをＴＴＬ回路の論理レ
ベルに変換するレベル変換回路に関するものである。
し、特にＣＭＬ回路の論理レベルをＴＴＬ回路の論理レ
ベルに変換するレベル変換回路に関するものである。
【０００２】
【従来の技術】従来のこの種のレベル変換回路の一例を
図３に示している。図３において、ＣＭＬ（Ｃｕｒｒｅ
ｎｔ Ｍｏｄｅ Ｌｏｇｉｃ）回路の論理レベルの入力
信号ＩＮは、ダイオードＤ１，Ｄ２及び抵抗Ｒ６による
レベルシフト回路を介して、レベルシフトされてコンパ
レータＡ１の一入力となっている。
図３に示している。図３において、ＣＭＬ（Ｃｕｒｒｅ
ｎｔ Ｍｏｄｅ Ｌｏｇｉｃ）回路の論理レベルの入力
信号ＩＮは、ダイオードＤ１，Ｄ２及び抵抗Ｒ６による
レベルシフト回路を介して、レベルシフトされてコンパ
レータＡ１の一入力となっている。
【０００３】このコンパレータＡ１の他入力には、抵抗
Ｒ７，Ｒ８による回路電源電圧Ｖccの分圧電圧が基準電
圧Ｖr として印加されている。このコンパレータＡ１の
抵抗Ｒ９によるプルアップ出力がＴＴＬ（Ｔｒａｎｓｉ
ｓｔｏｒ Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ）回路の
論理レベル出力ＯＵＴとなっている。
Ｒ７，Ｒ８による回路電源電圧Ｖccの分圧電圧が基準電
圧Ｖr として印加されている。このコンパレータＡ１の
抵抗Ｒ９によるプルアップ出力がＴＴＬ（Ｔｒａｎｓｉ
ｓｔｏｒ Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ）回路の
論理レベル出力ＯＵＴとなっている。
【０００４】コンパレータＡ１の入力信号レベルが基準
電圧Ｖr よりも高い場合には、入力信号はＨ（ハイ）レ
ベルであると判断されてＴＴＬレベルのＨレベル（Ｖcc
＝５Ｖ）に相当する電圧が出力される。
電圧Ｖr よりも高い場合には、入力信号はＨ（ハイ）レ
ベルであると判断されてＴＴＬレベルのＨレベル（Ｖcc
＝５Ｖ）に相当する電圧が出力される。
【０００５】一方、コンパレータＡ１の入力信号レベル
が基準電圧Ｖr よりも低い場合には、入力信号はＬ（ロ
ー）レベルであると判断されてＴＴＬレベルのＬレベル
に相当する電圧（ＧＮＤ＝０Ｖ）が出力される。
が基準電圧Ｖr よりも低い場合には、入力信号はＬ（ロ
ー）レベルであると判断されてＴＴＬレベルのＬレベル
に相当する電圧（ＧＮＤ＝０Ｖ）が出力される。
【０００６】この図３の回路においてはコンパレータＡ
１を用いており、また特開平５−１２２０４８号公報に
はオペアンプを用いたレベル変換回路が開示されてい
る。
１を用いており、また特開平５−１２２０４８号公報に
はオペアンプを用いたレベル変換回路が開示されてい
る。
【０００７】
【発明が解決しようとする課題】この様に、従来のレベ
ル変換回路では、コンパレータＡ１やオペアンプを用い
た構成であるために、回路の入力レベルをコンパレータ
やオペアンプの入力レベルに合致させるための入力レベ
ルシフト回路（図３のＤ１，Ｄ２，Ｒ６）等の入力レベ
ル調整回路が必要となって、回路規模が大きくなるとい
う欠点がある。また、コンパレータやオペアンプそのも
のの回路パッケージが大きいために、回路実装面積が大
きくなるという欠点もある。
ル変換回路では、コンパレータＡ１やオペアンプを用い
た構成であるために、回路の入力レベルをコンパレータ
やオペアンプの入力レベルに合致させるための入力レベ
ルシフト回路（図３のＤ１，Ｄ２，Ｒ６）等の入力レベ
ル調整回路が必要となって、回路規模が大きくなるとい
う欠点がある。また、コンパレータやオペアンプそのも
のの回路パッケージが大きいために、回路実装面積が大
きくなるという欠点もある。
【０００８】本発明の目的は、簡単な構成でレベル変換
を実現することが可能なレベル変換回路を提供すること
である。
を実現することが可能なレベル変換回路を提供すること
である。
【０００９】
【課題を解決するための手段】本発明によれば、ＣＭＬ
回路の論理レベルをＴＴＬ回路の論理レベルに変換する
レベル変換回路であって、前記ＣＭＬ回路の論理レベル
がベースへ入力されエミッタが第１の回路電源に接続さ
れた第１のトランジスタと、この第１のトランジスタの
コレクタと第２の回路電源との間に接続された第１の抵
抗と、前記第１のトランジスタのコレクタにベースが接
続され前記第２の回路電源にエミッタが接続され前記第
１のトランジスタとは逆導電型の第２のトランジスタ
と、前記第２のトランジスタのコレクタと前記第１の回
路電源との間に接続された第２の抵抗とを含み、前記第
２のトランジスタのコレクタ出力を前記ＴＴＬ回路の論
理レベル出力とすることを特徴とするレベル変換回路が
得られる。
回路の論理レベルをＴＴＬ回路の論理レベルに変換する
レベル変換回路であって、前記ＣＭＬ回路の論理レベル
がベースへ入力されエミッタが第１の回路電源に接続さ
れた第１のトランジスタと、この第１のトランジスタの
コレクタと第２の回路電源との間に接続された第１の抵
抗と、前記第１のトランジスタのコレクタにベースが接
続され前記第２の回路電源にエミッタが接続され前記第
１のトランジスタとは逆導電型の第２のトランジスタ
と、前記第２のトランジスタのコレクタと前記第１の回
路電源との間に接続された第２の抵抗とを含み、前記第
２のトランジスタのコレクタ出力を前記ＴＴＬ回路の論
理レベル出力とすることを特徴とするレベル変換回路が
得られる。
【００１０】
【発明の実施の形態】本発明の作用について述べる。Ｃ
ＭＬレベルの信号をＰＮＰトランジスタのベース入力と
し、このトランジスタのコレクタ出力をＮＰＮトランジ
スタのベース入力とする。そして、このＮＰＮトランジ
スタのコレクタと電源Ｖccとの間に設けられている抵抗
による電圧をＴＴＬレベルの出力信号とする。これによ
り、回路素子数の少ないレベル変換回路が得られる。
ＭＬレベルの信号をＰＮＰトランジスタのベース入力と
し、このトランジスタのコレクタ出力をＮＰＮトランジ
スタのベース入力とする。そして、このＮＰＮトランジ
スタのコレクタと電源Ｖccとの間に設けられている抵抗
による電圧をＴＴＬレベルの出力信号とする。これによ
り、回路素子数の少ないレベル変換回路が得られる。
【００１１】以下に図面を用いて本発明について説明す
る。
る。
【００１２】図１は本発明の一実施例の回路図である。
図１において、ＣＭＬ回路１０は、エミッタが共通接続
されたＮＰＮトランジスタＴ３，Ｔ４と、これ等トラン
ジスタＴ３，Ｔ４のコレクタ負荷抵抗Ｒ４，Ｒ５と、電
流源Ｉとからなっており、電源Ｖccと接地間において動
作する。
図１において、ＣＭＬ回路１０は、エミッタが共通接続
されたＮＰＮトランジスタＴ３，Ｔ４と、これ等トラン
ジスタＴ３，Ｔ４のコレクタ負荷抵抗Ｒ４，Ｒ５と、電
流源Ｉとからなっており、電源Ｖccと接地間において動
作する。
【００１３】トランジスタＴ３のベースに入力信号Ｓin
が、トランジスタＴ４のベースに基準電圧Ｖref が夫々
印加され、トランジスタＴ４のコレクタからＣＭＬ論理
レベルの信号が導出される。
が、トランジスタＴ４のベースに基準電圧Ｖref が夫々
印加され、トランジスタＴ４のコレクタからＣＭＬ論理
レベルの信号が導出される。
【００１４】レベル変換回路２０はこのトランジスタＴ
４のコレクタ出力を入力信号ＩＮとしており、この入力
信号ＩＮはＰＮＰトランジスタＴ１のベース入力となっ
ている。このトランジスタＴ１のエミッタは電源Ｖccに
接続され、コレクタは抵抗Ｒ１を介して接地されてい
る。
４のコレクタ出力を入力信号ＩＮとしており、この入力
信号ＩＮはＰＮＰトランジスタＴ１のベース入力となっ
ている。このトランジスタＴ１のエミッタは電源Ｖccに
接続され、コレクタは抵抗Ｒ１を介して接地されてい
る。
【００１５】このトランジスタＴ１のコレクタ出力はＮ
ＰＮトランジスタＴ２のベース入力とされており、この
トランジスタＴ１のエミッタは接地され、コレクタは抵
抗Ｒ２を介して電源Ｖccに接続されている。そして、こ
のトランジスタＴ１のコレクタからＴＴＬレベルの出力
信号ＯＵＴが導出されるものである。
ＰＮトランジスタＴ２のベース入力とされており、この
トランジスタＴ１のエミッタは接地され、コレクタは抵
抗Ｒ２を介して電源Ｖccに接続されている。そして、こ
のトランジスタＴ１のコレクタからＴＴＬレベルの出力
信号ＯＵＴが導出されるものである。
【００１６】かかる構成において、ＰＮＰトランジスタ
Ｔ１のベースにＣＭＬレベルのＬレベルが印加されると
する。このＣＭＬレベルのＬレベルＶCLは、 ＶCL＜Ｖcc−ＶBE1 …（１） であるので、トランジスタＴ１はオンとなる。尚、ＶBE
1 はトランジスタＴ１のベース・エミッタ間電圧を示
す。
Ｔ１のベースにＣＭＬレベルのＬレベルが印加されると
する。このＣＭＬレベルのＬレベルＶCLは、 ＶCL＜Ｖcc−ＶBE1 …（１） であるので、トランジスタＴ１はオンとなる。尚、ＶBE
1 はトランジスタＴ１のベース・エミッタ間電圧を示
す。
【００１７】トランジスタＴ１がオンすると、このトラ
ンジスタＴ１のコレクタはほぼＶccレベルとなり、よっ
てＮＰＮトランジスタＴ２のべースもほぼＶccレベルと
なる。そのために、このトランジスタＴ２がオンとな
り、よってそのコレクタ出力はＴＴＬレベルのＬレベル
に相当する接地電位になる。
ンジスタＴ１のコレクタはほぼＶccレベルとなり、よっ
てＮＰＮトランジスタＴ２のべースもほぼＶccレベルと
なる。そのために、このトランジスタＴ２がオンとな
り、よってそのコレクタ出力はＴＴＬレベルのＬレベル
に相当する接地電位になる。
【００１８】一方、トランジスタＴ１のベースにＣＭＬ
レベルのＨレベルが入力されるとする。このＣＭＬレベ
ルのＨレベルＶCHは、 ＶCH＝Ｖcc であるので、トランジスタＴ１はオフとなる。トランジ
スタＴ１がオフとなると、そのコレクタは接地電位とな
って、ＮＰＮトランジスタＴ２のベースもほぼ接地電位
となるために、トランジスタＴ２はオフとなる。
レベルのＨレベルが入力されるとする。このＣＭＬレベ
ルのＨレベルＶCHは、 ＶCH＝Ｖcc であるので、トランジスタＴ１はオフとなる。トランジ
スタＴ１がオフとなると、そのコレクタは接地電位とな
って、ＮＰＮトランジスタＴ２のベースもほぼ接地電位
となるために、トランジスタＴ２はオフとなる。
【００１９】その結果、トランジスタＴ２のコレクタが
Ｖccレベルになるために、コレクタ出力にはＴＴＬレベ
ルのＨレベルに相当するＶccレベルが現れるのである。
Ｖccレベルになるために、コレクタ出力にはＴＴＬレベ
ルのＨレベルに相当するＶccレベルが現れるのである。
【００２０】尚、一例として、Ｖcc＝５Ｖとすると、Ｔ
ＴＬレベルのＨレベルは５Ｖ，Ｌレベルは（Ｖcc−α）
とされる。この時、この（Ｖcc−α）は（１）式を満た
す必要があり、よってα＝１．６Ｖに選定すると、ＣＭ
ＬレベルのＬレベルはＶcc−１．６Ｖ＝３．４Ｖとな
る。
ＴＬレベルのＨレベルは５Ｖ，Ｌレベルは（Ｖcc−α）
とされる。この時、この（Ｖcc−α）は（１）式を満た
す必要があり、よってα＝１．６Ｖに選定すると、ＣＭ
ＬレベルのＬレベルはＶcc−１．６Ｖ＝３．４Ｖとな
る。
【００２１】従って、この図１のレベル変換回路は、Ｃ
ＭＬレベルのＨレベル＝５Ｖ，Ｌレベル＝３．４ＶをＴ
ＴＬレベルのＨレベル＝５Ｖ，Ｌレベル＝０Ｖに変換す
る機能を有することになる。
ＭＬレベルのＨレベル＝５Ｖ，Ｌレベル＝３．４ＶをＴ
ＴＬレベルのＨレベル＝５Ｖ，Ｌレベル＝０Ｖに変換す
る機能を有することになる。
【００２２】図２は本発明の他の実施例の回路図であ
り、図１と同等部分は同一符号により示している。図１
の回路と異なる部分についてのみ説明すると、ＰＮＰト
ランジスタＴ１のエミッタと電源Ｖccとの間に抵抗Ｒ３
を設けた点であり、それ以外は図１の回路と同じであ
る。
り、図１と同等部分は同一符号により示している。図１
の回路と異なる部分についてのみ説明すると、ＰＮＰト
ランジスタＴ１のエミッタと電源Ｖccとの間に抵抗Ｒ３
を設けた点であり、それ以外は図１の回路と同じであ
る。
【００２３】入力信号ＩＮがＣＭＬレベルのＬレベル
（Ｖcc−α）の場合、ＰＮＰトランジスタＴ１がオンす
ることから、このトランジスタＴ１のコレクタ電位は、
図１の回路の場合のＶccと異なり、Ｒ３×Ｉc となる。
Ｉc はトランジスタＴ１のコレクタ電流である。
（Ｖcc−α）の場合、ＰＮＰトランジスタＴ１がオンす
ることから、このトランジスタＴ１のコレクタ電位は、
図１の回路の場合のＶccと異なり、Ｒ３×Ｉc となる。
Ｉc はトランジスタＴ１のコレクタ電流である。
【００２４】そこで、 Ｒ３×Ｉc ≧ＶBE2 （トランジスタＴ２のベース・エミ
ッタ間電圧） となる様に設計しておけば、トランジスタＴ２がオンと
なってそのコレクタが接地電位となり、ＴＴＬレベルの
Ｌレベルが得られて目的が達成される。
ッタ間電圧） となる様に設計しておけば、トランジスタＴ２がオンと
なってそのコレクタが接地電位となり、ＴＴＬレベルの
Ｌレベルが得られて目的が達成される。
【００２５】尚、ＣＭＬレベルの入力信号ＩＮがＨレベ
ルの時は、図１の回路と全く同一の動作となる。
ルの時は、図１の回路と全く同一の動作となる。
【００２６】上記実施例においては、各トランジスタの
導電型（極性）を全て逆として使用できることは明らか
である。
導電型（極性）を全て逆として使用できることは明らか
である。
【００２７】
【発明の効果】叙上の如く、本発明によれば、少なくと
もトランジスタ２個と抵抗２個とにより構成でき、入力
レベルを調整する回路も不要となるので、小規模かつ小
電力の回路となり、またコンパレータやオペアンプ等を
使用する必要がないので、実装面積が小となるという効
果がある。
もトランジスタ２個と抵抗２個とにより構成でき、入力
レベルを調整する回路も不要となるので、小規模かつ小
電力の回路となり、またコンパレータやオペアンプ等を
使用する必要がないので、実装面積が小となるという効
果がある。
【図１】本発明の一実施例の回路図である。
【図２】本発明の他の実施例の回路図である。
【図３】従来のレベル変換回路の一例を示す図である。
１０ ＣＭＬ回路 ２０ レベル変換回路 Ｉ 電流源 Ｒ１〜Ｒ３ 抵抗 Ｔ１〜Ｔ４ トランジスタ
Claims (3)
- 【請求項１】 ＣＭＬ回路の論理レベルをＴＴＬ回路の
論理レベルに変換するレベル変換回路であって、前記Ｃ
ＭＬ回路の論理レベルがベースへ入力されエミッタが第
１の回路電源に接続された第１のトランジスタと、この
第１のトランジスタのコレクタと第２の回路電源との間
に接続された第１の抵抗と、前記第１のトランジスタの
コレクタにベースが接続され前記第２の回路電源にエミ
ッタが接続され前記第１のトランジスタとは逆導電型の
第２のトランジスタと、前記第２のトランジスタのコレ
クタと前記第１の回路電源との間に接続された第２の抵
抗とを含み、前記第２のトランジスタのコレクタ出力を
前記ＴＴＬ回路の論理レベル出力とすることを特徴とす
るレベル変換回路。 - 【請求項２】 前記第１のトランジスタのエミッタは第
３の抵抗を介して前記第１の回路電源へ接続されている
ことを特徴とする請求項１記載のレベル変換回路。 - 【請求項３】 前記第１の回路電源は正電圧であり、前
記第２の回路電源は接地電圧であり、前記第１のトラン
ジスタはＰＮＰトランジスタであることを特徴とする請
求項１または２記載のレベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7261917A JPH09107283A (ja) | 1995-10-11 | 1995-10-11 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7261917A JPH09107283A (ja) | 1995-10-11 | 1995-10-11 | レベル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09107283A true JPH09107283A (ja) | 1997-04-22 |
Family
ID=17368535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7261917A Pending JPH09107283A (ja) | 1995-10-11 | 1995-10-11 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09107283A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100823825B1 (ko) * | 2006-04-28 | 2008-04-21 | 키몬다 아게 | 신호 변환기 회로, 변환기 회로 및 신호 변환 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0260333B2 (ja) * | 1982-02-05 | 1990-12-17 | Hitachi Medical Corp |
-
1995
- 1995-10-11 JP JP7261917A patent/JPH09107283A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0260333B2 (ja) * | 1982-02-05 | 1990-12-17 | Hitachi Medical Corp |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100823825B1 (ko) * | 2006-04-28 | 2008-04-21 | 키몬다 아게 | 신호 변환기 회로, 변환기 회로 및 신호 변환 방법 |
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