KR900017185A - 반도체 집적회로 - Google Patents

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KR900017185A
KR900017185A KR1019900005896A KR900005896A KR900017185A KR 900017185 A KR900017185 A KR 900017185A KR 1019900005896 A KR1019900005896 A KR 1019900005896A KR 900005896 A KR900005896 A KR 900005896A KR 900017185 A KR900017185 A KR 900017185A
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히로유키 하라
야스히로 스기모토
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아오이 죠이치
가부시키가이샤 도시바
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
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Abstract

내용 없음.

Description

반도체 집적회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예를 나타낸 회로도.
제2도는 제1도에 도시된 바이어스회로의 일례를 나타낸 회로도.
제3도는 본 발명에 따른 출력회로의 출력레벨 온도의존특성의 일례를 나타낸 특성도.
* 도면의 주요부분에 대한 부호의 설명
21 : CMOS 레벨 동작칩 24,26 : ECL 레벨 동작칩
43 : 바이어스회로
59 : 밴드갭 리퍼런스회로(band-gap reference 回路)
60 : 부귀환증폭기

Claims (2)

  1. 바이폴라 트랜지스터의 베이스·에미터간 전압의 4배의 전압으로부터 제1고정전위(Vi)를 뺀 전위를 제1출력(4VF-Vi)으로 하면서 제2고정전위를 제2출력(Vc)으로 하는 바이어스회로(43)를 갖추고, 제1바이폴라 트랜지스터(42)의 베이스가 상기 바이어스회로(43)의 제2출력(4VF-Vi)에 접속되면서 콜렉터가 제1전원단자(VDD)에 접속되고, 상기 제1바이폴라 트랜지스터(42)의 에미터가 제1저항(41)을 매개로 제2바이폴라 트랜지스터(36)의 베이스에 접속됨과 더불어 상기 바이어스회로(43)의 제1출력(4VF-Vi)에 의해 만들어지는 정전류원(I)에 접속되며, 상기 제2바이폴라 트랜지스터(36)의 에미터가 제3바이폴라 트랜지스터(34)의 베이스에 접속되고, 이 제3바이폴라 트랜지스터(34)의 에미터가 제4바이폴라 트랜지스터(32)의 베이스에 접속되며, 이 제4바이폴라 트랜지스터(32)의 에미터가 상기 제2바이폴라 트랜지스터(36)의 에미터 및 제3바이폴라 트랜지스터(34)의 에미터에 각각 제2저항(35) 및 제3저항(33)을 매개로 접속되고, 상기 제4바이폴라 트랜지스터(32)의 에미터로 부터 제4저항(31)을 매개한 점을 입력단자로 하며, 이 제4바이폴라 트랜지스터(32)의 콜렉터가 저항(37)을 매개로 제1전원단자(VDD)에 접속되고, 상기 제4바이폴라 트랜지스터(32)의 콜렉터를 내부로직에 대한 출력단으로 하는 입력회로를 구비하여 구성된 것을 특징으로 하는 반도체 집적회로.
  2. 바이폴라 트랜지스터의 베이스·에미터간 전압의 4배의 전압으로부터 제1고정전위(Vi)를 뺀 전위를 제1출력(4VF-Vi)으로 하면서 제2고정전위를 제2출력(Vc)으로 하는 바이어스회로(43)를 갖추고, 제1바이폴라 트랜지스터(54)의 베이스가 상기 바이어스회로(43)의 제2출력(4VF-Vi)에 접속되면서 콜렉터가 제1전원단자(VDD)에 접속되고, 상기 제1바이폴라 트랜지스터(54)의 에미터가 제1저항(53)을 매개로 제2바이폴라 트랜지스터(49)의 베이스에 접속됨과 더불어 상기 바이어스회로(43)의 제1출력(4VF-Vi)에 의해 만들어지면서 내부로직 신호에 의해 스위칭되는 정전류원(I)에 접속되며, 상기 제2바이폴라 트랜지스터(49)의 에미터가 제3바이폴라 트랜지스터(47)의 베이스에 접속되고, 이 제3바이폴라 트랜지스터(47)의 에미터가 제4바이폴라 트랜지스터(45)의 베이스에 접속되며, 이 제4바이폴라 트랜지스터(45)의 에미터에 상기 제2바이폴라 트랜지스터(49)의 에미터 및 제3바이폴라 트랜지스터(47)의 에미터로부터 각각 제2저항(48) 및 제3저항(46)을 매개로 접속된 점이 출력단자로 되는 출력회로를 구비하여 구성된 것을 특징으로 하는 반도체 집적회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900005896A 1989-04-26 1990-04-26 반도체 집적회로 KR930007127B1 (ko)

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KR930007127B1 KR930007127B1 (ko) 1993-07-30

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