JPH02285714A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH02285714A JPH02285714A JP1106529A JP10652989A JPH02285714A JP H02285714 A JPH02285714 A JP H02285714A JP 1106529 A JP1106529 A JP 1106529A JP 10652989 A JP10652989 A JP 10652989A JP H02285714 A JPH02285714 A JP H02285714A
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、ＣＭＯＳレベルで動作する半導体集積回路に
、外部ＥＣＬレベルの信号を入出力することを可能とす
るもので、特に異なったレベルの信号を取り込み処理す
るような入力回路及び出力回路を有する半導体集積回路
に関する。
、外部ＥＣＬレベルの信号を入出力することを可能とす
るもので、特に異なったレベルの信号を取り込み処理す
るような入力回路及び出力回路を有する半導体集積回路
に関する。
（従来の技術）
第４図は従来のＣＭＯＳレベル（０〜５Ｖ）で動作する
ＬＳＩにおいて、外部ＥＣＬレベル（−０，８〜−１，
７Ｖ）の信号をとり込もうとする場合の入力回路を示す
。即ち、入力１のＥＣＬレベルがハイ（ｈｉｇｈ）の時
、差動対のバイポーラトランジスタ２がオン（ＯＮ）Ｌ
、抵抗３には電流が流れずバイポーラトランジスタ４の
エミッタの電位はハイとなり、出力端子５の出カバＣＭ
ＯＳレベルのハイとなる。
ＬＳＩにおいて、外部ＥＣＬレベル（−０，８〜−１，
７Ｖ）の信号をとり込もうとする場合の入力回路を示す
。即ち、入力１のＥＣＬレベルがハイ（ｈｉｇｈ）の時
、差動対のバイポーラトランジスタ２がオン（ＯＮ）Ｌ
、抵抗３には電流が流れずバイポーラトランジスタ４の
エミッタの電位はハイとなり、出力端子５の出カバＣＭ
ＯＳレベルのハイとなる。
逆に、入力１のＥＣＬレベルがロウ（Ｌ ｏ ｗ ）の
時、差動対のバイポーラトランジスタ６がオンし、抵抗
３に電流が流れ、バイポーラトランジスタ４のエミッタ
電位はロウとなり、出力端子５の出力はＣＭＯＳレベル
のロウとなる。尚、端子７には５Ｖ、端子８には−５，
２ｖが加えられる。
時、差動対のバイポーラトランジスタ６がオンし、抵抗
３に電流が流れ、バイポーラトランジスタ４のエミッタ
電位はロウとなり、出力端子５の出力はＣＭＯＳレベル
のロウとなる。尚、端子７には５Ｖ、端子８には−５，
２ｖが加えられる。
第５図は従来のＣＭＯＳレベルで動作するＬＳＩにおい
て、ＥＣＬレベルの信号を出力する出力回路を示す。即
ち、端子１１のＣＭＯＳレベルの信号はバイポーラトラ
ンジスタ１２．１３゜１４のベース・エミッタ間電圧（
０，７ＶＸ３）だけ低くなって、出力１５のＥＣＬレベ
ルが得られる。尚、端子１６には５ｖが加えられる。
て、ＥＣＬレベルの信号を出力する出力回路を示す。即
ち、端子１１のＣＭＯＳレベルの信号はバイポーラトラ
ンジスタ１２．１３゜１４のベース・エミッタ間電圧（
０，７ＶＸ３）だけ低くなって、出力１５のＥＣＬレベ
ルが得られる。尚、端子１６には５ｖが加えられる。
（発明が解決しようとする課題）
第４図に述べた入力回路では、ＣＭＯＳレベルで動作す
るＬＳＩ内部にもＥＣＬの負電源（−５，２Ｖ）が必要
となり、又、差動対のバイポーラトランジスタ６のコレ
クタ・エミッタ間には最大で約１０ｖの電圧がかかり、
高速、微細化する素子としてはかなりの耐圧が要求され
る為問題となる。
るＬＳＩ内部にもＥＣＬの負電源（−５，２Ｖ）が必要
となり、又、差動対のバイポーラトランジスタ６のコレ
クタ・エミッタ間には最大で約１０ｖの電圧がかかり、
高速、微細化する素子としてはかなりの耐圧が要求され
る為問題となる。
又、第５図に示すような出力回路では、負電源は必要と
ならないが、出力端子に出力されるＥＣＬレベルが温度
依存を持つ為、温度保障がされたＥＣＬ１００Ｋシリー
ズとのインターフェイスに不具合を生じる。
ならないが、出力端子に出力されるＥＣＬレベルが温度
依存を持つ為、温度保障がされたＥＣＬ１００Ｋシリー
ズとのインターフェイスに不具合を生じる。
そこで、本発明は、ＣＭＯＳレベルで動作する半導体集
積回路に、外部ＥＣＬレベルの信号を、内部にＥＣＬ用
の負電源を必要とせず入出力でき、さらに入出力のレベ
ルも温度保障された入力回路及び出力回路を有する半導
体集積回路を提供することを目的とする。
積回路に、外部ＥＣＬレベルの信号を、内部にＥＣＬ用
の負電源を必要とせず入出力でき、さらに入出力のレベ
ルも温度保障された入力回路及び出力回路を有する半導
体集積回路を提供することを目的とする。
［発明の構成］
（課題を解決するための手段と作用）
本発明は、バンドギャップリファレンス回路と負帰還ア
ンプにより４Ｖ −Ｖ、なる４倍の■ の温度依存（
ここでＶｐはバイポーラトランリスタのベース・エミッ
タ間電圧、又Ｖｔはバンドギャップリファレンス回路よ
りつくられる温度依存を持たない電位）を持つ電位をつ
くり、この電位より４倍のＶ 下がった電位−ＶｔをＥ
ＣＬレベルのハイ状態の出力とし、さらに前記バンドギ
ャップリファレンス回路によりつくられる定電流Ｉによ
る抵抗Ｒでの電圧降下分Ｒ−Ｉ下がった電位、−ＶＩ−
Ｒ−１をＥＣＬレベルのロウ状態の出力とし、定電流源
Ｉを内部ロジックの信号によりスイッチングさせたこと
を特徴とした出力回路を有する半導体集積回路、及び、
前記抵抗での電圧降下分を１／２・Ｒ−Ｉとした電位−
ｖ１１／２・Ｒ−１を入力スレツシュルド電位とし、外
部ＥＣＬ信号を内部ＣＭＯＳレベルロジックへ伝えるこ
とを可能とした入力回路を有する半導体集積回路である
。
ンプにより４Ｖ −Ｖ、なる４倍の■ の温度依存（
ここでＶｐはバイポーラトランリスタのベース・エミッ
タ間電圧、又Ｖｔはバンドギャップリファレンス回路よ
りつくられる温度依存を持たない電位）を持つ電位をつ
くり、この電位より４倍のＶ 下がった電位−ＶｔをＥ
ＣＬレベルのハイ状態の出力とし、さらに前記バンドギ
ャップリファレンス回路によりつくられる定電流Ｉによ
る抵抗Ｒでの電圧降下分Ｒ−Ｉ下がった電位、−ＶＩ−
Ｒ−１をＥＣＬレベルのロウ状態の出力とし、定電流源
Ｉを内部ロジックの信号によりスイッチングさせたこと
を特徴とした出力回路を有する半導体集積回路、及び、
前記抵抗での電圧降下分を１／２・Ｒ−Ｉとした電位−
ｖ１１／２・Ｒ−１を入力スレツシュルド電位とし、外
部ＥＣＬ信号を内部ＣＭＯＳレベルロジックへ伝えるこ
とを可能とした入力回路を有する半導体集積回路である
。
（実施例）
以下図面を参照して本発明の実施例を詳細（；説明する
。
。
第１図は本発明の一実施例を示し、ＣＭＯＳレベル動作
チップ２１は電源端子ＶＤＤに＋５ｖの電源２２が接続
され、端子ＧＮＤは接地される。
チップ２１は電源端子ＶＤＤに＋５ｖの電源２２が接続
され、端子ＧＮＤは接地される。
前記ＣＭＯＳレベル動作チップ２１のＥＣＬレベル入力
端２３にはＥＣＬレベル動作チップ２４力（接続され、
又前記ＣＭＯＳレベル動作チップ２１のＥＣＬレベル出
力端２５にはＦＣＬレベル動作チップ２６が接続される
。前記ＥＣＬレベル動作チップ２４．２６はそれぞれ電
源端子ＶＥＥ力（−５，２Ｖの電源２７に接続され、端
子ＧＮＤζよ接地される。又前記ＣＭＯＳレベル動作チ
ップ２１のＥＣＬレベル入力端２３およびＥＣＬレベル
出力端２５はそれぞれ５０Ωの抵抗２８．２９を介して
一２ｖの電源３０に接続される。
端２３にはＥＣＬレベル動作チップ２４力（接続され、
又前記ＣＭＯＳレベル動作チップ２１のＥＣＬレベル出
力端２５にはＦＣＬレベル動作チップ２６が接続される
。前記ＥＣＬレベル動作チップ２４．２６はそれぞれ電
源端子ＶＥＥ力（−５，２Ｖの電源２７に接続され、端
子ＧＮＤζよ接地される。又前記ＣＭＯＳレベル動作チ
ップ２１のＥＣＬレベル入力端２３およびＥＣＬレベル
出力端２５はそれぞれ５０Ωの抵抗２８．２９を介して
一２ｖの電源３０に接続される。
次に、前記ＣＭＯＳレベル動作チ・ツブ２１の入力回路
及び出力回路について説明する。即ち、前記ＥＣＬレベ
ル入力端２３は抵抗３１を介してバイポーラトランジス
タ３２のエミッタに接続され、このトランジスタ３２の
エミッタは抵抗３３を介してバイポーラトランジスタ３
４のエミッタに接続されると共に抵抗３５を介してバイ
ポーラトランジスタ３６のエミッタに接続される。前記
トランジスタ３２のコレクタはＣＭＯＳレベル内部ロジ
ックの入力端へ接続されると共に抵抗３７を介して端子
ＶＤＤに接続される。前記トランジスタ３４のコレクタ
は抵抗３８を介して端子Ｖ Ｄ Ｄ ｌ：接続され、又
前記トランジスタ３６のコレクタは抵抗３９を介して端
子ＶＤＤに接続される。前記トランジスタ３６のベース
はバイポーラトランジスタ４０のコレクタに接続される
と共に抵抗値がＲ／２の抵抗４１を介してバイポーラト
ランジスタ４２のエミッタに接続される。このトランジ
スタ４２はコレクタが端子ＶＤＤに接続され、ベースが
バイアス回路４３の第２の出力端子に接続される。前記
トランジスタ４０はエミッタがＭＯＳトランジスタ４４
を介して接地され、ベースがバイアス回路４３の第１の
出力端子に接続される。
及び出力回路について説明する。即ち、前記ＥＣＬレベ
ル入力端２３は抵抗３１を介してバイポーラトランジス
タ３２のエミッタに接続され、このトランジスタ３２の
エミッタは抵抗３３を介してバイポーラトランジスタ３
４のエミッタに接続されると共に抵抗３５を介してバイ
ポーラトランジスタ３６のエミッタに接続される。前記
トランジスタ３２のコレクタはＣＭＯＳレベル内部ロジ
ックの入力端へ接続されると共に抵抗３７を介して端子
ＶＤＤに接続される。前記トランジスタ３４のコレクタ
は抵抗３８を介して端子Ｖ Ｄ Ｄ ｌ：接続され、又
前記トランジスタ３６のコレクタは抵抗３９を介して端
子ＶＤＤに接続される。前記トランジスタ３６のベース
はバイポーラトランジスタ４０のコレクタに接続される
と共に抵抗値がＲ／２の抵抗４１を介してバイポーラト
ランジスタ４２のエミッタに接続される。このトランジ
スタ４２はコレクタが端子ＶＤＤに接続され、ベースが
バイアス回路４３の第２の出力端子に接続される。前記
トランジスタ４０はエミッタがＭＯＳトランジスタ４４
を介して接地され、ベースがバイアス回路４３の第１の
出力端子に接続される。
前記トランジスタ４４のゲートおよびバイアス回路４３
は端子ＶＤＤに接続される。
は端子ＶＤＤに接続される。
又、前記ＥＣＬレベル出力端２５はバイポーラトランジ
スタ４５のエミッタに接続され、このトランジスタ４５
のエミッタは抵抗４６を介してバイポーラトランジスタ
４７のエミッタに接続されると共に抵抗４８を介してバ
イポーラトランジスタ４９のエミッタに接続される。前
記トランジスタ４５のコレクタは接地され、前記トラン
ジスタ４７のコレクタは抵抗５０を介して端子ＶＤＤに
接続され、又前記トランジスタ４９をコレクタは抵抗５
１を介して端子ＶＤＤに接続される。前記トランジスタ
４９のベースはバイポーラトランジスタ５２のコレクタ
に接続されると共に抵抗値がＲの抵抗５３を介してバイ
ポーラトランジスタ５４のエミッタに接続される。−こ
のトランジスタ５４はコレクタが端子ＶＤＤに接続され
、ベースがバイアス回路４３の第２の出力端子に接続さ
れる。前記トランジスタ５２はエミッタがＭＯＳトラン
リスタ５５を介して接地されると共にダイオード５６を
介して接地され、ベースがバイアス回路４３の第１の出
力端子に接続される。前記トランジスタ５２のエミッタ
は抵抗５７およびＭＯＳトランジスタ５８を介して端子
ＶＤＤに接続される。前記トランジスタ５５および５８
のゲートはＣＭＯＳレベルの内部ロジックの出力端に接
続される。
スタ４５のエミッタに接続され、このトランジスタ４５
のエミッタは抵抗４６を介してバイポーラトランジスタ
４７のエミッタに接続されると共に抵抗４８を介してバ
イポーラトランジスタ４９のエミッタに接続される。前
記トランジスタ４５のコレクタは接地され、前記トラン
ジスタ４７のコレクタは抵抗５０を介して端子ＶＤＤに
接続され、又前記トランジスタ４９をコレクタは抵抗５
１を介して端子ＶＤＤに接続される。前記トランジスタ
４９のベースはバイポーラトランジスタ５２のコレクタ
に接続されると共に抵抗値がＲの抵抗５３を介してバイ
ポーラトランジスタ５４のエミッタに接続される。−こ
のトランジスタ５４はコレクタが端子ＶＤＤに接続され
、ベースがバイアス回路４３の第２の出力端子に接続さ
れる。前記トランジスタ５２はエミッタがＭＯＳトラン
リスタ５５を介して接地されると共にダイオード５６を
介して接地され、ベースがバイアス回路４３の第１の出
力端子に接続される。前記トランジスタ５２のエミッタ
は抵抗５７およびＭＯＳトランジスタ５８を介して端子
ＶＤＤに接続される。前記トランジスタ５５および５８
のゲートはＣＭＯＳレベルの内部ロジックの出力端に接
続される。
第２図は前記バイアス回路４３で、バンドギャップリフ
ァレンス回路５９により温度依存のない固定電位ｖ１及
びｖｏをつくり、このｖｌは抵抗６１を介して負帰還ア
ンプ６０の反転入力に加えられ、非反転入力にはダイオ
ード６２．６３の２ＶＦ （ＶＰｘ２）なる電位が加え
られ、負帰還アンプ６０の第２の出力端子に４ＶＦ−Ｖ
、なる電位を得る。負帰還アンプ６０の第１の出力端子
には■ なる電位を得る。ここで、負帰還アンプ６０の
出力端と反転入力端の間に接続された抵抗６４は抵抗６
１と等しい抵抗値に設定される。負帰還アンプ６０の非
反転入力端は抵抗６５を介して端子ＶＤＤに接続される
。
ァレンス回路５９により温度依存のない固定電位ｖ１及
びｖｏをつくり、このｖｌは抵抗６１を介して負帰還ア
ンプ６０の反転入力に加えられ、非反転入力にはダイオ
ード６２．６３の２ＶＦ （ＶＰｘ２）なる電位が加え
られ、負帰還アンプ６０の第２の出力端子に４ＶＦ−Ｖ
、なる電位を得る。負帰還アンプ６０の第１の出力端子
には■ なる電位を得る。ここで、負帰還アンプ６０の
出力端と反転入力端の間に接続された抵抗６４は抵抗６
１と等しい抵抗値に設定される。負帰還アンプ６０の非
反転入力端は抵抗６５を介して端子ＶＤＤに接続される
。
即ち、第１図の入力回路では、ＥＣＬレベル動作チップ
２４からのＥＣＬレベルの信号が抵抗３１を介してバイ
ポーラトランジスタ３２のエミッタに加えられる。この
バイポーラトランジスタ３２のエミッタは、バイアス回
路４３の第２の出力である４ＶＦ−Ｖ、から、バイポー
ラトランジスタ３２，３４，３６．４２（７）４ＶＦな
る電位と抵抗４１での電圧降下分のＲ／２ψＩ下がった
電位−Ｖ、−Ｒ／２・Ｉに固定される。この電位をＥＣ
ＬＩｚベル信号−０，９５Ｖ 〜−１．７２Ｖのちょう
ど中間である−１．３２Ｖに設定し、ＥＣＬレベル信号
のハイ／ロウによって、バイポーラトランジスタ３２が
オン／オフし、抵抗３７に流れる電流がオン／オフする
ことにより内部ロジックにＣＭＯＳレベルの信号を伝え
ることができる。
２４からのＥＣＬレベルの信号が抵抗３１を介してバイ
ポーラトランジスタ３２のエミッタに加えられる。この
バイポーラトランジスタ３２のエミッタは、バイアス回
路４３の第２の出力である４ＶＦ−Ｖ、から、バイポー
ラトランジスタ３２，３４，３６．４２（７）４ＶＦな
る電位と抵抗４１での電圧降下分のＲ／２ψＩ下がった
電位−Ｖ、−Ｒ／２・Ｉに固定される。この電位をＥＣ
ＬＩｚベル信号−０，９５Ｖ 〜−１．７２Ｖのちょう
ど中間である−１．３２Ｖに設定し、ＥＣＬレベル信号
のハイ／ロウによって、バイポーラトランジスタ３２が
オン／オフし、抵抗３７に流れる電流がオン／オフする
ことにより内部ロジックにＣＭＯＳレベルの信号を伝え
ることができる。
又、第１図の出力回路では、内部ロジックのＣＭＯＳレ
ベルの信号によりバイポーラトランジスタ５２をオン／
オフし、抵抗５３に流れる定電流Ｉをオン／オフする。
ベルの信号によりバイポーラトランジスタ５２をオン／
オフし、抵抗５３に流れる定電流Ｉをオン／オフする。
これにより出力端２５には、バイアス回路４３の第２の
出力である４ＶＦ−ｖＩからバイポーラトランジスタ４
５．４７゜４９．５４の４ Ｖ ｐ下がった電位−ｖｌ
をハイ状態として、さらに抵抗５３での電圧降下分のＲ
・Ｉ下がった電位−Ｖ、−Ｒ−１をロウ状態として出力
する。ここで、第２図のバイトギャップリファレンス回
路５９の２つの固定電位であるｖｌと■ を、それぞれ
、ｖｌはＥＣＬレベル信号のハイ状態である一〇、９５
Ｖに、又、Ｖ はＥＣＬレベル信号の振幅をつくる定電
流Ｉを流す電位に設定すれば、出力端２５には−０，９
５Ｖ〜−１，７２ＶのＥＣＬレベルの信号を出力するこ
とができる。
出力である４ＶＦ−ｖＩからバイポーラトランジスタ４
５．４７゜４９．５４の４ Ｖ ｐ下がった電位−ｖｌ
をハイ状態として、さらに抵抗５３での電圧降下分のＲ
・Ｉ下がった電位−Ｖ、−Ｒ−１をロウ状態として出力
する。ここで、第２図のバイトギャップリファレンス回
路５９の２つの固定電位であるｖｌと■ を、それぞれ
、ｖｌはＥＣＬレベル信号のハイ状態である一〇、９５
Ｖに、又、Ｖ はＥＣＬレベル信号の振幅をつくる定電
流Ｉを流す電位に設定すれば、出力端２５には−０，９
５Ｖ〜−１，７２ＶのＥＣＬレベルの信号を出力するこ
とができる。
以上のように、ＣＭＯＳレベルで動作するＬＳＩにおい
て、ＥＣＬ用の負電源をＣＭＯＳレベル動作チップ２１
の内部に設けることなくＥＣＬレベルの人出力が可能と
なる。又、第３図に出力回路の出力レベルの温度依存を
シミュレーションしたものを示す。出力ハイ状態での一
２０’Ｃ〜１２５℃の温度依存ΔＶｏ、、−６ｍＶ、又
出力ロウ状態での温度依存ΔｖｏＬ−８ｍＶと共に極め
て小さく、出力ＥＣＬレベルに温度保証がされているの
がわかる。又、入力回路のスレッシュルドに電位の温度
依存も６．０ｍＶと小さく、温度保請がなされたＥＣＬ
１００Ｋシリーズとのインターフェイスも可能としてい
る。
て、ＥＣＬ用の負電源をＣＭＯＳレベル動作チップ２１
の内部に設けることなくＥＣＬレベルの人出力が可能と
なる。又、第３図に出力回路の出力レベルの温度依存を
シミュレーションしたものを示す。出力ハイ状態での一
２０’Ｃ〜１２５℃の温度依存ΔＶｏ、、−６ｍＶ、又
出力ロウ状態での温度依存ΔｖｏＬ−８ｍＶと共に極め
て小さく、出力ＥＣＬレベルに温度保証がされているの
がわかる。又、入力回路のスレッシュルドに電位の温度
依存も６．０ｍＶと小さく、温度保請がなされたＥＣＬ
１００Ｋシリーズとのインターフェイスも可能としてい
る。
また、上記実施例で述べたバイアス回路は入力回路、出
力回路それぞれ共通のもので、複数個の入出力回路にバ
イアスを供給する為、従来に比べてもあまり大規模な回
路となることはない。
力回路それぞれ共通のもので、複数個の入出力回路にバ
イアスを供給する為、従来に比べてもあまり大規模な回
路となることはない。
［発明の効果］
以上述べたように本発明によれば、ＣＭＯＳレベルで動
作する半導体集積回路に、外部ＥＣＬレベルの信号を、
内部にＥＣＬ用の負電源を必要とせず入出力でき、さら
に入出力のレベルも温度保証された入力回路及び出力回
路を有する半導体集積回路を提供することができる。
作する半導体集積回路に、外部ＥＣＬレベルの信号を、
内部にＥＣＬ用の負電源を必要とせず入出力でき、さら
に入出力のレベルも温度保証された入力回路及び出力回
路を有する半導体集積回路を提供することができる。
第１図は本発明の一実施例を示す回路図、第２図は第１
図のバイアス回路の一例を示す回路図、第３図は本発明
に係る出力回路の出力レベル温度依存特性の一例を示す
特性図、第４図は従来の入力回路を示す回路図、第５図
は従来の出力回路を示す回路図である。 ２１・・・ＣＭＯＳレベル動作チップ、２４．２６・・
・ＥＣＬレベル動作チップ、４３・・・バイアス回路、
５９・・・バンドギャップリファレンス回路、６０・・
・負帰還アンプ。 出願人代理人 弁理士 鈴江武彦
図のバイアス回路の一例を示す回路図、第３図は本発明
に係る出力回路の出力レベル温度依存特性の一例を示す
特性図、第４図は従来の入力回路を示す回路図、第５図
は従来の出力回路を示す回路図である。 ２１・・・ＣＭＯＳレベル動作チップ、２４．２６・・
・ＥＣＬレベル動作チップ、４３・・・バイアス回路、
５９・・・バンドギャップリファレンス回路、６０・・
・負帰還アンプ。 出願人代理人 弁理士 鈴江武彦
Claims (3)
- （１）バンドギャップリファレンス回路によりつくられ
る温度依存のない第１の固定電位を第１の出力とし、前
記バンドギャップリファレンス回路によりつくられる温
度依存のない第２の固定電位を反転入力とすると共にバ
イポーラトランジスタのベース・エミッタ間電圧の２倍
の電位を非反転入力とする負帰還アンプの出力を第２の
出力とするバイアス回路を有することを特徴とする半導
体集積回路。 - （２）バンドギャップリファレンス回路によりつくられ
る温度依存のない第１の固定電位を第１の出力とし、前
記バンドギャップリファレンス回路によりつくられる温
度依存のない第２の固定電位を反転入力とすると共にバ
イポーラトランジスタのベース・エミッタ間電圧の２倍
の電位を非反転入力とする負帰還アンプの出力を第２の
出力とするバイアス回路を有し、前記バイアス回路の第
２の出力がベースに接続されコレクタが第１の電源端子
に接続される第１のバイポーラトランジスタと、前記第
１のバイポーラトランジスタのエミッタが第１の抵抗を
介して第２のバイポーラトランジスタのベースに接続さ
れると共に前記バイアス回路の第１の出力によりつくら
れる定電流源に接続され、前記第２のバイポーラトラン
ジスタのエミッタが第３のバイポーラトランジスタのベ
ースに接続され、前記第３のバイポーラトランジスタの
エミッタが第４のバイポーラトランジスタのベースに接
続され、前記第４のバイポーラトランジスタのエミッタ
が前記第２のバイポーラトランジスタのエミッタおよび
第３のバイポーラトランジスタのエミッタにそれぞれ第
２の抵抗および第３の抵抗を介して接続され、前記第４
のバイポーラトランジスタのエミッタから第４の抵抗を
介した点を入力端子とし、前記第４のバイポーラトラン
ジスタのコレクタが抵抗を介して第１の電源端子に接続
され、前記第４のバイポーラトランジスタのコレクタを
内部ロジックへの出力端とした入力回路を有することを
特徴とする半導体集積回路。 - （３）バンドギャップリファレンス回路によりつくられ
る温度依存のない第１の固定電位を第１の出力とし、前
記バンドギャップリファレンス回路によりつくられる温
度依存のない第２の固定電位を反転入力とすると共にバ
イポーラトランジスタのベース・エミッタ間電圧の２倍
の電位を非反転入力とする負帰還アンプの出力を第２の
出力とするバイアス回路を有し、前記バイアス回路の第
２の出力がベースに接続されコレクタが第１の電源端子
に接続される第１のバイポーラトランジスタと、前記第
１のバイポーラトランジスタのエミッタが第１の抵抗を
介して第２のバイポーラトランジスタのベースに接続さ
れると共に前記バイアス回路の第１の出力によりつくら
れ内部ロジックの信号によりスイッチングされる定電流
源に接続され、前記第２のバイポーラトランジスタのエ
ミッタが第３のバイポーラトランジスタのベースに接続
され、前記第３のバイポーラトランジスタのエミッタが
第４のバイポーラトランジスタのベースに接続され、前
記第４のバイポーラトランジスタのエミッタに前記第２
のバイポーラトランジスタのエミッタおよび第３のバイ
ポーラトランジスタのエミッタからそれぞれ第２の抵抗
および第３の抵抗を介して接続された点を出力端子とし
た出力回路を有することを特徴とする半導体集積回路。
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