JPS60128709A - 電圧制御発振回路 - Google Patents
電圧制御発振回路Info
- Publication number
- JPS60128709A JPS60128709A JP23722883A JP23722883A JPS60128709A JP S60128709 A JPS60128709 A JP S60128709A JP 23722883 A JP23722883 A JP 23722883A JP 23722883 A JP23722883 A JP 23722883A JP S60128709 A JPS60128709 A JP S60128709A
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- Japan
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- mos
- voltage
- point
- potential
- switching
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/354—Astable circuits
Landscapes
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
この発明は電圧制御発゛根回路に係り、特にＭＯ８型集
積回路を構成し得る電圧制御発振回路に関する。
積回路を構成し得る電圧制御発振回路に関する。
第１図は従来のこの種の発振回路を示すものである。
同図によれば、ドレインとゲートを相互に交差接続した
ＮチャネルＭＯＳトランジスタＱｌ。
ＮチャネルＭＯＳトランジスタＱｌ。
Ｑ２によってマルチバイブレータを構成している。
各トランジスタＱ１．Ｑ２のドレイン側には電源ＶＤＤ
から電流を供給する抵抗Ｒ１，Ｒ２及びフラング用のダ
イオードＤＩ、Ｄ２が接続されている。
から電流を供給する抵抗Ｒ１，Ｒ２及びフラング用のダ
イオードＤＩ、Ｄ２が接続されている。
また、ソース側はコンデンサＣＧによって相互に接続さ
れておシ、また電圧制御電流源であるＮチャネルＭＯ８
）ランジスタＱ３．Ｑ４を介して電源Ｖｓｓに接続され
ている。
れておシ、また電圧制御電流源であるＮチャネルＭＯ８
）ランジスタＱ３．Ｑ４を介して電源Ｖｓｓに接続され
ている。
従って、ＭＯＳ）ランジスタＱ３．Ｑ４は入力電圧Ｖ＋
に対応して、定電流Ｉｃを流す。また、ＭＯＳ）ランジ
スタＱｌ、Ｑ２は一方がオン状態のとき、他方はオフ状
態である。
に対応して、定電流Ｉｃを流す。また、ＭＯＳ）ランジ
スタＱｌ、Ｑ２は一方がオン状態のとき、他方はオフ状
態である。
この回路は次の様に動作する。
先ず、ＭＯＳ）ランジスタＱ１がオン状態に、ＭＯＳ）
ランジスタＱ２がオフ状態にある場合を考える。
ランジスタＱ２がオフ状態にある場合を考える。
このとき、抵抗几１、ＭＯＳ）ランジスタＱ１には２Ｉ
ｃなる電流が流れ、コンデンサＣｏにはＣ点からｄ点に
向ってＩｃなる電流が流れる。従つで、ａ点の電位Ｖａ
ｌは、抵抗Ｒ１の抵抗値を几として、 ｖ＠Ｉ＝ ＶＤＤ−２Ｉｃ−Ｒ となる。また、Ｃ点もわずかに低いほぼ同電位Ｖ、ｌに
固定される。
ｃなる電流が流れ、コンデンサＣｏにはＣ点からｄ点に
向ってＩｃなる電流が流れる。従つで、ａ点の電位Ｖａ
ｌは、抵抗Ｒ１の抵抗値を几として、 ｖ＠Ｉ＝ ＶＤＤ−２Ｉｃ−Ｒ となる。また、Ｃ点もわずかに低いほぼ同電位Ｖ、ｌに
固定される。
抵抗Ｒ２には電流が流れないため、ｂ点の電位ｖｂｒ＆
″ｉ：電源電圧ＶＤＤに等しくなる。また、コンデンサ
Ｃｏの端子間電圧■、ｏは、 ｄ ｖ ｅＱ ／ ｄ ｔ −Ｉ ｃ ／ Ｃ。
″ｉ：電源電圧ＶＤＤに等しくなる。また、コンデンサ
Ｃｏの端子間電圧■、ｏは、 ｄ ｖ ｅＱ ／ ｄ ｔ −Ｉ ｃ ／ Ｃ。
なる変化率で変化し、その結果ｄ点の電位Ｖ−は、ｖｄ
＝ｖ、−Ｖ−ｏ （Ｉｃ ／Ｃｏ）・ｔとなる。ただ
し、ｖや。は時間１＝００ときのコンデンサＣｏの端子
間電圧である。
＝ｖ、−Ｖ−ｏ （Ｉｃ ／Ｃｏ）・ｔとなる。ただ
し、ｖや。は時間１＝００ときのコンデンサＣｏの端子
間電圧である。
ここで、電流Ｉｃが小さく発振周波数が低い場合には、
ａ点並びにＣ点における波形及び電流ｉ１の波形はそれ
ぞれ第２図（イ）、（ロ）、Ｃ／）の区間Ｉの様である
。また、ｂ点並びにｄ点における波形及び電流ｉ２０波
形はそれぞれ第２図（（イ）、（ロ）、ｅ９の区間■の
様である。
ａ点並びにＣ点における波形及び電流ｉ１の波形はそれ
ぞれ第２図（イ）、（ロ）、Ｃ／）の区間Ｉの様である
。また、ｂ点並びにｄ点における波形及び電流ｉ２０波
形はそれぞれ第２図（（イ）、（ロ）、ｅ９の区間■の
様である。
この状態で、ｄ点の電位は次第に低下し、これに伴いＭ
ＯＳトランジスタＱ２のゲート・ソース間電圧Ｖｇｓ２
（−ｖ、−ｙｄ）が次第に大きくなり、閾電圧ＶＴと同
程度になるとＭｏｓトランジスタＱ２及び抵抗Ｒ２に電
流が流れ始める。
ＯＳトランジスタＱ２のゲート・ソース間電圧Ｖｇｓ２
（−ｖ、−ｙｄ）が次第に大きくなり、閾電圧ＶＴと同
程度になるとＭｏｓトランジスタＱ２及び抵抗Ｒ２に電
流が流れ始める。
この結果、ｂ点の電位Ｖ）が下がシＭＯ８）ランジスタ
Ｑ１のゲート・ソース間電圧Ｖｔ ＃ ｌ （”” Ｖ
ｂ−ｖｓ）が小さくなシ、電流は急速にＭＯＳ）ラン
ジスタＱｌからＭＯＳ）ランジスタＱ２へ移行する。す
なわち、ＭＯＳトランジスタＱ２が完全なオン状態とな
シ、ＭＯＳ）ランジスタＱ１は完全なオフ状態になる。
Ｑ１のゲート・ソース間電圧Ｖｔ ＃ ｌ （”” Ｖ
ｂ−ｖｓ）が小さくなシ、電流は急速にＭＯＳ）ラン
ジスタＱｌからＭＯＳ）ランジスタＱ２へ移行する。す
なわち、ＭＯＳトランジスタＱ２が完全なオン状態とな
シ、ＭＯＳ）ランジスタＱ１は完全なオフ状態になる。
このときの各部の波形は、第２図の区間Ｉと区間■とを
逆にしたものである。
逆にしたものである。
こうした発振動作において、発振周波数は電流Ｉｃの増
加に従って増加する。
加に従って増加する。
尚、ダイオードＤＩ、Ｄ２は、電流Ｉｃが増加したとき
、抵抗Ｒ１，Ｒ２の過大な電圧降下を防止するだめの電
圧クランプ用であり、複数のバイポーラダイオード又は
ＭＯＳダイオードを用いてもよい。
、抵抗Ｒ１，Ｒ２の過大な電圧降下を防止するだめの電
圧クランプ用であり、複数のバイポーラダイオード又は
ＭＯＳダイオードを用いてもよい。
しかし、この様な発振回路で発振周波数が高くなると、
第２図００斜線で示す過渡的部分が大きな影響を受ける
様になり、第２図（−ｆ）、（口Ｌ Ｈに対応する波形
は同図に）、（ホ）、（へ）に示す様になる。
第２図００斜線で示す過渡的部分が大きな影響を受ける
様になり、第２図（−ｆ）、（口Ｌ Ｈに対応する波形
は同図に）、（ホ）、（へ）に示す様になる。
すなわち、この様な発振回路では、ＭＯＳ）ランジスタ
Ｑｌ、Ｑ２のスイッチング動作の遅れ、寄生容１段への
充放電、過渡時間の相対的増加などによって、ＭＯＳト
ランジスタＱｌ、Ｑ２のオフ時に負荷素子１）１．Ｄ２
には残留電流が流れる。
Ｑｌ、Ｑ２のスイッチング動作の遅れ、寄生容１段への
充放電、過渡時間の相対的増加などによって、ＭＯＳト
ランジスタＱｌ、Ｑ２のオフ時に負荷素子１）１．Ｄ２
には残留電流が流れる。
ここで、出力電圧■。を形成するａ点の電位は、低周波
では４源電圧ＶｏｏとダイオードＤ１の順方向電圧降下
Ｖｒａ分降下降下Ｖａｎ ＶｔａＯ間、すなわち振幅Ｖ
ｉａで動作するが、高周波では上記残留′電流のため、
出力電圧Ｖ、は電源電圧Ｖ ｏ ｎに達しなくなる。ま
た、出力電圧波形の乱れも激しくなる。
では４源電圧ＶｏｏとダイオードＤ１の順方向電圧降下
Ｖｒａ分降下降下Ｖａｎ ＶｔａＯ間、すなわち振幅Ｖ
ｉａで動作するが、高周波では上記残留′電流のため、
出力電圧Ｖ、は電源電圧Ｖ ｏ ｎに達しなくなる。ま
た、出力電圧波形の乱れも激しくなる。
この傾向は、電流Ｉｃが増大するほど著しくなシ、第３
図はこの様子を示している。同図で、Ｖ ａ ＆はトラ
ンジスタがオフ状態にあるときの出力電圧であり、ｖ６
ｔはオン状態にあるときの出力電圧であυ、Ｖ、ｈ Ｖ
＠ｔが発振々幅である。
図はこの様子を示している。同図で、Ｖ ａ ＆はトラ
ンジスタがオフ状態にあるときの出力電圧であり、ｖ６
ｔはオン状態にあるときの出力電圧であυ、Ｖ、ｈ Ｖ
＠ｔが発振々幅である。
この様に、発振周波数の増加に伴う出力振幅の減少及び
波形の乱れは、出力回路の構成を複雑にすると共に最高
発振周波数を制限する結果となっていた。
波形の乱れは、出力回路の構成を複雑にすると共に最高
発振周波数を制限する結果となっていた。
この発明は、周波数に対して出力振幅が一定でｓｂ、且
つよシ高周波まで発振可能な電圧制御発振回路を提供す
ることを目的とする。
つよシ高周波まで発振可能な電圧制御発振回路を提供す
ることを目的とする。
この目的を達成するため、この発明によれば、２つのス
イッチング素子を交互にオン状態及びオフ状態とし、こ
のスイッチング素子に流れる電流を電圧制御することに
よシ発振周波数を制御する電圧制御発振回路において、
前記スイッチング素子のオフ時にこのスイッチング素子
の負荷インピーダンスを小さくする様にする。
イッチング素子を交互にオン状態及びオフ状態とし、こ
のスイッチング素子に流れる電流を電圧制御することに
よシ発振周波数を制御する電圧制御発振回路において、
前記スイッチング素子のオフ時にこのスイッチング素子
の負荷インピーダンスを小さくする様にする。
以丁、添付図面に従ってこの発明の詳細な説明する。尚
、各図において同一の符号は同様の対象を示す。″ 第４図はこの発明の実施例を示すものでＴｏＩ）、第１
図の構成における負荷抵抗Ｒ１，Ｒ２の代υにＰチャネ
ルＭＯ８）ランジスタＱ５．Ｑ６を具えている。
、各図において同一の符号は同様の対象を示す。″ 第４図はこの発明の実施例を示すものでＴｏＩ）、第１
図の構成における負荷抵抗Ｒ１，Ｒ２の代υにＰチャネ
ルＭＯ８）ランジスタＱ５．Ｑ６を具えている。
各ＭＯＳトランジスタＱ５．Ｑ６はスイッチング回路を
構成するＮチャネルＭＯＳ）ランジスタＱｌ、Ｑ２にそ
れぞれ直列に接続されており、各トランジスタＱｌ、Ｑ
５及びトランジスタＱ２゜Ｑ６でゲートは共通に接続さ
れている。
構成するＮチャネルＭＯＳ）ランジスタＱｌ、Ｑ２にそ
れぞれ直列に接続されており、各トランジスタＱｌ、Ｑ
５及びトランジスタＱ２゜Ｑ６でゲートは共通に接続さ
れている。
その他の構成で第１図と変わる処はなく、ＭＯＳト２ン
ジスタＱ３．Ｑ４がスイッチング回路のオンオフ周波数
をスイッチング素子Ｑｌ、Ｑ２に流れる電流を電圧制御
する電源素子である点についても同様である。
ジスタＱ３．Ｑ４がスイッチング回路のオンオフ周波数
をスイッチング素子Ｑｌ、Ｑ２に流れる電流を電圧制御
する電源素子である点についても同様である。
次に、この実施例の動作を説明する。
先ず、スイッチング素子であるＭＯＳトランジスタＱｌ
がオン状態であり、Ｍ０ＳトランジスタＱ２がオフ状態
にある場合を考える。
がオン状態であり、Ｍ０ＳトランジスタＱ２がオフ状態
にある場合を考える。
このとき、電源素子であるＭ０ＳトランジスタＱ３．Ｑ
４の印加電圧Ｖｉが低く従って発振周波数の低い場合は
、第２図（イ）、←）、（→について説明したと同様に
動作する。
４の印加電圧Ｖｉが低く従って発振周波数の低い場合は
、第２図（イ）、←）、（→について説明したと同様に
動作する。
また、ａ点の電位Ｖ、はダイオードＤ１の順方向電圧降
下■ｆ纏でクランプされ、ｖａ ＝Ｖｏｏ−Ｖｒａとな
シ、ｂ点、Ｃ点、ｄ点の電位も第１図の説明と同様であ
る。
下■ｆ纏でクランプされ、ｖａ ＝Ｖｏｏ−Ｖｒａとな
シ、ｂ点、Ｃ点、ｄ点の電位も第１図の説明と同様であ
る。
しかし、ＭＯＳ）う／ジスタＱ２．Ｑ６のゲートにはａ
点の電位Ｖ、が印加されておシ、ＮチャネルＭＯＳ）ラ
ンジスタＱ２はオフ状態に、ＰチャネルＭＯ８）ランジ
スタＱ６はオン状態である。
点の電位Ｖ、が印加されておシ、ＮチャネルＭＯＳ）ラ
ンジスタＱ２はオフ状態に、ＰチャネルＭＯ８）ランジ
スタＱ６はオン状態である。
従って、このときのｂ点の電位の電源電圧へのクランプ
は完全である。すなわち、例えばｄ点の電位変化ｄｖａ
／ｄ ｔ＝Ｉｃ／Ｃｏによシ、ｄ点及びその付近の寄生
容量に対する充電々流等が、前述した高周波発振時の残
留電流としてＭＯＳ）う／ジスタＱ６を流れても、ｄ点
の電位はほとんど変化しない。これは、Ｍ０Ｓトランジ
スタＱ６がオン状態にアシ、充分小さいインピーダンス
に保たれているためである。
は完全である。すなわち、例えばｄ点の電位変化ｄｖａ
／ｄ ｔ＝Ｉｃ／Ｃｏによシ、ｄ点及びその付近の寄生
容量に対する充電々流等が、前述した高周波発振時の残
留電流としてＭＯＳ）う／ジスタＱ６を流れても、ｄ点
の電位はほとんど変化しない。これは、Ｍ０Ｓトランジ
スタＱ６がオン状態にアシ、充分小さいインピーダンス
に保たれているためである。
ついで、コンデンサＣｏの充電に伴ってｄ点の電位が下
が１１ＭＯ８）ランジスタＱ２のゲート・ソース間電圧
ｖ３．２が大きくなると、電流はＭＯＳトランジスタＱ
ｌからＭＯＳ）ランジスタＱ２へ移行し、ａ点の電位は
電源電圧■ＤＤにまたｂ点の電位はｖ ｂ ＝ Ｖｏｏ
−Ｖｔ ａにクランプされる。このとき、ＭＯＳトラ
ンジスタＱ５がオン状態となシ小インピーダンスを形成
する。
が１１ＭＯ８）ランジスタＱ２のゲート・ソース間電圧
ｖ３．２が大きくなると、電流はＭＯＳトランジスタＱ
ｌからＭＯＳ）ランジスタＱ２へ移行し、ａ点の電位は
電源電圧■ＤＤにまたｂ点の電位はｖ ｂ ＝ Ｖｏｏ
−Ｖｔ ａにクランプされる。このとき、ＭＯＳトラ
ンジスタＱ５がオン状態となシ小インピーダンスを形成
する。
以上の如くして発振し、出力端子Ｖ、にａ点の波形と同
様の出力電圧ｖ、（第２図（イ））が出力される。この
ときの出力電圧の最大値ｖ、ｈ及び最小値ｖ、ｔを示す
のが第５図である。すなわち、バイアス電流１ｃが大き
くなり発振周波数が高くなっても、出力振幅はほぼ一定
に保たれる。
様の出力電圧ｖ、（第２図（イ））が出力される。この
ときの出力電圧の最大値ｖ、ｈ及び最小値ｖ、ｔを示す
のが第５図である。すなわち、バイアス電流１ｃが大き
くなり発振周波数が高くなっても、出力振幅はほぼ一定
に保たれる。
第６図はこの発明の第２の実施例を示す系統図である。
同図によれば、第４図の実施例におけるクランプ用ダイ
オードＤＩ、Ｄ２を、ダイオード接続したＰチャネルＭ
Ｏ８）ランジスタＤ３．Ｄ４で代用している。
オードＤＩ、Ｄ２を、ダイオード接続したＰチャネルＭ
Ｏ８）ランジスタＤ３．Ｄ４で代用している。
この様なＭＯＳダイオードＤ３．Ｄ４は、負荷インピー
ダンスとしてみると、バイポーラダイオードに比してイ
ンピーダンスが大きいため、スイッチング素子であるＭ
ＯＳ）う／ジスタＱｌ。
ダンスとしてみると、バイポーラダイオードに比してイ
ンピーダンスが大きいため、スイッチング素子であるＭ
ＯＳ）う／ジスタＱｌ。
Ｑ２のトランスコンダクタンスは、第４図の実施例に比
べ、よシ小さくすることが出来、素子サイズの点で有利
である。
べ、よシ小さくすることが出来、素子サイズの点で有利
である。
第７図はこの発明の第３の実施例を示す系統図である。
同図によれば、第４図の実施例におけるスイッチングト
ランジスタＱｌ、Ｑ２の代シに、バイポーラトランジス
タＱ７．Ｑ８を用いている。
ランジスタＱｌ、Ｑ２の代シに、バイポーラトランジス
タＱ７．Ｑ８を用いている。
この実施例によれば、バイポーラトランジスタＱ７．Ｑ
８のトランスコンダクタンスが大きいため、第４図の実
施例に比べ、よシ広範囲の周波数で発振させることがで
きる。
８のトランスコンダクタンスが大きいため、第４図の実
施例に比べ、よシ広範囲の周波数で発振させることがで
きる。
第８図はこの発明の第４の実施例を示す系統図である。
同図によれば、第４図の実施例におけるクランプ用ダイ
オードＤｉ、Ｄ２に加えて、このダイオードＤ１．Ｄ２
とそれぞれ直列に抵抗Ｒ３，Ｒ４を接続している。
オードＤｉ、Ｄ２に加えて、このダイオードＤ１．Ｄ２
とそれぞれ直列に抵抗Ｒ３，Ｒ４を接続している。
この実施例によれば、ダイオードＤｉ、Ｄ２の負荷イン
ピーダンスを直列抵抗Ｒ３，Ｒ，４で補強しており、ス
イッチング素子Ｑｌ、Ｑ２のトランスコンダクタンスを
よシ小さくすることができる。
ピーダンスを直列抵抗Ｒ３，Ｒ，４で補強しており、ス
イッチング素子Ｑｌ、Ｑ２のトランスコンダクタンスを
よシ小さくすることができる。
以上の様に構成することによシ、この発明によれば、次
の様な効果を奏する電圧制御発振回路を提供することが
できる。
の様な効果を奏する電圧制御発振回路を提供することが
できる。
（１）スイッチング素子の負荷がオン状態のＭＯＳトラ
ンジスタで充分小さいインピーダンスに保持されている
ため、出力電圧は電源電圧あるいは電源電圧からダイオ
ードの順方向電圧降下を差引いた電位に強力にクランプ
される。この結果、高周波においても出力振幅が低周波
の場合と略変わらずに一定に保たれる。
ンジスタで充分小さいインピーダンスに保持されている
ため、出力電圧は電源電圧あるいは電源電圧からダイオ
ードの順方向電圧降下を差引いた電位に強力にクランプ
される。この結果、高周波においても出力振幅が低周波
の場合と略変わらずに一定に保たれる。
（２）出力振幅が一定に保たれる結果、出力電圧を波形
整形して取出す出力回路の構成が簡単になる。
整形して取出す出力回路の構成が簡単になる。
（３）シかも、前（１）項と同様の理由で、より高周波
においても発振が可能である。
においても発振が可能である。
第１図は従来の電圧制御発振回路の系統図、第２図及び
第３図は第１図の回路の動作を示す説明図、第４図はこ
の発明の第１の実施例の系統図、第５図は第４図の回路
の出力特性図、第６図乃至第８図は各々この発明の他の
実施例を示す系統図である。 Ｑｌ 、Ｑ２・・・スイッチング素子、Ｑ３．Ｑ４・・
・電源素子、Ｑ５．Ｑ６・・・インピーダンス素子、Ｄ
ｌ。 Ｄ２・・・クランプ用ダイオード。 代理人 弁理士 鵜沼辰之 第１図 聾。。 Ｃ ＄７４因 隼５図 １０ ＄ｑ図 ＄８ 図
第３図は第１図の回路の動作を示す説明図、第４図はこ
の発明の第１の実施例の系統図、第５図は第４図の回路
の出力特性図、第６図乃至第８図は各々この発明の他の
実施例を示す系統図である。 Ｑｌ 、Ｑ２・・・スイッチング素子、Ｑ３．Ｑ４・・
・電源素子、Ｑ５．Ｑ６・・・インピーダンス素子、Ｄ
ｌ。 Ｄ２・・・クランプ用ダイオード。 代理人 弁理士 鵜沼辰之 第１図 聾。。 Ｃ ＄７４因 隼５図 １０ ＄ｑ図 ＄８ 図
Claims (1)
- 【特許請求の範囲】 １、一方がオン状態にあるとき他方がオフ状態にあるス
イッチング素子を有するスイッチング回路と、このスイ
ッチング回路の各スイッチング素子に流れる電流を電圧
制御することによシ前記スイッチング回路のオンオフ周
波数を制御する電源素子とを具えた電圧制御発振回路に
おいて、前記各スイッチング素子の負荷素子として前記
各スイッチング素子のオフ時にインピーダンスを小さく
するインピーダンス素子を具えたことを特徴とする電圧
制御発振回路。 ２、特許請求の範囲第１項記載の回路において、前記ス
イッチング素子、前記電源素子、及び前記インピーダン
ス素子は共にＭＯＳ）ランジスタであることを特徴とす
る電圧制御発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23722883A JPS60128709A (ja) | 1983-12-16 | 1983-12-16 | 電圧制御発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23722883A JPS60128709A (ja) | 1983-12-16 | 1983-12-16 | 電圧制御発振回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29313889A Division JPH02161809A (ja) | 1989-11-10 | 1989-11-10 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60128709A true JPS60128709A (ja) | 1985-07-09 |
Family
ID=17012276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23722883A Pending JPS60128709A (ja) | 1983-12-16 | 1983-12-16 | 電圧制御発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60128709A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62163412A (ja) * | 1986-01-13 | 1987-07-20 | Hitachi Ltd | 電圧制御発振器 |
| JPH0294914A (ja) * | 1988-09-30 | 1990-04-05 | Nec Corp | 電圧制御型発振器 |
| WO1996042136A1 (en) * | 1995-06-13 | 1996-12-27 | Advanced Micro Devices, Inc. | Voltage controlled oscillator which is insensitive to power supply voltage noise |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5147306A (ja) * | 1974-10-22 | 1976-04-22 | Tamura Electric Works Ltd | Koshudenwaki |
| JPS53114335A (en) * | 1977-03-16 | 1978-10-05 | Hitachi Ltd | Free-running oscillator circuit of voltage control type |
| JPS546443A (en) * | 1977-06-16 | 1979-01-18 | Sharp Corp | Voltage control oscillation circuit |
-
1983
- 1983-12-16 JP JP23722883A patent/JPS60128709A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5147306A (ja) * | 1974-10-22 | 1976-04-22 | Tamura Electric Works Ltd | Koshudenwaki |
| JPS53114335A (en) * | 1977-03-16 | 1978-10-05 | Hitachi Ltd | Free-running oscillator circuit of voltage control type |
| JPS546443A (en) * | 1977-06-16 | 1979-01-18 | Sharp Corp | Voltage control oscillation circuit |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62163412A (ja) * | 1986-01-13 | 1987-07-20 | Hitachi Ltd | 電圧制御発振器 |
| JPH0428170B2 (ja) * | 1986-01-13 | 1992-05-13 | Hitachi Ltd | |
| JPH0294914A (ja) * | 1988-09-30 | 1990-04-05 | Nec Corp | 電圧制御型発振器 |
| WO1996042136A1 (en) * | 1995-06-13 | 1996-12-27 | Advanced Micro Devices, Inc. | Voltage controlled oscillator which is insensitive to power supply voltage noise |
| US5739726A (en) * | 1995-06-13 | 1998-04-14 | Advanced Micro Devices, Inc. | High-speed voltage controlled oscillator having a level shifter for providing rail-to-rail output |
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