JPH0983344A - インバータ回路 - Google Patents
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- JPH0983344A JPH0983344A JP7234963A JP23496395A JPH0983344A JP H0983344 A JPH0983344 A JP H0983344A JP 7234963 A JP7234963 A JP 7234963A JP 23496395 A JP23496395 A JP 23496395A JP H0983344 A JPH0983344 A JP H0983344A
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- 238000010586 diagram Methods 0.000 description 4
- 238000007599 discharging Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
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- 230000003247 decreasing effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 2
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/30—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator
- H03B5/32—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator
- H03B5/36—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator active element in amplifier being semiconductor device
- H03B5/364—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator active element in amplifier being semiconductor device the amplifier comprising field effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0307—Stabilisation of output, e.g. using crystal
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/354—Astable circuits
- H03K3/3545—Stabilisation of output, e.g. using crystal
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
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Abstract
(57)【要約】
【課題】ＣＭＯＳインバータ回路を流れる貫通電流を低
減する。 【解決手段】ゲートが入力端子１０６、ドレインが出力
端子１０７に接続されたＥ型ＰＭＯＳトランジスタ１０
２と、ゲートが入力端子１０６、ドレインが出力端子１
０７、ソースがグランド電源１１２に接続されたＥ型Ｎ
ＭＯＳトランジスタと、ソースがＥ型ＰＭＯＳトランジ
スタ１０２のソース、ゲートがグランド電源１１２、ド
レインが電源１０４に接続されたＤ型ＮＭＯＳトランジ
スタとを備える。
減する。 【解決手段】ゲートが入力端子１０６、ドレインが出力
端子１０７に接続されたＥ型ＰＭＯＳトランジスタ１０
２と、ゲートが入力端子１０６、ドレインが出力端子１
０７、ソースがグランド電源１１２に接続されたＥ型Ｎ
ＭＯＳトランジスタと、ソースがＥ型ＰＭＯＳトランジ
スタ１０２のソース、ゲートがグランド電源１１２、ド
レインが電源１０４に接続されたＤ型ＮＭＯＳトランジ
スタとを備える。
Description
【発明の属する技術分野】本発明は、インバータ回路に
関し、特にＣＭＯＳインバータ回路に関する。
関し、特にＣＭＯＳインバータ回路に関する。
【０００１】
【従来の技術】近年、インバータ回路は、種々の回路に
適用されている。その一つの適用例としてＣＭＯＳ発振
回路がある。このような、ＣＭＯＳ発振回路の基本的な
回路構成を図５に示す。
適用されている。その一つの適用例としてＣＭＯＳ発振
回路がある。このような、ＣＭＯＳ発振回路の基本的な
回路構成を図５に示す。
【０００２】このＣＭＯＳ発振回路は、ＣＭＯＳインバ
ータ回路５０１、帰還抵抗５０５、水晶振動子５０８お
よび容量５０９、５１０によって構成されている。ＣＭ
ＯＳインバータ回路５０１は、Ｐチャネル型（Ｐ）ＭＯ
Ｓトランジスタ５０２およびＮチャネル型（Ｎ）ＭＯＳ
トランジスタ５０３によって構成され、ＰＭＯＳトラン
ジスタ５０２は、ソースが電源５０４、ドレインが出力
端子５０７およびゲートが入力端子５０６に接続され、
ＮＭＯＳトランジスタは、ソースがグランド電源ＧＮ
Ｄ、ドレインが出力端子５０７およびゲートが入力端子
５０６に接続されている。帰還抵抗５０５および水晶発
信子５０８は、入力端子５０６および出力端子５０７の
間に接続され、容量５０９および５１０は、それぞれ入
力端子５０６および出力端子５０７とグランド電源ＧＮ
Ｄとの間に接続されている。
ータ回路５０１、帰還抵抗５０５、水晶振動子５０８お
よび容量５０９、５１０によって構成されている。ＣＭ
ＯＳインバータ回路５０１は、Ｐチャネル型（Ｐ）ＭＯ
Ｓトランジスタ５０２およびＮチャネル型（Ｎ）ＭＯＳ
トランジスタ５０３によって構成され、ＰＭＯＳトラン
ジスタ５０２は、ソースが電源５０４、ドレインが出力
端子５０７およびゲートが入力端子５０６に接続され、
ＮＭＯＳトランジスタは、ソースがグランド電源ＧＮ
Ｄ、ドレインが出力端子５０７およびゲートが入力端子
５０６に接続されている。帰還抵抗５０５および水晶発
信子５０８は、入力端子５０６および出力端子５０７の
間に接続され、容量５０９および５１０は、それぞれ入
力端子５０６および出力端子５０７とグランド電源ＧＮ
Ｄとの間に接続されている。
【０００３】かかる発振回路の動作は周知であるので省
略するが、本回路におけるＣＭＯＳインバータ回路１０
１は、アナログ反転増幅回路として動作する。このた
め、発振動作をしている限り、電源間にいわゆる貫通電
流が流れ、電力を消費している。この電力消費は発振周
波数が高いほど大きくなる。
略するが、本回路におけるＣＭＯＳインバータ回路１０
１は、アナログ反転増幅回路として動作する。このた
め、発振動作をしている限り、電源間にいわゆる貫通電
流が流れ、電力を消費している。この電力消費は発振周
波数が高いほど大きくなる。
【０００４】図３に、ＣＭＯＳインバータ回路１０１の
入力電圧対貫通電流の特性をＬ３で示す。横軸は入力電
圧を示し、縦軸は貫通電流を示している。ここでは、入
力電圧として、０（Ｖ）から５（Ｖ）まで変化したとき
の閾値が２．５（Ｖ）のＣＭＯＳインバータ回路の例を
示している。曲線Ｌ３から明らかなように、ＣＭＯＳイ
ンバータ回路の貫通電流は、その閾値２．５（Ｖ）をピ
ークとして、約８００μＡ流れていることがわかる。発
振回路として使用されるＣＭＯＳインバータ回路では、
入力電圧は閾値を中心とした振幅が２〜３（Ｖ）の電圧
となるため、ＣＭＯＳインバータ回路１０１の消費電力
は大きくなる。
入力電圧対貫通電流の特性をＬ３で示す。横軸は入力電
圧を示し、縦軸は貫通電流を示している。ここでは、入
力電圧として、０（Ｖ）から５（Ｖ）まで変化したとき
の閾値が２．５（Ｖ）のＣＭＯＳインバータ回路の例を
示している。曲線Ｌ３から明らかなように、ＣＭＯＳイ
ンバータ回路の貫通電流は、その閾値２．５（Ｖ）をピ
ークとして、約８００μＡ流れていることがわかる。発
振回路として使用されるＣＭＯＳインバータ回路では、
入力電圧は閾値を中心とした振幅が２〜３（Ｖ）の電圧
となるため、ＣＭＯＳインバータ回路１０１の消費電力
は大きくなる。
【０００５】そこで、貫通電流を抑制したＣＭＯＳイン
バータ回路が特開平４−２７３７１８号公報に提案され
ている。このＣＭＯＳインバータ回路を図６に示す。こ
のＣＭＯＳインバータ回路は、デプレッション（Ｄ）型
ＮＭＯＳトランジスタ７０１、エンハンスメント（Ｅ）
型ＰＭＯＳトランジスタ７０２、Ｅ型ＮＭＯＳトランジ
スタ７０３によって構成されている。Ｄ型ＮＭＯＳトラ
ンジスタ７０１は、ドレインが電源ＶＤＤ、ゲートがソ
ースに接続され、Ｅ型ＰＭＯＳトランジスタ７０２は、
ソースがＤ型ＮＭＯＳトランジスタのドレイン、ゲート
が入力端子、ドレインが出力端子に接続され、Ｅ型ＮＭ
ＯＳトランジスタは、ドレインが出力端子、ソースがグ
ランド電源ＧＮＤ、ゲートが入力端子に接続されて構成
されている。この改良されたＣＭＯＳインバータ回路で
は、Ｄ型ＮＭＯＳトランジスタ７０１が電流制限トラン
ジスタとして動作し、貫通電流を少なくしている。すな
わち、Ｅ型ＰＭＯＳトランジスタ７０２およびＮＭＯＳ
トランジスタ７０３が導通し、Ｄ型ＮＭＯＳトランジス
タ７０１の飽和電流以上の貫通電流が流れると、Ｄ型Ｎ
ＭＯＳトランジスタ７０１は飽和して、その飽和領域で
は一定電流以上流れなくなる。この回路の貫通電流を図
３のＬ２に示す。このグラフのＬ２に示されるように、
改良されたＣＭＯＳインバータ回路の貫通電流のピーク
電流は、トランジスタ７０１の存在により、約４００μ
Ａに変化する。したがって、貫通電流を少なくすること
ができ、消費電力を低減することができる。
バータ回路が特開平４−２７３７１８号公報に提案され
ている。このＣＭＯＳインバータ回路を図６に示す。こ
のＣＭＯＳインバータ回路は、デプレッション（Ｄ）型
ＮＭＯＳトランジスタ７０１、エンハンスメント（Ｅ）
型ＰＭＯＳトランジスタ７０２、Ｅ型ＮＭＯＳトランジ
スタ７０３によって構成されている。Ｄ型ＮＭＯＳトラ
ンジスタ７０１は、ドレインが電源ＶＤＤ、ゲートがソ
ースに接続され、Ｅ型ＰＭＯＳトランジスタ７０２は、
ソースがＤ型ＮＭＯＳトランジスタのドレイン、ゲート
が入力端子、ドレインが出力端子に接続され、Ｅ型ＮＭ
ＯＳトランジスタは、ドレインが出力端子、ソースがグ
ランド電源ＧＮＤ、ゲートが入力端子に接続されて構成
されている。この改良されたＣＭＯＳインバータ回路で
は、Ｄ型ＮＭＯＳトランジスタ７０１が電流制限トラン
ジスタとして動作し、貫通電流を少なくしている。すな
わち、Ｅ型ＰＭＯＳトランジスタ７０２およびＮＭＯＳ
トランジスタ７０３が導通し、Ｄ型ＮＭＯＳトランジス
タ７０１の飽和電流以上の貫通電流が流れると、Ｄ型Ｎ
ＭＯＳトランジスタ７０１は飽和して、その飽和領域で
は一定電流以上流れなくなる。この回路の貫通電流を図
３のＬ２に示す。このグラフのＬ２に示されるように、
改良されたＣＭＯＳインバータ回路の貫通電流のピーク
電流は、トランジスタ７０１の存在により、約４００μ
Ａに変化する。したがって、貫通電流を少なくすること
ができ、消費電力を低減することができる。
【０００６】
【発明が解決しようとする課題】しかしながら、図６に
示したＤ型ＮＭＯＳトランジスタ７０１のゲートはドレ
インに接続されているため、ゲート・ソース間電圧は常
に一定となっている。すなわち、Ｄ型ＮＭＯＳトランジ
スタの飽和電流によって貫通電流を制限しているにすぎ
ない。
示したＤ型ＮＭＯＳトランジスタ７０１のゲートはドレ
インに接続されているため、ゲート・ソース間電圧は常
に一定となっている。すなわち、Ｄ型ＮＭＯＳトランジ
スタの飽和電流によって貫通電流を制限しているにすぎ
ない。
【０００７】近年、集積回路の低消費電力化の要求はま
すます強くなっており、図６の構成ではその要望に答え
きれない。
すます強くなっており、図６の構成ではその要望に答え
きれない。
【０００８】そこで本願発明は、さらに消費電力を低減
したＣＭＯＳインバータ回路を提供するものである。
したＣＭＯＳインバータ回路を提供するものである。
【０００９】
【課題を解決するための手段】本発明のインバータ回路
は、第１の電源ラインと、第２の電源ラインと、節点と
出力端との間に接続されゲートが入力端に接続された一
導電型の第１のＭＯＳトランジスタと、前記出力端と前
記第２の電源ラインとの間に接続されゲートが前記入力
端に接続された第二導電型の第２のＭＯＳトランジスタ
と、前記第１の電源ラインと前記節点との間に接続され
ゲートが前記第２の電源ラインに接続されたディプレッ
ション型の前記第二導電型の第３のＭＯＳトランジスタ
とを備えることを特徴とする。
は、第１の電源ラインと、第２の電源ラインと、節点と
出力端との間に接続されゲートが入力端に接続された一
導電型の第１のＭＯＳトランジスタと、前記出力端と前
記第２の電源ラインとの間に接続されゲートが前記入力
端に接続された第二導電型の第２のＭＯＳトランジスタ
と、前記第１の電源ラインと前記節点との間に接続され
ゲートが前記第２の電源ラインに接続されたディプレッ
ション型の前記第二導電型の第３のＭＯＳトランジスタ
とを備えることを特徴とする。
【００１０】
【発明の実施の形態】以下、図面を参照して、本発明を
説明する。
説明する。
【００１１】図１に、本発明の一実施例によるＣＭＯＳ
インバータ回路を示す。このＣＭＯＳインバータ回路
は、Ｄ型ＮＭＯＳトランジスタ１１１、Ｅ型ＰＭＯＳト
ランジスタ１０２およびＥ型ＮＭＯＳトランジスタ１０
３によって構成される。Ｄ型ＮＭＯＳトランジスタ１１
１は、ドレインが電源１０４、ゲートがグランド電源Ｇ
ＮＤに接続され、Ｅ型ＰＭＯＳトランジスタ１１１は、
ソースがＤ型ＮＭＯＳトランジスタ１１１のソース、ゲ
ートが入力端子、ドレインが出力端子に接続され、Ｅ型
ＮＭＯＳトランジスタ１０３は、ソースがグランド電源
ＧＮＤ、ドレインが出力端子、ゲートが入力端子に接続
されて構成される。
インバータ回路を示す。このＣＭＯＳインバータ回路
は、Ｄ型ＮＭＯＳトランジスタ１１１、Ｅ型ＰＭＯＳト
ランジスタ１０２およびＥ型ＮＭＯＳトランジスタ１０
３によって構成される。Ｄ型ＮＭＯＳトランジスタ１１
１は、ドレインが電源１０４、ゲートがグランド電源Ｇ
ＮＤに接続され、Ｅ型ＰＭＯＳトランジスタ１１１は、
ソースがＤ型ＮＭＯＳトランジスタ１１１のソース、ゲ
ートが入力端子、ドレインが出力端子に接続され、Ｅ型
ＮＭＯＳトランジスタ１０３は、ソースがグランド電源
ＧＮＤ、ドレインが出力端子、ゲートが入力端子に接続
されて構成される。
【００１２】Ｄ型ＮＭＯＳトランジスタ１１１は、図２
に示すようにゲート・ソース間電圧対ドレイン電流の特
性を有する。すなわち、ゲート・ソース間電圧が低下す
ると、ドレイン電流が低下する。本発明は、この特性を
積極的に利用したものである。すなわち、Ｄ型ＮＭＯＳ
トランジスタ１１１は、そのゲートがソースから切り離
されグランド電源ＧＮＤに接続されている。したがっ
て、Ｄ型ＮＭＯＳトランジスタ１１１を流れる電流が増
加すると、その電流はトランジスタ１０２、１０３の電
流でもあるから、トランジスタ１０２、１０３による電
圧降下がＤ型ＮＭＯＳトランジスタ１１１のソース電位
を上昇させる。一方、Ｄ型ＮＭＯＳトランジスタ１１１
のゲートは、グランド電源ＧＮＤに接続されている。し
たがって、Ｄ型ＮＭＯＳトランジスタ１１１のゲート・
ソース間電圧は低下（マイナス方向に変化）したことに
なり、Ｄ型ＮＭＯＳトランジスタ１１１を流れるドレイ
ン電流は、小さくなることになる。この結果、電流制限
の作用がより強くなる。
に示すようにゲート・ソース間電圧対ドレイン電流の特
性を有する。すなわち、ゲート・ソース間電圧が低下す
ると、ドレイン電流が低下する。本発明は、この特性を
積極的に利用したものである。すなわち、Ｄ型ＮＭＯＳ
トランジスタ１１１は、そのゲートがソースから切り離
されグランド電源ＧＮＤに接続されている。したがっ
て、Ｄ型ＮＭＯＳトランジスタ１１１を流れる電流が増
加すると、その電流はトランジスタ１０２、１０３の電
流でもあるから、トランジスタ１０２、１０３による電
圧降下がＤ型ＮＭＯＳトランジスタ１１１のソース電位
を上昇させる。一方、Ｄ型ＮＭＯＳトランジスタ１１１
のゲートは、グランド電源ＧＮＤに接続されている。し
たがって、Ｄ型ＮＭＯＳトランジスタ１１１のゲート・
ソース間電圧は低下（マイナス方向に変化）したことに
なり、Ｄ型ＮＭＯＳトランジスタ１１１を流れるドレイ
ン電流は、小さくなることになる。この結果、電流制限
の作用がより強くなる。
【００１３】具体的には、図３のＬ１に示すような貫通
電流特性がＤ型ＮＭＯＳトランジスタ１１１によって得
られ、貫通電流のピークは、入力電圧が１．５（Ｖ）の
ときに、約２００μＡとなっている。この値は、図５の
ＣＭＯＳインバータ回路の約４分の１であり、図６のゲ
ートをソースに接続したＤ型ＮＭＯＳを使用したＣＭＯ
Ｓインバータ回路の約２分の１となる。そして、本発明
の貫通電流のピークは、入力電圧が約１．５（Ｖ）にな
り、入力電圧の中心２．５（Ｖ）からＬ２、Ｌ３の貫通
電流のピークよりも大きく離れている。したがって、消
費電力の低下はますます顕著となる。
電流特性がＤ型ＮＭＯＳトランジスタ１１１によって得
られ、貫通電流のピークは、入力電圧が１．５（Ｖ）の
ときに、約２００μＡとなっている。この値は、図５の
ＣＭＯＳインバータ回路の約４分の１であり、図６のゲ
ートをソースに接続したＤ型ＮＭＯＳを使用したＣＭＯ
Ｓインバータ回路の約２分の１となる。そして、本発明
の貫通電流のピークは、入力電圧が約１．５（Ｖ）にな
り、入力電圧の中心２．５（Ｖ）からＬ２、Ｌ３の貫通
電流のピークよりも大きく離れている。したがって、消
費電力の低下はますます顕著となる。
【００１４】このように、本発明の構成によって、ＣＭ
ＯＳインバータ回路を流れる貫通電流を低減することが
でき、かつ貫通電流のピークを入力電圧の中心電圧から
大きく離すことができるため、ＣＭＯＳインバータ回路
の消費する電力を減少させることができる。
ＯＳインバータ回路を流れる貫通電流を低減することが
でき、かつ貫通電流のピークを入力電圧の中心電圧から
大きく離すことができるため、ＣＭＯＳインバータ回路
の消費する電力を減少させることができる。
【００１５】次に、本発明のＣＭＯＳを発振回路に適用
した例を図４に示す。これは、図５で示した、従来の発
振回路のＣＭＯＳインバータ回路５０１の代わりに、図
１に示した本発明のＣＭＯＳインバータ回路を用いたも
のである。この発振回路のように、高周波のアナログ入
力信号が供給される回路に本発明のＣＭＯＳインバータ
回路を適用すると、特に効果的であり、消費電力を大き
く低減することが可能となる。
した例を図４に示す。これは、図５で示した、従来の発
振回路のＣＭＯＳインバータ回路５０１の代わりに、図
１に示した本発明のＣＭＯＳインバータ回路を用いたも
のである。この発振回路のように、高周波のアナログ入
力信号が供給される回路に本発明のＣＭＯＳインバータ
回路を適用すると、特に効果的であり、消費電力を大き
く低減することが可能となる。
【００１６】また、Ｄ型ＰＭＯＳトランジスタとＤ型Ｎ
ＭＯＳトランジスタとを、それぞれグランド電源ＧＮＤ
とＮＭＯＳトランジスタ１０３との間、電源１０４とＰ
ＭＯＳトランジスタ１０２との間に設けることによっ
て、貫通電流を減少させるという上述した効果が得られ
ると共に、出力端子１０７に接続される負加を充電・放
電する際に、放電時にはＤ型ＰＭＯＳトランジスタを介
し、充電時にはＤ型ＮＭＯＳトランジスタを介して負加
に対する充放電が行われるため、充電及び放電にかかる
時間をほぼ同一にすることができ、入力電圧の変化に対
して、出力電圧の立ち上がり及び立ち下がり速度のほぼ
等しい安定した動作を行うことができるＣＭＯＳインバ
ータ回路を提供することができる。
ＭＯＳトランジスタとを、それぞれグランド電源ＧＮＤ
とＮＭＯＳトランジスタ１０３との間、電源１０４とＰ
ＭＯＳトランジスタ１０２との間に設けることによっ
て、貫通電流を減少させるという上述した効果が得られ
ると共に、出力端子１０７に接続される負加を充電・放
電する際に、放電時にはＤ型ＰＭＯＳトランジスタを介
し、充電時にはＤ型ＮＭＯＳトランジスタを介して負加
に対する充放電が行われるため、充電及び放電にかかる
時間をほぼ同一にすることができ、入力電圧の変化に対
して、出力電圧の立ち上がり及び立ち下がり速度のほぼ
等しい安定した動作を行うことができるＣＭＯＳインバ
ータ回路を提供することができる。
【００１７】さらに、本発明において、電源の電位を反
転させ、トランジスタの導電型を反転させてもよいこと
は明らかである。また、電源１０４とＰＭＯＳトランジ
スタ１０２との間にＤ型ＮＭＯＳトランジスタ１１１を
設ける代わりに、グランド電源ＧＮＤとＮＭＯＳトラン
ジスタ１０３との間にＤ型ＰＭＯＳトランジスタを設け
てもよいことも明らかである。
転させ、トランジスタの導電型を反転させてもよいこと
は明らかである。また、電源１０４とＰＭＯＳトランジ
スタ１０２との間にＤ型ＮＭＯＳトランジスタ１１１を
設ける代わりに、グランド電源ＧＮＤとＮＭＯＳトラン
ジスタ１０３との間にＤ型ＰＭＯＳトランジスタを設け
てもよいことも明らかである。
【００１８】
【発明の効果】このように、本発明によれば、Ｄ型ＭＯ
Ｓトランジスタに流れる電流が大きくなるほど電流を制
限する能力が高くなるため、ＣＭＯＳインバータ回路の
貫通電流を少なくすることができ、消費電力を低減する
ことができる。
Ｓトランジスタに流れる電流が大きくなるほど電流を制
限する能力が高くなるため、ＣＭＯＳインバータ回路の
貫通電流を少なくすることができ、消費電力を低減する
ことができる。
【図１】本発明の実施例を示すＣＭＯＳインバータ回路
の回路図。
の回路図。
【図２】Ｄ型ＮＭＯＳトランジスタのドレイン電流とゲ
ート・ソース間電圧との特性を示すグラフ。
ート・ソース間電圧との特性を示すグラフ。
【図３】本発明の実施例に基づくインバータ回路、基本
的なＣＭＯＳインバータ回路、改良されたＣＭＯＳイン
バータ回路の貫通電流を示すグラフ。
的なＣＭＯＳインバータ回路、改良されたＣＭＯＳイン
バータ回路の貫通電流を示すグラフ。
【図４】本発明のインバータ回路が適用された発振回路
の回路図。
の回路図。
【図５】従来のＣＭＯＳ型発振回路を示す回路図。
【図６】従来の改良されたインバータ回路を示す回路
図。
図。
１０２ Ｅ型ＰＭＯＳトランジスタ １０３ Ｅ型ＮＭＯＳトランジスタ １０４ 電源 １０６ 入力端子 １０７ 出力端子 １１１ Ｄ型ＮＭＯＳトランジスタ １１２ グランド電源
Claims (3)
- 【請求項１】第１の電源ラインと、第２の電源ライン
と、節点と出力端との間に接続されゲートが入力端に接
続された一導電型の第１のＭＯＳトランジスタと、前記
出力端と前記第２の電源ラインとの間に接続されゲート
が前記入力端に接続された第二導電型の第２のＭＯＳト
ランジスタと、前記第１の電源ラインと前記節点との間
に接続されゲートが前記第２の電源ラインに接続された
ディプレッション型の前記第二導電型の第３のＭＯＳト
ランジスタとを備えることを特徴とするインバータ回
路。 - 【請求項２】前記一導電型は、Ｐチャネル型であり、前
記第二導電型はＮチャネル型であることを特徴とする前
記請求項１記載のインバータ回路。 - 【請求項３】入力端と、出力端と、前記入力端と前記出
力端との間に接続された振動子と、前記入力端と第１の
電源ラインとの間に接続された第１の容量素子と、前記
出力端と前記第１の電源ラインとの間に接続された第２
の容量素子と、前記入力端と前記出力端との間に接続さ
れた抵抗素子とを備えた発振回路に用いられるインバー
タ回路であって、節点と前記出力端との間に接続されゲ
ートが前記入力端に接続された一導電型の第１のＭＯＳ
トランジスタと、前記出力端と前記第２の電源ラインと
の間に接続されゲートが前記入力端に接続された第二導
電型の第２のＭＯＳトランジスタと、第２の電源ライン
と前記節点との間に接続されゲートが前記第２の電源ラ
インに接続されたディプレッション型の前記第二導電型
の第３のＭＯＳトランジスタとを備えることを特徴とす
るインバータ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7234963A JPH0983344A (ja) | 1995-09-13 | 1995-09-13 | インバータ回路 |
| US08/712,840 US5721516A (en) | 1995-09-13 | 1996-09-12 | CMOS inverter |
| KR1019960039571A KR970019085A (ko) | 1995-09-13 | 1996-09-12 | Cmos 인버터(cmos inverter) |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7234963A JPH0983344A (ja) | 1995-09-13 | 1995-09-13 | インバータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0983344A true JPH0983344A (ja) | 1997-03-28 |
Family
ID=16979004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7234963A Pending JPH0983344A (ja) | 1995-09-13 | 1995-09-13 | インバータ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5721516A (ja) |
| JP (1) | JPH0983344A (ja) |
| KR (1) | KR970019085A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11533051B2 (en) | 2020-11-24 | 2022-12-20 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6137318A (en) * | 1997-12-09 | 2000-10-24 | Oki Electric Industry Co., Ltd. | Logic circuit having dummy MOS transistor |
| US6753726B1 (en) * | 2003-01-31 | 2004-06-22 | Sun Microsystems, Inc. | Apparatus and method for an offset-correcting sense amplifier |
| KR100568545B1 (ko) * | 2004-10-05 | 2006-04-07 | 삼성전자주식회사 | 신호 구동회로 |
| KR100812062B1 (ko) | 2006-06-09 | 2008-03-07 | 삼성에스디아이 주식회사 | 인버터 및 이를 구비한 표시장치 |
| KR101608887B1 (ko) * | 2009-04-17 | 2016-04-05 | 삼성전자주식회사 | 인버터와 그 제조방법 및 인버터를 포함하는 논리회로 |
| JP7240075B2 (ja) * | 2019-07-08 | 2023-03-15 | エイブリック株式会社 | 定電圧回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01181225A (ja) * | 1988-01-13 | 1989-07-19 | Fujitsu Ltd | 論理回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0237605B1 (de) * | 1986-03-21 | 1989-05-31 | Deutsche ITT Industries GmbH | Differenzverstärker mit N-Kanal-Isolierschicht-Feldeffekttransistoren |
-
1995
- 1995-09-13 JP JP7234963A patent/JPH0983344A/ja active Pending
-
1996
- 1996-09-12 KR KR1019960039571A patent/KR970019085A/ko not_active Application Discontinuation
- 1996-09-12 US US08/712,840 patent/US5721516A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01181225A (ja) * | 1988-01-13 | 1989-07-19 | Fujitsu Ltd | 論理回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11533051B2 (en) | 2020-11-24 | 2022-12-20 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US5721516A (en) | 1998-02-24 |
| KR970019085A (ko) | 1997-04-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980407 |