KR830001559B1

KR830001559B1 - 상보형 mis증폭회로

Info

Publication number: KR830001559B1
Application number: KR1019800000395A
Authority: KR
Inventors: 오사무 야마시로
Original assignee: 가부시기 가이샤 히다찌세이사꾸쇼; 요시야마 히로기찌
Priority date: 1980-02-01
Filing date: 1980-02-01
Publication date: 1983-08-10
Also published as: KR830002450A

Abstract

내용 없음.

Description

상보형 MIS증폭회로

제1도는 종래의 상보형 증폭회로도.

제2도 및 제3도는 본 발명에 의한 상보형 증폭회로도이다.

본 발명은 P채널 절연계이트 전계효과 트랜지스터(이하 MIS FET 또는 단지 FET라함)와 n채널 절연게이트 전계효과 트랜지스터로 형성된 상보형 MIS(이하 CMIS라함) 증폭회로에 관한 것이다.

종래부터 상보형 전계효과 트랜지스터 증폭회로는, 예컨대 간단한 구조로서 높은 한계레벨(threshold level)을 가지며 소비 전력이 작은 전자 손목시계의 발진회로등의 전자회로에 널리 사용되었다.

그리고 이 상보형 FET 증폭회로의 저 소비전력성을 보다 더 발휘할수 있도록 여러가지의 개량된 회로가 제안되고 있다.

본 발명자는, 본원 명세서에 있어서 종래의 기술(제1도)로 설명되는 것으로서, 상보형 증폭회로를 구성하는 두개의 MIS FET의 게이트와 드래인을 각각 바이어스 저항으로 접속하여 게이트 바이어스 전위를 드레인 전압과 같게하고, 또 두개의 FET의 드레인을 부하 저항으로 결합하여 구성함으로써 B급 동작을 하도록 하고 또한 관통(貫通)전류를 작게 함으로써 소비전력을 절감할수 있게한 증폭회로를 제안한바 있다(미국특허 제4,100,502호). 그러나, 이 증폭회로에서는 동작전압으로서, 상보형 증폭회로를 구성하는 두개의 MIS FET의 한계 전압의 합 이상의 전압을 필요로 한다.

또한 동작 전압을 상보형 증폭회로를 구성하는 두개의 FET의 각각의 한계 전압보다 높게하기 위하여, 상보형 증폭회로와 병열로(FET를 직열 접속한) 분압회로를 두개 접속하고, 이 분압회로의 출력을 상브형 증폭회로를 구성하는 FET의 게이트에 인가하도록한 것이 있다(미국특허 제3,887,881호). 그러나, 상기의 증폭기에서는 상보형 증폭회로를 구성하는의 게이트를 고정 바이어스 하는 것이기 때문에, 동작전압이 변동하거나 구성소자의 특성이 달라질 경우에는 안정된 동작을 시킬 수가 없다.

따라서 본 발명의 주된 목적은 동작하한 전압이 낮고, 또 동작전압이 변동한 경우에도 안정된 증폭을 행할수 있는 CMIS증폭회로를 제공하는데 있다.

본 발명의 다른 목적은 소비전력이 작은 CMIS증폭회로를 제공하는데 있으며, 또 다른 목적은 발진기를 형성하는 콘덴서 및 수정 진동자와 같은 통상의 소자를 용이하게 조합시킬수가 있어, 특히 전자시계에 사용할수 있도록한 CMIS 증폭기를 제공하는데 있다.

본 발명은 상기의 목적을 달성하기 위하여 자기 바이어스 저항이 설치된 제1도 전형의 MIS FET와, 전류밀러회로를 이용하여 바이어스 되는 제2도전형의 MIS FET에 의하여 CMIS 증폭회로를 구성하고자 한 것이다.

상세히 설명하면, 본 발명에 따르는 CMIS 증폭회로는 게이트와 드레인간에 바이어스 저항이 설치된 제1의 MIS FET와, 상기 제1의 MIS FET의 드레인에 자신의 드레인이 접속된 제2의 MIS FET와, 상기 제2의 MIS FET의 게이트 및 소오스에 자신의 게이트와 소오스가 공통으로 접속되어 다이오드 접속 구성을 가진 제3의 MIS FET와, 상기 제3의 MIS FET에 전류를 공급하는 부하수단등을 포함하여, 상기 제1 및 제2의 MIS FET의 각 게이트에 직류적으로 분리된 입력신호를 가하도록 되어 있다.

본 발명에 따르는 CMIS 증폭기에 의하면, 제1의 MIS FET가 바이어스 저항에 의하여 그 한계 전압에 DC 바이어스되고, 제2의 MIS FET가 제3의 MIS FET에 의하여 그 한계 전압에 DC바이어스되어, 제1 및 제2의 MIS FET의 각 게이트에는 직류적으로 분리된 AC입력신호가 가해지기 때문에, 제1 및 제2의 MIS FET의 소오스간에 가해지는 전원전압(동작 전압)이 변동하더라도 일단 동작전압이 상기 제1 및 제2 MIS FET의 한계 전압보다 높은한 정확하고 안정된 증폭동작을 하게 된다. 또 B급 동작을 하기 때문에, 교류신

기타 본 발명의 특징과 이점은 첨부 도면에 따른 다음 설명에 의하여 명백해질 것이다.

본 발명의 이해를 돕기 위해 종래의 상보형 FET증폭회로로서 기재된 전술한 미국특허 제4,100,502호에서는, 제1도에 도시된 바와 같이, 전원(V_DD)에 접속된 P채널 FET(Mp)와, 접지 전원V_SS)에 접속된 n채널 FET(N_N)은 직렬로 접속되어 상보형 증폭회로를 형성하고 있다. 상기 상보형 (FET (M_N) 및 FET (M_F) 사이는 등가의 부하저항(R_P1) 및 (R_L2)이 직렬로 접속되어 있으며, 또 바이어스 저항(R_F1) 및 (R_F2)에 의해 각각 FET(M_N) 및 FET(Mp)의 게이트와 드레인사이가 연결되어 있다. 상기 FET(M_N)의 게이트에는 입력신호(Vin)가 직접 공급되며, FET(Mp)의 게이트에는 입력신호(vin)가 AC 결합콘덴서(C₁)를 통하여 공급된다.

상기 상보형 FET증폭회로에서는, 각각의 게이트와 드레인을 바이어스 저항(R_F1)과 (R_F2)로 접속하고 양 게이트간을 콘덴서(C₁)에 의해 직류적으로 분리하므로, FET(M_N) 및 FET(Mp)의 DC바이어스 전압은 자기 바이어스되고, 상기 증폭기는 B급 동작을 하면서 FET(M_N) 및 FET(Mp)가 동시에 도통 상태가 되었을때 발생하는 관통전류를 감소시킴으로써 전력소비를 감소시킬수가 있다. 그러나 상기 증폭기가 정상적으로 증폭동작을 하기 위해서는, FET(M_N) 및 FET(Mp)이 각 소오스 단자간에 가해지는 전원의 전압(이것을 동작전압이라 한다)이 FET(M_N) 및 FET(Mp)의 각각의 한계전압(V_THN) 및 (V_THP)의 합(이하 동작하한 전압이라함) 이상이어야 하며, 전원 전압이 저하 했을때에는 정상적인 동작을 하지 못하게 된다.

이하 본 발명의일 실시예인 상보형 증폭회로를 제2도에 따라 설명한다. 두 개의 상보형의 P채널 MIS FET(1)(Mp₁) 및 n채널 MIS FET(2)(M_N1)이 제1의 전원전압(V_DD)을 공급하는 전원 전압선(4)와 제2의 전원 전압을 공급하는 접지도선(5)와의 사이에 직열로 접속되고, 이들 MIS FET(1)과 MIS FET(2)의 드레인의 공통적속점(6)으로부터 출력전압 V_OUT이 발생된다. MIS FET(1)의 게이트와드레인 전극은 자기바이어스 저항(7)으로 접속되어 있다.

또 MIS FET에는 TET(Thin Film Transisort)와 MOS FET가 있지만, MOS FET가 일반적으로 많이 사용되므로 이하 실시예에서는 MOS FET로 구성한 예에 대하여 설명하며, 설명을 간단히 하기 위하여 FET라 한다. FET(2)(M_N1)의 게이트 전극은 콘덴서(8)를 거쳐 FET(1)(M_P1)의 게이트 전극에 접속되고 또 입력단자(9)로 부터 교류입력신호(Vin)가 상기 FET(1)(M_P1)의 게이트 전극에 인가된다.

또 전원 전압선(4)과 접지도선(5)과의 사이에는 잔류공급 수단으로서의 저항(10)(R₂)과 n채널 FET(3)(M_N2)의 드레인 및 소오스 전극이 서로 직열로 접속되고, 상기 FET(3)(M_N2)의 드레인 전극과 게이트 전극은 저항(12)(R₃)을 거쳐 접속되고, 상기 FET(3)(M_N2)의 게이트 전극은FET(2)(M_N1)의 게이트 전극에 접속되어 있다. 상기 상보형 증폭회로에서는, FET(1)(M_P1)의 게이트가 그 드레인 전극과는 바이어스 저항(7)(10∼100MΩ)을 통하여 접속되

또 FET(2)의 (M_N1)의 게이트 및 소오스 전극은, 저항(10), (12)과 FET(3)(M_N2)로 구성되는 전류밀러 회로의 FET(3)의 게이트 및 소오스 전극과 공통으로 접속되어 있기 때문에, FET(2)의 게이트 및 소오스전극간에는 FET(3)의 게이트 전압에 따라FET(2)의 한계전압(V_THN)과 거의 같은 바이어스 전압이 설정되어 FET(2)는 입력신호의 정(正)의 반(半) 사이클의 증폭을 한다. 그리하여 콘덴서(8)는 FET(1), (2)의 게이트 전위를 직류적으로 분리하는 역할을 한다. 본 실시예에서는 P채널 FET(1)의 게이트, 드레인 전극은 자기바이어스 저항(7)으로 접속되고, n채널 FET(2)의 게이트와 드레인 전극은 분리되어 있지만, 전류밀러회로를 구성하는 n채널 FET(3)(M_N2)의 게이트 및 드레인 전극을 저항(12)으로 접속하고 있다.

본 실시예의 상보형 증폭회로에서는, 상기 FET(1), (2)가 함께 동작하기 위한 전원 전압(V_DD)이 P채널 FET(1)의 한계전압(V_THP)과 n채널 FET(2)의 한계 전압중 어느 한쪽이든지 높은쪽보다 높으면 좋기때문에 전원 전압(V_DD)이 시간에 따라 변동하여도 양호하게 동작하며, 또한 상기 한계전압(V_THP) 및 (V_THN)이 서로 같다면 전술한 종래의 상보형 증폭회로의 동작전압의 1＼2인 낮은 전압까지 동작하게 되어 동작하한 전압을 낮게할수가 있다.

이울러, 전술한 바와 같이 전원전압(V_DD)이 동작하한 전압이상으로 유지되고 있는한, 전원전압(V_DD)의 변동에 상관없이 FET(1)의 게이트와 소오스 전극에 대한 바이어스 전압은 거의 FET(1)의 한계 전압(V_THP)으로, FET(2)의 게이트, 소오스 전극에 대한 바이어스 전압은 거의FET(2)의 한계전압(V_THN)으로 유지되고 있기 때문에, 동작전압, 즉 전원전압(V_DD)이 V_THP와 V_THN의 합이하로 낮아지면 FET(1)의 게이트 준위(V_DD-V_THP)는 FET(2)의 게이트준위(V_THN) 보다도 낮아지며, 이에 따라 콘덴서(8)는 FET(2)의 게이트측이 FET(1)의 게이트측보다 높게 충전된다.

또 본 실시예에 의하면, FET(1), (2)는 AC신호 진폭에 대하여 함께 도통하는 레벨을 가능한한 최소로 하여, 저소비전력화를 도모할 수가 있게 된다.

또 각 FET의 바이어스 전압이 자기바이어스에 의하여 설정되기 때문에, 회로소자의 특성이 변동, 전압의 변동에 대하여서도 안정된 동작을 한다.

특히 시계용 수정 발진기와 같은 고입력임피던스의 특성이 요구되는 증폭회로에 사용되는 경우에 유효한 것이된다.

제 도는 본 발명에 의한 상보형 증폭기를 시계용 발진회로에 적용한 회로를 나타낸다.

이 도면에서 점선으로 나타내는 블럭(13)은 제2도의 상보형 증폭회로와 실질적으로 동일한 회로이고, 자기바이어스 저항(7) 대신에 고저항을 구성하는 상보형 FET(15, 16)를 상기 부하저항(10) 대신에 저항수단으로서의 P채널 FET(17)를 설치하여 점유면적을 축소하고자 한 것이다.

또한, FET(3)의 바이어스 저항(12)(R₃)에 대하여서도 FET로 대체하여도 좋다. MIS FET (1) 및 (2)의 드레인 전극간에 직열로 접속된 저항(18), (19)은 상기 FET(1), (2)간에 흐르는 관통전류를 제한함과 동시에 게이트, 소오스 간의 바이어스 전압을 한계전압에 근접시켜 소비전력을 한층 적게하는 것이다,

상기 증폭회로(13)의 입력단자인 FET(1)의 게이트와 상기 저항(18), (19)의 접속점과의 사이에 출력저항(20)을 거쳐 수정 진동자(21)와 입력콘덴서(22), (23)를 접속함으로써 수정발진 회로를 구성하게 되며 이의 동작에 대하여서는 이미 알려져 있으므로 상세한 설명은 생략한다.

FET(1) 및 (2)의 각각의 드레인 전극은, 파형 정형회로를 구성하는 다른 상보형 FET (24), (25)의 게이트 전극에 각각 접속되어 있다.

만약 저항(18), (19)의 접속점의 출력전압을 FET(24), (25)의 각 게이트전극에 가하면, 상기 파형 정형회로를 흐르는 관통전류가 커져 소비전력이 커지는 문제가 있으며, 상기한 바와 같이 FET (1), (2)의 드레인 출력전압을 파형 정형회로에 가하면, 이 파형 정형 회로에는 부하저항이 없기 때문에, 그 출력단자에는 구형파가 얻어진다. 따라서 FET(24), (25)의 각각의 소오스, 게이트간에 가해지는 신호의 직류성분은 각각의 한계전압과 거의 같으므로 FET(24), (25)가 동시에 도통하는 시간은 짧아져서 소비 전

본 발명의 상보형 증폭회로는 상기 실시예에 한정되지 않고, 각 MOSFET의 도전형을 반대로 하여, 전원전압의 극성을 반대로하는 회로등을 포함함은 말할것도 없다.

Claims

입력단자에 접속되는 게이트, 제1전원에 접속되는 소오스, 드레인을 가진 제1도전형을 제1FET와, 게이트, 제2전원에 접속되는 소오스, 드레인을 가진 제2도전형의 제2FET와, 상기한 제1 및 제2FET의 양드레인을 접속하는 제1의 접속수단과, 상기한 제1FET의 게이트와 드레인사이에 접속되는 바이어스 저항수단과, 상기한 제1 및 제2FET의 양 게이트를 접속하는 콘덴서와, 상기한 제2FET의 게이트에 접속되는 게이트, 제2FET의 소오스에 접속되는 소오스, 드레인을 가진 제3FET와, 상기 제3FET의 드레인과 게이트사이에 접속되는 제 2 접속수단과, 상기한 제 1 전원과 제 3 FET의 드레인 사이에 접속되는 부하수단등으로 구성되는 상보형 MIS증폭회로.