JP3464372B2 - 発振器 - Google Patents
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- Power Engineering (AREA)
- Amplifiers (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【発明の技術分野】本発明はＣＭＯＳ集積回路における
水晶発振回路等の発振回路を備えた発振器に関するもの
である。
水晶発振回路等の発振回路を備えた発振器に関するもの
である。
【０００２】
【従来の技術】現在、ＣＭＯＳ集積回路における水晶発
振回路等の発振回路を備えた発振器では通常ＣＭＯＳイ
ンバータを用いて交番信号の増幅を行っている。例え
ば、図９に示すような水晶発振回路を備えた発振器で
は、水晶振動子Ｘ’ｔを入出力端子間に接続する初段の
ＣＭＯＳインバータＸ１の発振出力を、バッファ回路と
してのＣＭＯＳインバータＸ２によりさらに増幅して後
段に送っている。
振回路等の発振回路を備えた発振器では通常ＣＭＯＳイ
ンバータを用いて交番信号の増幅を行っている。例え
ば、図９に示すような水晶発振回路を備えた発振器で
は、水晶振動子Ｘ’ｔを入出力端子間に接続する初段の
ＣＭＯＳインバータＸ１の発振出力を、バッファ回路と
してのＣＭＯＳインバータＸ２によりさらに増幅して後
段に送っている。
【０００３】このようなＣＭＯＳインバータＸ１の発振
出力の動作点電位はプロセス的な原因、発振動作による
電源電位の変動等により変動し、予め定められたＣＭＯ
ＳインバータＸ２のしきい値とずれるため、発振出力の
デューティを１／２に設定することは難しく、ある程度
の許容範囲に収めていた。
出力の動作点電位はプロセス的な原因、発振動作による
電源電位の変動等により変動し、予め定められたＣＭＯ
ＳインバータＸ２のしきい値とずれるため、発振出力の
デューティを１／２に設定することは難しく、ある程度
の許容範囲に収めていた。
【０００４】
【発明が解決しようとする課題】しかしながら、発振器
の低消費電力化のため、ＣＭＯＳインバータＸ１に供給
する電流値を制限するものがあるが、そのようなもので
は、発振出力の電圧振幅が小さくなり、デューティに対
する動作点電位変動の影響は無視できなくなっている。
の低消費電力化のため、ＣＭＯＳインバータＸ１に供給
する電流値を制限するものがあるが、そのようなもので
は、発振出力の電圧振幅が小さくなり、デューティに対
する動作点電位変動の影響は無視できなくなっている。
【０００５】
【課題を解決するための手段】そこで、本発明では、互
いに導電型の異なる第１、第２の差動増幅回路により、
発振回路の発生する周期が一致し、位相が異なる第１、
第２の信号を第１、第２の信号を動作点電位にかかわら
ず、それらのデューティをそのままに増幅し、これら２
つの増幅出力を結合して出力することにより、出力の動
作点電位がプロセス的な原因、発振動作による電源電位
の変動等によって変動することを抑え、低消費電力の発
振器にあっても高精度に発振出力のデューティを１／２
に設定可能とする。
いに導電型の異なる第１、第２の差動増幅回路により、
発振回路の発生する周期が一致し、位相が異なる第１、
第２の信号を第１、第２の信号を動作点電位にかかわら
ず、それらのデューティをそのままに増幅し、これら２
つの増幅出力を結合して出力することにより、出力の動
作点電位がプロセス的な原因、発振動作による電源電位
の変動等によって変動することを抑え、低消費電力の発
振器にあっても高精度に発振出力のデューティを１／２
に設定可能とする。
【０００６】第１の差動増幅回路として、第１、第２の
ＭＯＳトランジスタにて構成された差動入力部と、これ
ら第１、第２のＭＯＳトランジスタのそれぞれのドレイ
ンにそれぞれドレインを接続した第３、第４のＭＯＳト
ランジスタからなる第１のカレントミラー回路とからな
るものを用い、第２の差動増幅回路として、第５、第６
のＭＯＳトランジスタを用いにて構成された差動入力部
と、これら第５、第６のＭＯＳトランジスタのそれぞれ
のドレインにそれぞれドレインを接続した第７、第８の
ＭＯＳトランジスタからなる第１のカレントミラー回路
とからなるものを用い、上記第４のＭＯＳトランジスタ
のドレインに発生する信号および上記第８のＭＯＳトラ
ンジスタのドレインに発生する信号に基づいた出力信号
を発生する出力バッファ回路とを設ける。
ＭＯＳトランジスタにて構成された差動入力部と、これ
ら第１、第２のＭＯＳトランジスタのそれぞれのドレイ
ンにそれぞれドレインを接続した第３、第４のＭＯＳト
ランジスタからなる第１のカレントミラー回路とからな
るものを用い、第２の差動増幅回路として、第５、第６
のＭＯＳトランジスタを用いにて構成された差動入力部
と、これら第５、第６のＭＯＳトランジスタのそれぞれ
のドレインにそれぞれドレインを接続した第７、第８の
ＭＯＳトランジスタからなる第１のカレントミラー回路
とからなるものを用い、上記第４のＭＯＳトランジスタ
のドレインに発生する信号および上記第８のＭＯＳトラ
ンジスタのドレインに発生する信号に基づいた出力信号
を発生する出力バッファ回路とを設ける。
【０００７】ここで、特に、上記第１、第２のカレント
ミラー回路を構成するＭＯＳトランジスタのゲートを全
て接続し、上記第４のＭＯＳトランジスタのドレインと
上記第８のＭＯＳトランジスタのドレインとを接続して
上記出力バッファとしてのＣＭＯＳインバータの入力と
することとすれば、応答性を向上させる。また、上記第
１、第２、第７、第８のＭＯＳトランジスタのソースと
第１の電位供給源との間を共通して結ぶとともに流れる
電流を制御する第１の電流制御回路と、上記第３、第
４、第５、第６のＭＯＳトランジスタのソースと第２の
電位供給源との間を共通に結ぶとともに流れる電流を制
御する第２の電流制御回路との何れか一方または両方を
設けることにより、低消費電力化を一層進める。
ミラー回路を構成するＭＯＳトランジスタのゲートを全
て接続し、上記第４のＭＯＳトランジスタのドレインと
上記第８のＭＯＳトランジスタのドレインとを接続して
上記出力バッファとしてのＣＭＯＳインバータの入力と
することとすれば、応答性を向上させる。また、上記第
１、第２、第７、第８のＭＯＳトランジスタのソースと
第１の電位供給源との間を共通して結ぶとともに流れる
電流を制御する第１の電流制御回路と、上記第３、第
４、第５、第６のＭＯＳトランジスタのソースと第２の
電位供給源との間を共通に結ぶとともに流れる電流を制
御する第２の電流制御回路との何れか一方または両方を
設けることにより、低消費電力化を一層進める。
【０００８】また、上記第１、第２のＭＯＳトランジス
タのソースと第１の電位供給源との間を共通して結ぶと
ともに流れる電流を制御する第１の電流制御回路と、上
記第５、第６のＭＯＳトランジスタのソースと第２の電
位供給源との間を共通に結ぶとともに流れる電流を制御
する第２の制御回路とを設け、上記出力バッファとし
て、第４のＭＯＳトランジスタのドレインをゲートに接
続した第１導電型の第９のＭＯＳトランジスタと、第８
のＭＯＳトランジスタのドレインをゲートに接続した第
２導電型の第１０のＭＯＳトランジスタとを有し、上記
第９、第１０のＭＯＳトランジスタの互いのドレイン同
士を接続し、この接続点に出力信号を発生するものを用
いれば、上記出力バッファでの貫通電流を抑えて低消費
電力化を進めることが可能となる。
タのソースと第１の電位供給源との間を共通して結ぶと
ともに流れる電流を制御する第１の電流制御回路と、上
記第５、第６のＭＯＳトランジスタのソースと第２の電
位供給源との間を共通に結ぶとともに流れる電流を制御
する第２の制御回路とを設け、上記出力バッファとし
て、第４のＭＯＳトランジスタのドレインをゲートに接
続した第１導電型の第９のＭＯＳトランジスタと、第８
のＭＯＳトランジスタのドレインをゲートに接続した第
２導電型の第１０のＭＯＳトランジスタとを有し、上記
第９、第１０のＭＯＳトランジスタの互いのドレイン同
士を接続し、この接続点に出力信号を発生するものを用
いれば、上記出力バッファでの貫通電流を抑えて低消費
電力化を進めることが可能となる。
【０００９】第１の信号を発生するとともに、当該第１
の信号と周期が一致し、位相が異なる第２の信号を発生
する発振回路を備えた発振器であって、第１導電型のＭ
ＯＳトランジスタ対からなる差動入力部を有する第１の
差動増幅回路と、第２導電型のＭＯＳトランジスタ対か
らなる差動入力部を有する第２の差動増幅回路とを有
し、上記第１、第２の差動増幅回路にともに上記第１の
信号と、上記第２の信号に基づく差動増幅出力を発生せ
しめ、上記第１、第２の差動増幅回路のそれぞれの差動
増幅出力を結合して出力とする発振器を構成する。
の信号と周期が一致し、位相が異なる第２の信号を発生
する発振回路を備えた発振器であって、第１導電型のＭ
ＯＳトランジスタ対からなる差動入力部を有する第１の
差動増幅回路と、第２導電型のＭＯＳトランジスタ対か
らなる差動入力部を有する第２の差動増幅回路とを有
し、上記第１、第２の差動増幅回路にともに上記第１の
信号と、上記第２の信号に基づく差動増幅出力を発生せ
しめ、上記第１、第２の差動増幅回路のそれぞれの差動
増幅出力を結合して出力とする発振器を構成する。
【００１０】第１の信号を発生するとともに、当該第１
の信号と周期が一致し、位相が異なる第２の信号を発生
する発振回路を備えた発振器であって、上記第１の信号
をゲートに受ける第１導電型の第１のＭＯＳトランジス
タと、上記第２の信号をゲートに受ける第１導電型の第
２のＭＯＳトランジスタと、上記第１、第２のＭＯＳト
ランジスタのドレインにそれぞれ第２導電型の第３、第
４のＭＯＳトランジスタのドレインを接続し、これら第
３、第４のＭＯＳトランジスタの互いのゲート同士を接
続するとともに、上記第３のＭＯＳトランジスタのゲー
トとドレインとを接続してなる第１のカレントミラー回
路と、上記第１の信号をゲートに受ける上記第２導電型
の第５のＭＯＳトランジスタと、上記第２の信号をゲー
トに受ける上記第２導電型の第６のＭＯＳトランジスタ
と、上記第５、第６のＭＯＳトランジスタのドレインに
それぞれ上記第１導電型の第７、第８のＭＯＳトランジ
スタのドレインを接続し、これら第７、第８のＭＯＳト
ランジスタの互いのゲート同士を接続するとともに、上
記第７のＭＯＳトランジスタのゲートとドレインとを接
続してなる第２のカレントミラー回路と、上記第４のＭ
ＯＳトランジスタのドレインに発生する信号および上記
第８のＭＯＳトランジスタのドレインに発生する信号に
基づいた出力信号を発生する出力バッファ回路とから発
振器を構成しても良い。
の信号と周期が一致し、位相が異なる第２の信号を発生
する発振回路を備えた発振器であって、上記第１の信号
をゲートに受ける第１導電型の第１のＭＯＳトランジス
タと、上記第２の信号をゲートに受ける第１導電型の第
２のＭＯＳトランジスタと、上記第１、第２のＭＯＳト
ランジスタのドレインにそれぞれ第２導電型の第３、第
４のＭＯＳトランジスタのドレインを接続し、これら第
３、第４のＭＯＳトランジスタの互いのゲート同士を接
続するとともに、上記第３のＭＯＳトランジスタのゲー
トとドレインとを接続してなる第１のカレントミラー回
路と、上記第１の信号をゲートに受ける上記第２導電型
の第５のＭＯＳトランジスタと、上記第２の信号をゲー
トに受ける上記第２導電型の第６のＭＯＳトランジスタ
と、上記第５、第６のＭＯＳトランジスタのドレインに
それぞれ上記第１導電型の第７、第８のＭＯＳトランジ
スタのドレインを接続し、これら第７、第８のＭＯＳト
ランジスタの互いのゲート同士を接続するとともに、上
記第７のＭＯＳトランジスタのゲートとドレインとを接
続してなる第２のカレントミラー回路と、上記第４のＭ
ＯＳトランジスタのドレインに発生する信号および上記
第８のＭＯＳトランジスタのドレインに発生する信号に
基づいた出力信号を発生する出力バッファ回路とから発
振器を構成しても良い。
【００１１】ここで、上記第３、第４のＭＯＳトランジ
スタのゲートと上記第７、第８のＭＯＳトランジスタの
ゲートとを接続してあり、上記出力バッファ回路は、上
記第４のＭＯＳトランジスタのドレインと上記第８のＭ
ＯＳトランジスタのドレインとの接続点を入力端子に接
続したＣＭＯＳインバータであることも好ましい。
スタのゲートと上記第７、第８のＭＯＳトランジスタの
ゲートとを接続してあり、上記出力バッファ回路は、上
記第４のＭＯＳトランジスタのドレインと上記第８のＭ
ＯＳトランジスタのドレインとの接続点を入力端子に接
続したＣＭＯＳインバータであることも好ましい。
【００１２】また、上記出力バッファ回路は、上記第４
のＭＯＳトランジスタのドレインをゲートに接続した第
２導電型の第９のＭＯＳトランジスタと、上記第８のＭ
ＯＳトランジスタのドレインをゲートに接続した第１導
電型の第１０のＭＯＳトランジスタとを有し、上記第
９、第１０のＭＯＳトランジスタの互いのドレイン同士
を接続し、この接続点に出力信号を発生することも好ま
しい。
のＭＯＳトランジスタのドレインをゲートに接続した第
２導電型の第９のＭＯＳトランジスタと、上記第８のＭ
ＯＳトランジスタのドレインをゲートに接続した第１導
電型の第１０のＭＯＳトランジスタとを有し、上記第
９、第１０のＭＯＳトランジスタの互いのドレイン同士
を接続し、この接続点に出力信号を発生することも好ま
しい。
【００１３】また、上記第１、第２、第７、第８のＭＯ
Ｓトランジスタのソースと第１の電位供給源との間を共
通して結ぶとともに流れる電流を制御する第１の電流制
御回路と、上記第３、第４、第５、第６のＭＯＳトラン
ジスタのソースと上記第２の電位供給源との間を共通に
結ぶとともに流れる電流を制御する第２の電流制御回路
の何れか一方または両方を設けることも好ましい。
Ｓトランジスタのソースと第１の電位供給源との間を共
通して結ぶとともに流れる電流を制御する第１の電流制
御回路と、上記第３、第４、第５、第６のＭＯＳトラン
ジスタのソースと上記第２の電位供給源との間を共通に
結ぶとともに流れる電流を制御する第２の電流制御回路
の何れか一方または両方を設けることも好ましい。
【００１４】
【発明の実施の形態】
以下、添付図面を参照して本発明
の実施の形態を実施例に基づき詳細に説明する。
の実施の形態を実施例に基づき詳細に説明する。
【００１５】まず、本発明の第１実施例の発振器の構成
について図１を参照しながら説明する。同図において、
１、２は、それぞれ第１、第２のＭＯＳトランジスタと
してのＰチャネルＭＯＳトランジスタである。３、４は
それぞれ第３、第４のＭＯＳトランジスタとしてのＮチ
ャネルＭＯＳトランジスタである。ＮチャネルＭＯＳト
ランジスタ３はそのドレインとゲートとを接続してあ
り、このＮチャネルＭＯＳトランジスタ３とＮチャネル
ＭＯＳトランジスタ４の互いのゲート同士を接続するこ
とにより第１のカレントミラー回路ＣＭ１が構成されて
いる。また、ＮチャネルＭＯＳトランジスタ３、４のド
レインをそれぞれＰチャネルＭＯＳトランジスタ１、２
のドレインに接続することにより、ＰチャネルＭＯＳト
ランジスタ１、２のゲートに受ける信号を差動入力と
し、Ｐ、ＮチャネルＭＯＳトランジスタ２、４の接続点
である端子ｏｕｔｐに差動出力を発生する第１の差動回
路Ｄ１を構成してある。
について図１を参照しながら説明する。同図において、
１、２は、それぞれ第１、第２のＭＯＳトランジスタと
してのＰチャネルＭＯＳトランジスタである。３、４は
それぞれ第３、第４のＭＯＳトランジスタとしてのＮチ
ャネルＭＯＳトランジスタである。ＮチャネルＭＯＳト
ランジスタ３はそのドレインとゲートとを接続してあ
り、このＮチャネルＭＯＳトランジスタ３とＮチャネル
ＭＯＳトランジスタ４の互いのゲート同士を接続するこ
とにより第１のカレントミラー回路ＣＭ１が構成されて
いる。また、ＮチャネルＭＯＳトランジスタ３、４のド
レインをそれぞれＰチャネルＭＯＳトランジスタ１、２
のドレインに接続することにより、ＰチャネルＭＯＳト
ランジスタ１、２のゲートに受ける信号を差動入力と
し、Ｐ、ＮチャネルＭＯＳトランジスタ２、４の接続点
である端子ｏｕｔｐに差動出力を発生する第１の差動回
路Ｄ１を構成してある。
【００１６】５、６は、それぞれ第５、第６のＭＯＳト
ランジスタとしてのＮチャネルＭＯＳトランジスタであ
る。７、８はそれぞれ第７、第８のＭＯＳトランジスタ
としてのＰチャネルＭＯＳトランジスタである。Ｐチャ
ネルＭＯＳトランジスタ７はそのドレインとゲートとを
接続してあり、このＰチャネルＭＯＳトランジスタ７と
ＰチャネルＭＯＳトランジスタ８の互いのゲート同士を
接続することにより第２のカレントミラー回路ＣＭ２が
構成されている。また、ＰチャネルＭＯＳトランジスタ
７、８のドレインをそれぞれＮチャネルＭＯＳトランジ
スタ５、６のドレインに接続することにより、Ｎチャネ
ルＭＯＳトランジスタ５、６のゲートに受ける信号を差
動入力とし、Ｎ、ＰチャネルＭＯＳトランジスタ６、８
の接続点である端子ｏｕｔｎに差動出力を発生する第２
の差動回路Ｄ２を構成してある。
ランジスタとしてのＮチャネルＭＯＳトランジスタであ
る。７、８はそれぞれ第７、第８のＭＯＳトランジスタ
としてのＰチャネルＭＯＳトランジスタである。Ｐチャ
ネルＭＯＳトランジスタ７はそのドレインとゲートとを
接続してあり、このＰチャネルＭＯＳトランジスタ７と
ＰチャネルＭＯＳトランジスタ８の互いのゲート同士を
接続することにより第２のカレントミラー回路ＣＭ２が
構成されている。また、ＰチャネルＭＯＳトランジスタ
７、８のドレインをそれぞれＮチャネルＭＯＳトランジ
スタ５、６のドレインに接続することにより、Ｎチャネ
ルＭＯＳトランジスタ５、６のゲートに受ける信号を差
動入力とし、Ｎ、ＰチャネルＭＯＳトランジスタ６、８
の接続点である端子ｏｕｔｎに差動出力を発生する第２
の差動回路Ｄ２を構成してある。
【００１７】ＰチャネルＭＯＳトランジスタ１およびＮ
チャネルＭＯＳトランジスタ５のゲートは共通の端子Ｘ
Ｔに接続してあり、第１の信号を受ける。ＰチャネルＭ
ＯＳトランジスタ２およびＮチャネルＭＯＳトランジス
タ６のゲートは共通の端子ＸＴＮに接続してあり、第２
の信号を受ける。本例の発振器は、水晶発振回路の発振
出力を増幅して用いるものであり、水晶発振回路ＯＳ
は、図９に示したものと同様の構成であり、同図に示し
たものと同様の構成要素は同様の符号で示してある。こ
こで、ＣＭＯＳインバータＸ１の入力端子における信号
を第１の信号とし、出力端子における信号を第２の信号
としてある。インバータＸ１の入力端子は端子ＸＴに接
続してあり、出力端子は端子ＸＴＮに接続してあり、こ
れら第１、第２の信号に対する差動出力を発生する端子
ｏｕｔｐ、ｏｕｔｎを共通の端子ｏｕｔｐｎに接続して
ある。また、ＮチャネルＭＯＳトランジスタ３、４のゲ
ートおよびＰチャネルＭＯＳトランジスタ７、８のゲー
トは共通の端子ｂｉａｓｐｎに接続してある。
チャネルＭＯＳトランジスタ５のゲートは共通の端子Ｘ
Ｔに接続してあり、第１の信号を受ける。ＰチャネルＭ
ＯＳトランジスタ２およびＮチャネルＭＯＳトランジス
タ６のゲートは共通の端子ＸＴＮに接続してあり、第２
の信号を受ける。本例の発振器は、水晶発振回路の発振
出力を増幅して用いるものであり、水晶発振回路ＯＳ
は、図９に示したものと同様の構成であり、同図に示し
たものと同様の構成要素は同様の符号で示してある。こ
こで、ＣＭＯＳインバータＸ１の入力端子における信号
を第１の信号とし、出力端子における信号を第２の信号
としてある。インバータＸ１の入力端子は端子ＸＴに接
続してあり、出力端子は端子ＸＴＮに接続してあり、こ
れら第１、第２の信号に対する差動出力を発生する端子
ｏｕｔｐ、ｏｕｔｎを共通の端子ｏｕｔｐｎに接続して
ある。また、ＮチャネルＭＯＳトランジスタ３、４のゲ
ートおよびＰチャネルＭＯＳトランジスタ７、８のゲー
トは共通の端子ｂｉａｓｐｎに接続してある。
【００１８】Ａは出力バッファとしてのＣＭＯＳインバ
ータであり、端子ｏｕｔｐｎの信号により駆動され、出
力端子ｏｕｔより第１、第２の信号に対する差動出力を
発生する。
ータであり、端子ｏｕｔｐｎの信号により駆動され、出
力端子ｏｕｔより第１、第２の信号に対する差動出力を
発生する。
【００１９】次に本例の動作について図２の波形図を参
照ながら説明する。同図は電源端子ＶＳＳ（０Ｖ）、電
源端子ＶＤＤ（５Ｖ）として、電源端子ＶＳＳを基準と
した各端子の電圧波形を示してあり、以降に述べる各波
形図においても特に断らない限り同様の条件のものとす
る。
照ながら説明する。同図は電源端子ＶＳＳ（０Ｖ）、電
源端子ＶＤＤ（５Ｖ）として、電源端子ＶＳＳを基準と
した各端子の電圧波形を示してあり、以降に述べる各波
形図においても特に断らない限り同様の条件のものとす
る。
【００２０】端子ＸＴ、ＸＴＮにはそれぞれ図２（ａ）
のＸＴ、ＸＴＮに示すような電圧波形の第１、第２の信
号が印加される。これにより、端子ｂｉａｓｐｎに図２
（ｂ）に示すような電圧波形があらわれ、端子ｏｕｔｐ
ｎに図２（ｃ）に示す電圧波形が現れる。このような端
子ｏｕｔｐｎの信号は、ＣＭＯＳインバータＡを介して
図２（ｄ）に示すような電圧波形の信号として出力され
る。
のＸＴ、ＸＴＮに示すような電圧波形の第１、第２の信
号が印加される。これにより、端子ｂｉａｓｐｎに図２
（ｂ）に示すような電圧波形があらわれ、端子ｏｕｔｐ
ｎに図２（ｃ）に示す電圧波形が現れる。このような端
子ｏｕｔｐｎの信号は、ＣＭＯＳインバータＡを介して
図２（ｄ）に示すような電圧波形の信号として出力され
る。
【００２１】電源端子ＶＤＤ、ＶＳＳの電源電位の変
動、製造工程に起因する各素子の特性の変動があった場
合、第１、第２の差動増幅回路Ｄ１、Ｄ２では、これら
を構成する各ＭＯＳトランジスタの導電型が互いに逆に
なっていることから、互いの変動による影響を相殺し、
端子ｂｉａｓｐｎおよび端子ｏｕｔｐｎの信号の動作点
電位を電源端子ＶＤＤ、ＶＳＳ間の中間電位とする。こ
れにより端子ｏｕｔｐｎからは、第１の信号、第２の信
号の動作点電位に関わらず、これらの信号をデューティ
はそのままに増幅したものであり、かつ、動作点電位が
中間電位に一致した出力が得られる。ここで、ＣＭＯＳ
インバータＡのしきい値を予め定めた中間電位と一致さ
せてあるため、通常ＣＭＯＳインバータＡの出力のデュ
ーティは１／２となる。また、電源電位が変動しても、
端子ｏｕｔｐｎの出力はその動作点電位の変動幅に対し
て十分に大きな振幅を有する信号となっており、これを
受けるＣＭＯＳインバータＡの出力のデューティの変動
は抑えられたものとなる。
動、製造工程に起因する各素子の特性の変動があった場
合、第１、第２の差動増幅回路Ｄ１、Ｄ２では、これら
を構成する各ＭＯＳトランジスタの導電型が互いに逆に
なっていることから、互いの変動による影響を相殺し、
端子ｂｉａｓｐｎおよび端子ｏｕｔｐｎの信号の動作点
電位を電源端子ＶＤＤ、ＶＳＳ間の中間電位とする。こ
れにより端子ｏｕｔｐｎからは、第１の信号、第２の信
号の動作点電位に関わらず、これらの信号をデューティ
はそのままに増幅したものであり、かつ、動作点電位が
中間電位に一致した出力が得られる。ここで、ＣＭＯＳ
インバータＡのしきい値を予め定めた中間電位と一致さ
せてあるため、通常ＣＭＯＳインバータＡの出力のデュ
ーティは１／２となる。また、電源電位が変動しても、
端子ｏｕｔｐｎの出力はその動作点電位の変動幅に対し
て十分に大きな振幅を有する信号となっており、これを
受けるＣＭＯＳインバータＡの出力のデューティの変動
は抑えられたものとなる。
【００２２】また、端子ｂｉａｓｐｎにて第１、第２の
カレントミラー回路ＣＭ１、ＣＭ２を構成するＭＯＳト
ランジスタのゲートを接続してあるため、これらのゲー
トが中間電位付近にバイアスされることとなり、端子ｂ
ｉａｓｐｎによる接続が無い場合に比べて入力信号に対
する応答速度が向上する。
カレントミラー回路ＣＭ１、ＣＭ２を構成するＭＯＳト
ランジスタのゲートを接続してあるため、これらのゲー
トが中間電位付近にバイアスされることとなり、端子ｂ
ｉａｓｐｎによる接続が無い場合に比べて入力信号に対
する応答速度が向上する。
【００２３】次に本発明の第２実施例について図３を参
照しながら述べる。
照しながら述べる。
【００２４】図１の発振器は、第１、第２の信号の電圧
振幅が小さい場合、各端子の動作は、図３に示す回路の
ものとほぼ同じとなる。図３において、図１に示したも
のと同じ符号は同じ構成要素を示してあり、以下に述べ
る各図においても同様である。図３の回路では、破線に
て示す端子ｂｉａｓｐｎ、ｏｕｔｐｎを図１の回路から
廃し、端子ｏｕｔｐ、ｏｕｔｎをそれぞれＮチャネルＭ
ＯＳトランジスタ９のゲート、ＰチャネルＭＯＳトラン
ジスタ１０のゲートに接続したものとなっている。Ｎ、
ＰチャネルＭＯＳトランジスタ９、１０は出力バッファ
Ｂを構成する。
振幅が小さい場合、各端子の動作は、図３に示す回路の
ものとほぼ同じとなる。図３において、図１に示したも
のと同じ符号は同じ構成要素を示してあり、以下に述べ
る各図においても同様である。図３の回路では、破線に
て示す端子ｂｉａｓｐｎ、ｏｕｔｐｎを図１の回路から
廃し、端子ｏｕｔｐ、ｏｕｔｎをそれぞれＮチャネルＭ
ＯＳトランジスタ９のゲート、ＰチャネルＭＯＳトラン
ジスタ１０のゲートに接続したものとなっている。Ｎ、
ＰチャネルＭＯＳトランジスタ９、１０は出力バッファ
Ｂを構成する。
【００２５】図３の発振器の各端子の電圧波形は図４に
示すようになる。図４（ａ）には端子ＸＴ、ＸＴＮの電
圧波形を示してある。図４（ｂ）は端子ｂｉａｓｐ、ｂ
ｉａｓｎの電圧波形を示してあり、電源端子ＶＤＤ側の
波形が端子ｂｉａｓｐの電圧波形である。図４（ｃ）は
端子ｏｕｔｐ、ｏｕｔｎの電圧波形を示してあり、電源
端子ＶＤＤ側の波形が端子ｏｕｔｐの電圧波形である。
図４（ｄ）は端子の電圧波形を示してある。図４に示さ
れるように、第１、第２の差動増幅回路Ｄ１、Ｄ２の出
力、すなわち、端子ｏｕｔｐ、ｏｕｔｎの信号の特性
は、前者が立ち上がりの応答性に優れ、後者が立ち下が
りの応答性に優れる。このような第１、第２の差動増幅
回路の効果は、図１の発振器では、端子ｂｉａｓｐｎ、
ｏｕｔｐｎの接続によって結合されている。これに対
し、図３の発振器では、端子ｏｕｔｐ、ｏｕｔｎの信号
により、それぞれＮ、ＰチャネルＭＯＳトランジスタ
９、１０を駆動することにより、第１、第２の差動増幅
回路Ｄ１、Ｄ２の優れた点を結合している。すなわち、
この構成によってＮ、ＰチャネルＭＯＳトランジスタ
９、１０を同時に相補的にオン、オフさせることがで
き、出力バッファＢから１／２のデューティの出力が得
られるのである。このような出力も、図１のものと同
様、プロセス的な原因、発振動作による電源電位の変動
等の影響が抑えられたものとなる。しかも、出力バッフ
ァＢでは、以下に述べる第３実施例の回路構成とするこ
とにより図１のＣＭＯＳインバータＡに生じるような貫
通電流を大幅に減らすことが可能である。
示すようになる。図４（ａ）には端子ＸＴ、ＸＴＮの電
圧波形を示してある。図４（ｂ）は端子ｂｉａｓｐ、ｂ
ｉａｓｎの電圧波形を示してあり、電源端子ＶＤＤ側の
波形が端子ｂｉａｓｐの電圧波形である。図４（ｃ）は
端子ｏｕｔｐ、ｏｕｔｎの電圧波形を示してあり、電源
端子ＶＤＤ側の波形が端子ｏｕｔｐの電圧波形である。
図４（ｄ）は端子の電圧波形を示してある。図４に示さ
れるように、第１、第２の差動増幅回路Ｄ１、Ｄ２の出
力、すなわち、端子ｏｕｔｐ、ｏｕｔｎの信号の特性
は、前者が立ち上がりの応答性に優れ、後者が立ち下が
りの応答性に優れる。このような第１、第２の差動増幅
回路の効果は、図１の発振器では、端子ｂｉａｓｐｎ、
ｏｕｔｐｎの接続によって結合されている。これに対
し、図３の発振器では、端子ｏｕｔｐ、ｏｕｔｎの信号
により、それぞれＮ、ＰチャネルＭＯＳトランジスタ
９、１０を駆動することにより、第１、第２の差動増幅
回路Ｄ１、Ｄ２の優れた点を結合している。すなわち、
この構成によってＮ、ＰチャネルＭＯＳトランジスタ
９、１０を同時に相補的にオン、オフさせることがで
き、出力バッファＢから１／２のデューティの出力が得
られるのである。このような出力も、図１のものと同
様、プロセス的な原因、発振動作による電源電位の変動
等の影響が抑えられたものとなる。しかも、出力バッフ
ァＢでは、以下に述べる第３実施例の回路構成とするこ
とにより図１のＣＭＯＳインバータＡに生じるような貫
通電流を大幅に減らすことが可能である。
【００２６】次に第３実施例について説明する。
【００２７】本例は図３に示した発振器において、さら
に低消費電力化を進めたものである。以降の説明では便
宜上、上述の各図の発振器において水晶発振回路ＯＳを
除いた部分を増幅部と称する。図５に示す発振器では、
ＰチャネルＭＯＳトランジスタ１、２のソースと電源端
子ＶＤＤとの間に第１の電流制御回路としてＰチャネル
ＭＯＳトランジスタ１１を設け、ＮチャネルＭＯＳトラ
ンジスタ５、６のソースと電源端子ＶＳＳとの間に第２
の電流制御回路としてＮチャネルＭＯＳトランジスタ１
２を設けてある。ここで、Ｐ、ＮチャネルＭＯＳトラン
ジスタ１１、１２のゲートはそれぞれ“Ｌ”、“Ｈ”と
されることにより、電流供給を行い増幅部を動作状態と
する。また、それぞれ“Ｈ”、“Ｌ”とされることによ
り電流供給を停止して増幅部をスタンバイ状態とする。
なお、これらに変えて定電流回路を設けても良い。
に低消費電力化を進めたものである。以降の説明では便
宜上、上述の各図の発振器において水晶発振回路ＯＳを
除いた部分を増幅部と称する。図５に示す発振器では、
ＰチャネルＭＯＳトランジスタ１、２のソースと電源端
子ＶＤＤとの間に第１の電流制御回路としてＰチャネル
ＭＯＳトランジスタ１１を設け、ＮチャネルＭＯＳトラ
ンジスタ５、６のソースと電源端子ＶＳＳとの間に第２
の電流制御回路としてＮチャネルＭＯＳトランジスタ１
２を設けてある。ここで、Ｐ、ＮチャネルＭＯＳトラン
ジスタ１１、１２のゲートはそれぞれ“Ｌ”、“Ｈ”と
されることにより、電流供給を行い増幅部を動作状態と
する。また、それぞれ“Ｈ”、“Ｌ”とされることによ
り電流供給を停止して増幅部をスタンバイ状態とする。
なお、これらに変えて定電流回路を設けても良い。
【００２８】図５の発振器の各端子の電圧波形は図６
（ａ）、（ｃ）〜（ｅ）に示すようになり、電流波形を
図６（ｂ）に示してある。図６（ａ）は出力端子ｏｕｔ
の電圧波形を示してあり、同図（ｃ）には端子ＸＴ、Ｘ
ＴＮの電圧波形を示してあり、図同図（ｄ）には端子ｂ
ｉａｓｐ、ｂｉａｓｎの電圧波形を示してあり、同図
（ｅ）には端子ｏｕｔｐ、ｏｕｔｎの電圧波形を示して
ある。図６（ｂ）には、増幅部に流れる総電流値、ここ
では、各電源端子ＶＤＤ〜ＶＤＤに流れる電流値を総和
した電流波形を示してある。比較のために図３の発振器
の各端子について、図６（ａ）〜（ｅ）に対応する波形
をそれぞれ図７（ａ）〜（ｅ）に示した。図６（ｂ）、
図７（ｂ）に示されるように、図５の増幅部に流れる総
電流値が最大約５４０μＡであるのに対し、図３の増幅
部は最大１．３ｍＡであり、Ｐ、ＮチャネルＭＯＳトラ
ンジスタ１１、１２を設けることにより、大幅に総電流
値を減らし、低消費電力化を進めることが可能となる。
また、各波形図から分かるように、図３の発振器と同様
に端子ｏｕｔｐ、ｏｕｔｎの信号によってＮ、Ｐチャネ
ルＭＯＳトランジスタ９、１０を同時に相補的にオン、
オフさせることができ、同様の作用効果を奏するもので
ある。
（ａ）、（ｃ）〜（ｅ）に示すようになり、電流波形を
図６（ｂ）に示してある。図６（ａ）は出力端子ｏｕｔ
の電圧波形を示してあり、同図（ｃ）には端子ＸＴ、Ｘ
ＴＮの電圧波形を示してあり、図同図（ｄ）には端子ｂ
ｉａｓｐ、ｂｉａｓｎの電圧波形を示してあり、同図
（ｅ）には端子ｏｕｔｐ、ｏｕｔｎの電圧波形を示して
ある。図６（ｂ）には、増幅部に流れる総電流値、ここ
では、各電源端子ＶＤＤ〜ＶＤＤに流れる電流値を総和
した電流波形を示してある。比較のために図３の発振器
の各端子について、図６（ａ）〜（ｅ）に対応する波形
をそれぞれ図７（ａ）〜（ｅ）に示した。図６（ｂ）、
図７（ｂ）に示されるように、図５の増幅部に流れる総
電流値が最大約５４０μＡであるのに対し、図３の増幅
部は最大１．３ｍＡであり、Ｐ、ＮチャネルＭＯＳトラ
ンジスタ１１、１２を設けることにより、大幅に総電流
値を減らし、低消費電力化を進めることが可能となる。
また、各波形図から分かるように、図３の発振器と同様
に端子ｏｕｔｐ、ｏｕｔｎの信号によってＮ、Ｐチャネ
ルＭＯＳトランジスタ９、１０を同時に相補的にオン、
オフさせることができ、同様の作用効果を奏するもので
ある。
【００２９】さて、第３実施例では、第２実施例に述べ
た発振器について低消費電力化をすすめたものについて
述べたが、本発明はこれに限らず第１実施例にて述べた
発振器についても低消費電力化を進めることが可能であ
る。これについて図８に示す。ここで、図８（ａ）に示
すように、図１の発振器の増幅部はＣＭＯＳインバータ
ｉ１〜ｉ４にて表すことができる。なお、ＣＭＯＳイン
バータｉ１〜ｉ４と図１の発振器の増幅部の各トランジ
スタとの対応は、図１における各端子の接続関係を追っ
ていくことにより理解されるものであり、特に述べな
い。図８（ｂ）に示すようにＣＭＯＳインバータｉ１〜
ｉ４を構成する全てのＮチャネルＭＯＳトランジスタの
ソースと電源端子ＶＳＳとの間に共通の電流制御回路と
してのＮチャネルＭＯＳトランジスタ１３を設けても良
いし、これに加えて、同図（ｃ）に示すようにＣＭＯＳ
インバータｉ１〜ｉ４を構成する全てのＰチャネルＭＯ
Ｓトランジスタのソースと電源端子ＶＤＤとの間に共通
の電流制御回路としてのＰチャネルＭＯＳトランジスタ
１４を設けても良い。これら、Ｎ、ＰチャネルＭＯＳト
ランジスタ１３、１４についても、Ｐ、ＮチャネルＭＯ
Ｓトランジスタ１１、１２と同様に増幅部の動作状態、
スタンバイ状態に制御可能なものとしても良いし、これ
らに代えて定電流回路を設けても良い。
た発振器について低消費電力化をすすめたものについて
述べたが、本発明はこれに限らず第１実施例にて述べた
発振器についても低消費電力化を進めることが可能であ
る。これについて図８に示す。ここで、図８（ａ）に示
すように、図１の発振器の増幅部はＣＭＯＳインバータ
ｉ１〜ｉ４にて表すことができる。なお、ＣＭＯＳイン
バータｉ１〜ｉ４と図１の発振器の増幅部の各トランジ
スタとの対応は、図１における各端子の接続関係を追っ
ていくことにより理解されるものであり、特に述べな
い。図８（ｂ）に示すようにＣＭＯＳインバータｉ１〜
ｉ４を構成する全てのＮチャネルＭＯＳトランジスタの
ソースと電源端子ＶＳＳとの間に共通の電流制御回路と
してのＮチャネルＭＯＳトランジスタ１３を設けても良
いし、これに加えて、同図（ｃ）に示すようにＣＭＯＳ
インバータｉ１〜ｉ４を構成する全てのＰチャネルＭＯ
Ｓトランジスタのソースと電源端子ＶＤＤとの間に共通
の電流制御回路としてのＰチャネルＭＯＳトランジスタ
１４を設けても良い。これら、Ｎ、ＰチャネルＭＯＳト
ランジスタ１３、１４についても、Ｐ、ＮチャネルＭＯ
Ｓトランジスタ１１、１２と同様に増幅部の動作状態、
スタンバイ状態に制御可能なものとしても良いし、これ
らに代えて定電流回路を設けても良い。
【００３０】
【発明の効果】本発明によれば、第１の信号を発生する
とともに、当該第１の信号と周期が一致し、位相が異な
る第２の信号を発生する発振回路を備えた発振器におい
て、それぞれ第１、第２の導電型のＭＯＳトランジスタ
からなる差動入力部を有する第１、第２の差動増幅回路
の出力を結合し、１つの差動増幅回路として用いて、第
１の信号と、第２の信号との差動増幅を行うことによ
り、プロセス的な原因や発振動作による電源電位の変動
等の影響を受けることなく、第１の信号または第２の信
号を増幅して所定のデューティの出力を得ることが可能
となる。すなわち、第１の信号と第２の信号との差動増
幅を行うことにより、第１、第２の信号をそれらの動作
点電位にかかわらず、それらのデューティはそのままに
増幅でき、これら２つの差動増幅回路の出力を結合して
１つの出力とすることにより、出力の動作点電位がプロ
セス的な原因、発振動作による電源電位の変動等によっ
て変動することを抑えることが可能となるのである。こ
れにより、比較的にプロセス的な原因、発振動作による
電源電位の変動を受け易い低消費電力の発振器において
も、高精度に発振出力のデューティを１／２に設定する
ことが可能となる。
とともに、当該第１の信号と周期が一致し、位相が異な
る第２の信号を発生する発振回路を備えた発振器におい
て、それぞれ第１、第２の導電型のＭＯＳトランジスタ
からなる差動入力部を有する第１、第２の差動増幅回路
の出力を結合し、１つの差動増幅回路として用いて、第
１の信号と、第２の信号との差動増幅を行うことによ
り、プロセス的な原因や発振動作による電源電位の変動
等の影響を受けることなく、第１の信号または第２の信
号を増幅して所定のデューティの出力を得ることが可能
となる。すなわち、第１の信号と第２の信号との差動増
幅を行うことにより、第１、第２の信号をそれらの動作
点電位にかかわらず、それらのデューティはそのままに
増幅でき、これら２つの差動増幅回路の出力を結合して
１つの出力とすることにより、出力の動作点電位がプロ
セス的な原因、発振動作による電源電位の変動等によっ
て変動することを抑えることが可能となるのである。こ
れにより、比較的にプロセス的な原因、発振動作による
電源電位の変動を受け易い低消費電力の発振器において
も、高精度に発振出力のデューティを１／２に設定する
ことが可能となる。
【００３１】特に、請求項３記載の発明及び請求項６記
載の発明によれば、上記効果に加えて増幅部の応答性を
向上させることができる。また、請求項５記載の発明に
よれば、出力バッファでの貫通電流を抑えて低消費電力
化を進めることが可能となる。また、請求項６記載の発
明によれば、発振器の増幅部全体の消費電流値を減らす
ことができ、低消費電力化を一層進めることが可能とな
る。
載の発明によれば、上記効果に加えて増幅部の応答性を
向上させることができる。また、請求項５記載の発明に
よれば、出力バッファでの貫通電流を抑えて低消費電力
化を進めることが可能となる。また、請求項６記載の発
明によれば、発振器の増幅部全体の消費電流値を減らす
ことができ、低消費電力化を一層進めることが可能とな
る。
【図１】本発明の第１実施例の発振器の構成を説明する
ための説明図。
ための説明図。
【図２】図１の動作説明のための波形図。
【図３】本発明の第２実施例の発振器の構成を説明する
ための説明図。
ための説明図。
【図４】図３の動作説明のための波形図。
【図５】本発明の第２実施例の発振器の構成を説明する
ための説明図。
ための説明図。
【図６】図５の動作説明のための波形図。
【図７】図５の動作説明のための波形図。
【図８】本発明の他の発振器の構成を説明するための説
明図。
明図。
【図９】従来の発振器の構成を説明するための説明図。
Ｄ１ 第１の差動増幅回路
Ｄ２ 第２の差動増幅回路
１、２ ＰチャネルＭＯＳトランジスタ（第１、２の
ＭＯＳトランジスタ） ３、４ ＮチャネルＭＯＳトランジスタ（第３、４の
ＭＯＳトランジスタ） ５、６ ＮチャネルＭＯＳトランジスタ（第５、６の
ＭＯＳトランジスタ） ７、８ ＰチャネルＭＯＳトランジスタ（第７、８の
ＭＯＳトランジスタ） ９ ＮチャネルＭＯＳトランジスタ（第９のＭＯ
Ｓトランジスタ） １０ ＰチャネルＭＯＳトランジスタ（第１０のＭ
ＯＳトランジスタ） ＣＭ１ 第１のカレントミラー回路 ＣＭ２ 第２のカレントミラー回路 ＶＤＤ 電源端子（第１の電位供給源） ＶＳＳ 電源端子（第２の電位供給源） １１ ＰチャネルＭＯＳトランジスタ（第１の電流
制御回路） １２ ＮチャネルＭＯＳトランジスタ（第２の電流
制御回路） １３ ＮチャネルＭＯＳトランジスタ（第２の電流
制御回路） １４ ＰチャネルＭＯＳトランジスタ（第１の電流
制御回路）
ＭＯＳトランジスタ） ３、４ ＮチャネルＭＯＳトランジスタ（第３、４の
ＭＯＳトランジスタ） ５、６ ＮチャネルＭＯＳトランジスタ（第５、６の
ＭＯＳトランジスタ） ７、８ ＰチャネルＭＯＳトランジスタ（第７、８の
ＭＯＳトランジスタ） ９ ＮチャネルＭＯＳトランジスタ（第９のＭＯ
Ｓトランジスタ） １０ ＰチャネルＭＯＳトランジスタ（第１０のＭ
ＯＳトランジスタ） ＣＭ１ 第１のカレントミラー回路 ＣＭ２ 第２のカレントミラー回路 ＶＤＤ 電源端子（第１の電位供給源） ＶＳＳ 電源端子（第２の電位供給源） １１ ＰチャネルＭＯＳトランジスタ（第１の電流
制御回路） １２ ＮチャネルＭＯＳトランジスタ（第２の電流
制御回路） １３ ＮチャネルＭＯＳトランジスタ（第２の電流
制御回路） １４ ＰチャネルＭＯＳトランジスタ（第１の電流
制御回路）
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/00
H03F 3/45
H03K 3/00
H03B 5/00
Claims (6)
- 【請求項１】 第１の信号を発生するとともに、当該第
１の信号と周期が一致し、位相が異なる第２の信号を発
生する発振回路を備えた発振器であって、 第１導電型のＭＯＳトランジスタ対からなる差動入力部
を有する第１の差動増幅回路と、 第２導電型のＭＯＳトランジスタ対からなる差動入力部
を有する第２の差動増幅回路と を有し、上記第１、第２の差動増幅回路にともに上記第
１の信号と、上記第２の信号とを入力して上記第１、第
２の信号に基づく差動増幅出力を発生せしめ、上記第
１、第２の差動増幅回路のそれぞれの差動増幅出力を結
合して出力とすることを特徴とする発振器。 - 【請求項２】 第１の信号を発生するとともに、当該第
１の信号と周期が一致し、位相が異なる第２の信号を発
生する発振回路を備えた発振器であって、 上記 第１の信号をゲートに受ける第１導電型の第１のＭ
ＯＳトランジスタと、上記 第２の信号をゲートに受ける第１導電型の第２のＭ
ＯＳトランジスタと、 上記第１、第２のＭＯＳトランジスタのドレインにそれ
ぞれ第２導電型の第３、第４のＭＯＳトランジスタのド
レインを接続し、これら第３、第４のＭＯＳトランジス
タの互いのゲート同士を接続するとともに、上記第３の
ＭＯＳトランジスタのゲートとドレインとを接続してな
る第１のカレントミラー回路と、上記 第１の信号をゲートに受ける第２導電型の第５のＭ
ＯＳトランジスタと、上記 第２の信号をゲートに受ける第２導電型の第６のＭ
ＯＳトランジスタと、 上記第５、第６のＭＯＳトランジスタのドレインにそれ
ぞれ第１導電型の第７、第８のＭＯＳトランジスタのド
レインを接続し、これら第７、第８のＭＯＳトランジス
タの互いのゲート同士を接続するとともに、上記第７の
ＭＯＳトランジスタのゲートとドレインとを接続してな
る第２のカレントミラー回路と、 上記第４のＭＯＳトランジスタのドレインに発生する信
号および第８のＭＯＳトランジスタのドレインに発生す
る信号に基づいた出力信号を発生する出力バッファ回路
とを具備することを特徴とする発振器。 - 【請求項３】 上記第３、第４のＭＯＳトランジスタの
ゲートと上記第７、第８のＭＯＳトランジスタのゲート
とを接続してあり、上記出力バッファ回路は、上記第４
のＭＯＳトランジスタのドレインと上記第８のＭＯＳト
ランジスタのドレインとの接続点を入力端子に接続した
ＣＭＯＳインバータであることを特徴とする請求項２記
載の発振器。 - 【請求項４】 上記出力バッファ回路は、上記第４のＭ
ＯＳトランジスタのドレインをゲートに接続した第２導
電型の第９のＭＯＳトランジスタと、上記第８のＭＯＳ
トランジスタのドレインをゲートに接続した第１導電型
の第１０のＭＯＳトランジスタとを有し、上記第９、第
１０のＭＯＳトランジスタの互いのドレイン同士を接続
し、この接続点に出力信号を発生することを特徴とする
請求項２記載の発振器。 - 【請求項５】 上記第１、第２のＭＯＳトランジスタの
ソースを共通の第１の電流制御回路を介して第１の電位
供給源に接続し、上記第３、第４のＭＯＳトランジスタ
のソースを第２の電位供給源に接続し、上記第５、第６
のＭＯＳトランジスタのソースを共通の第２の電流制御
回路を介して上記第２の電位供給源に接続し、上記第
７、８のＭＯＳトランジスタのソースを上記第１の電位
供給源に接続し、上記第９、第１０のＭＯＳトランジス
タのソースをそれぞれ上記第２、第１の電位供給源に接
続したことを特徴とする請求項４記載の発振器。 - 【請求項６】 第１の信号を発生するとともに、当該第
１の信号と周期が一致し、位相が異なる第２の信号を発
生する発振回路を備えた発振器であって、 上記 第１の信号をゲートに受ける第１導電型の第１のＭ
ＯＳトランジスタと、上記 第２の信号をゲートに受ける第１導電型の第２のＭ
ＯＳトランジスタと、 上記第１、第２のＭＯＳトランジスタのドレインにそれ
ぞれ第２導電型の第３、第４のＭＯＳトランジスタのド
レインを接続し、これら第３、第４のＭＯＳトランジス
タの互いのゲート同士を接続するとともに、上記第３の
ＭＯＳトランジスタのゲートとドレインとを接続してな
る第１のカレントミラー回路と、上記 第１の信号をゲートに受ける第２導電型の第５のＭ
ＯＳトランジスタと、上記 第２の信号をゲートに受ける第２導電型の第６のＭ
ＯＳトランジスタと、 上記第５、第６のＭＯＳトランジスタのドレインにそれ
ぞれ第１導電型の第７、第８のＭＯＳトランジスタのド
レインを接続し、これら第７、第８のＭＯＳトランジス
タの互いのゲート同士を接続するとともに、上記第７の
ＭＯＳトランジスタのゲートとドレインとを接続してな
る第２のカレントミラー回路とを具備し、 上記第４のＭＯＳトランジスタのドレインと第８のＭＯ
Ｓトランジスタのドレインとの接続点を出力端子として
あるとともに、上記第３、第４のＭＯＳトランジスタの
ゲートと上記第７、第８のＭＯＳトランジスタのゲート
とを接続してあるとともに、上記第１、第２、第７、第
８のＭＯＳトランジスタのソースと第１の電位供給源と
の間を共通して結ぶとともに流れる電流を制御する第１
の電流制御回路と、上記第３、第４、第５、第６のＭＯ
Ｓトランジスタのソースと上記第２の電位供給源との間
を共通に結ぶとともに流れる電流を制御する第２の電流
制御回路の何れか一方または両方を設けたことを特徴と
する発振器。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31786297A JP3464372B2 (ja) | 1997-11-19 | 1997-11-19 | 発振器 |
| TW087118207A TW512589B (en) | 1997-11-19 | 1998-11-02 | Oscillation amplification circuit |
| KR1019980048110A KR100311296B1 (ko) | 1997-11-19 | 1998-11-11 | 발진 회로용 차동 증폭 회로 |
| US09/195,473 US6242980B1 (en) | 1997-11-19 | 1998-11-18 | Differential amplifier circuit |
| US09/838,864 US20010013810A1 (en) | 1997-11-19 | 2001-04-20 | Differential amplifier circuit |
| US10/326,369 US6731169B2 (en) | 1997-11-19 | 2002-12-20 | Differential amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31786297A JP3464372B2 (ja) | 1997-11-19 | 1997-11-19 | 発振器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11150471A JPH11150471A (ja) | 1999-06-02 |
| JP3464372B2 true JP3464372B2 (ja) | 2003-11-10 |
Family
ID=18092896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31786297A Expired - Fee Related JP3464372B2 (ja) | 1997-11-19 | 1997-11-19 | 発振器 |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US6242980B1 (ja) |
| JP (1) | JP3464372B2 (ja) |
| KR (1) | KR100311296B1 (ja) |
| TW (1) | TW512589B (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3464372B2 (ja) * | 1997-11-19 | 2003-11-10 | 日本プレシジョン・サーキッツ株式会社 | 発振器 |
| GB2342610B (en) | 1998-10-14 | 2003-01-15 | Heckett Multiserv Plc | Surface treatment of metal articles |
| US6380805B1 (en) * | 1999-11-19 | 2002-04-30 | Cirrus Logic, Inc. | Operational amplifier with multiple complementary P-channel and N-channel input pairs to reduce transconductance variation |
| US6429735B1 (en) * | 2001-08-29 | 2002-08-06 | National Semiconductor Corporation | High speed output buffer |
| US6864725B2 (en) * | 2002-06-05 | 2005-03-08 | Micron Technology, Inc. | Low current wide VREF range input buffer |
| JP4070533B2 (ja) * | 2002-07-26 | 2008-04-02 | 富士通株式会社 | 半導体集積回路装置 |
| KR100582545B1 (ko) * | 2003-12-23 | 2006-05-22 | 한국전자통신연구원 | 출력 전류의 왜곡이 보상된 트랜스컨덕터 회로 |
| KR100576716B1 (ko) * | 2003-12-23 | 2006-05-03 | 한국전자통신연구원 | 출력 전류의 왜곡이 보상된 트랜스컨덕터 회로 |
| US6975169B2 (en) * | 2004-01-21 | 2005-12-13 | International Business Machines Corporation | Low-voltage differential amplifier |
| US8174291B1 (en) * | 2004-06-24 | 2012-05-08 | Cypress Semiconductor Corporation | Buffer circuit with improved duty cycle distortion and method of using the same |
| US7355446B2 (en) * | 2005-05-20 | 2008-04-08 | Samsung Electronics Co., Ltd. | Voltage conversion circuit with stable transition delay characteristic |
| KR101109188B1 (ko) | 2005-12-27 | 2012-01-30 | 삼성전자주식회사 | Ｃｍｏｓ 증폭기의 플릭커 노이즈를 줄이는 장치 및 방법 |
| US20100117708A1 (en) * | 2008-11-11 | 2010-05-13 | Wei-Ta Chen | Voltage Level Converter without Phase Distortion |
| US8705217B2 (en) * | 2008-12-24 | 2014-04-22 | Stmicroelectronics Asia Pacific Pte Ltd | Electrostatic discharge protection circuit |
| JP2013026959A (ja) * | 2011-07-25 | 2013-02-04 | Renesas Electronics Corp | 信号変換回路、その信号変換回路を備えるアイソレータ回路及び信号変換方法 |
| US10333501B2 (en) * | 2017-06-29 | 2019-06-25 | SK Hynix Inc. | Buffer circuit and device including the same |
| CN109714008B (zh) * | 2018-12-11 | 2023-03-24 | 中山芯达电子科技有限公司 | 一种简易高增益放大电路 |
| JP2020136902A (ja) * | 2019-02-19 | 2020-08-31 | キオクシア株式会社 | 半導体装置及びメモリシステム |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05191162A (ja) * | 1991-09-18 | 1993-07-30 | Hitachi Ltd | 演算増幅器および回線終端装置 |
| JPH0613854A (ja) * | 1992-06-26 | 1994-01-21 | Hitachi Ltd | オフセット補正型コンパレータ及びこれを用いた回路 |
| JPH06104704A (ja) * | 1992-09-18 | 1994-04-15 | Mitsubishi Electric Corp | 半導体集積回路装置の入力回路 |
| JPH06268456A (ja) * | 1993-03-11 | 1994-09-22 | Nippondenso Co Ltd | 差動増幅器 |
| US5703532A (en) * | 1995-12-13 | 1997-12-30 | International Business Machines Corporation | Fully differential self-biased signal receiver |
| JP3464372B2 (ja) * | 1997-11-19 | 2003-11-10 | 日本プレシジョン・サーキッツ株式会社 | 発振器 |
-
1997
- 1997-11-19 JP JP31786297A patent/JP3464372B2/ja not_active Expired - Fee Related
-
1998
- 1998-11-02 TW TW087118207A patent/TW512589B/zh not_active IP Right Cessation
- 1998-11-11 KR KR1019980048110A patent/KR100311296B1/ko not_active IP Right Cessation
- 1998-11-18 US US09/195,473 patent/US6242980B1/en not_active Expired - Lifetime
-
2001
- 2001-04-20 US US09/838,864 patent/US20010013810A1/en not_active Abandoned
-
2002
- 2002-12-20 US US10/326,369 patent/US6731169B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US20010013810A1 (en) | 2001-08-16 |
| US6242980B1 (en) | 2001-06-05 |
| TW512589B (en) | 2002-12-01 |
| US20030095004A1 (en) | 2003-05-22 |
| KR19990045182A (ko) | 1999-06-25 |
| KR100311296B1 (ko) | 2001-12-17 |
| JPH11150471A (ja) | 1999-06-02 |
| US6731169B2 (en) | 2004-05-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030731 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080822 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090822 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090822 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100822 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110822 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120822 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130822 Year of fee payment: 10 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |