JP3393964B2 - 半導体集積回路及び半導体入力装置 - Google Patents
半導体集積回路及び半導体入力装置Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
Description
【０００１】
【発明の属する技術分野】本発明は、入力回路やノイズ
除去装置として利用されるシュミット回路等の半導体集
積回路及び半導体入力装置に関する。
除去装置として利用されるシュミット回路等の半導体集
積回路及び半導体入力装置に関する。
【０００２】
【従来の技術】近年、半導体集積回路の低電圧化及び低
消費電力化技術の進展に伴い、更なる低電圧化、ハイス
ピード化が進められている。その中でも特に動作電源電
圧範囲の拡大や、動作周波数範囲の拡大要求は強く、そ
のため、半導体集積回路の入力回路及び内部ロジック回
路の能力の向上が必須となってきている。
消費電力化技術の進展に伴い、更なる低電圧化、ハイス
ピード化が進められている。その中でも特に動作電源電
圧範囲の拡大や、動作周波数範囲の拡大要求は強く、そ
のため、半導体集積回路の入力回路及び内部ロジック回
路の能力の向上が必須となってきている。
【０００３】図２９は、従来のシュミット回路（第１の
従来回路）の構成を示す回路図である。
従来回路）の構成を示す回路図である。
【０００４】このシュミット回路は、半導体集積回路に
おける入力回路として設けられ、インバータ回路部１０
１を備えている。
おける入力回路として設けられ、インバータ回路部１０
１を備えている。
【０００５】インバータ回路部１０１は、外部入力信号
Ｖｉｎが各々のゲートに入力されるＰ−ＭＯＳトランジ
スタ（以下、単にＰ−ＭＯＳと記す）１０１ａ，１０１
ｂとＮ−ＭＯＳトランジスタ（以下、単にＮ−ＭＯＳと
記す）１０１ｃ，１０１ｄからなり、これらＰ−ＭＯＳ
１０１ａ，１０１ｂ及びＮ−ＭＯＳ１０１ｃ，１０１ｄ
が、電源電圧源ＶＤＤと接地電圧源ＶＳＳとの間で縦続
接続されている。
Ｖｉｎが各々のゲートに入力されるＰ−ＭＯＳトランジ
スタ（以下、単にＰ−ＭＯＳと記す）１０１ａ，１０１
ｂとＮ−ＭＯＳトランジスタ（以下、単にＮ−ＭＯＳと
記す）１０１ｃ，１０１ｄからなり、これらＰ−ＭＯＳ
１０１ａ，１０１ｂ及びＮ−ＭＯＳ１０１ｃ，１０１ｄ
が、電源電圧源ＶＤＤと接地電圧源ＶＳＳとの間で縦続
接続されている。
【０００６】すなわち、Ｐ−ＭＯＳ１０１ａと１０１ｂ
が相互接続される中間ノードＮ１と、Ｐ−ＭＯＳ１０１
ｂとＮ−ＭＯＳ１０１ｃが相互接続される中間ノードＮ
２と、Ｎ−ＭＯＳ１０１ｃと１０１ｄが相互接続される
中間ノードＮ３とをそれぞれ出力端子とする形で、イン
バータ回路１０１が構成され、外部入力信号Ｖｉｎをイ
ンバータ回路１０１によって反転信号Ｖｔｈｃとし出力
ノードＮ２より出力している。なお、中間ノードＮ１か
ら出力される信号をＶBH、また中間ノードＮ３から出力
される信号をＶBLとする。
が相互接続される中間ノードＮ１と、Ｐ−ＭＯＳ１０１
ｂとＮ−ＭＯＳ１０１ｃが相互接続される中間ノードＮ
２と、Ｎ−ＭＯＳ１０１ｃと１０１ｄが相互接続される
中間ノードＮ３とをそれぞれ出力端子とする形で、イン
バータ回路１０１が構成され、外部入力信号Ｖｉｎをイ
ンバータ回路１０１によって反転信号Ｖｔｈｃとし出力
ノードＮ２より出力している。なお、中間ノードＮ１か
ら出力される信号をＶBH、また中間ノードＮ３から出力
される信号をＶBLとする。
【０００７】出力信号Ｖｔｈｃは、インバータ回路１０
２ａ，１０２ｂ，１０２ｃで構成される増幅器１０２で
増幅され、この増幅器１０２から出力信号Ｖｏｕｔ及び
帰還制御信号ＶFBが出力されるようになっている。ここ
で、増幅器１０２は、前段インバータ回路部１０１より
出力される出力信号Ｖｔｈｃを初段インバータ回路１０
２ａで反転増幅して信号Ｖｔｈｃ１を生成し、次段の並
列接続されているインバータ回路１０２ｂ，１０２ｃで
信号Ｖｔｈｃ１を反転増幅し、前記出力信号Ｖｏｕｔと
帰還制御信号ＶFBを個々に生成出力している。
２ａ，１０２ｂ，１０２ｃで構成される増幅器１０２で
増幅され、この増幅器１０２から出力信号Ｖｏｕｔ及び
帰還制御信号ＶFBが出力されるようになっている。ここ
で、増幅器１０２は、前段インバータ回路部１０１より
出力される出力信号Ｖｔｈｃを初段インバータ回路１０
２ａで反転増幅して信号Ｖｔｈｃ１を生成し、次段の並
列接続されているインバータ回路１０２ｂ，１０２ｃで
信号Ｖｔｈｃ１を反転増幅し、前記出力信号Ｖｏｕｔと
帰還制御信号ＶFBを個々に生成出力している。
【０００８】また、前記インバータ回路１０２ｃより出
力される出力信号Ｖｏｕｔは、外部出力信号として出力
され、インバータ回路１０２ｂより出力される帰還制御
信号ＶFBは、前記インバータ回路部１０１中のノードＮ
１と接地電圧源ＶＳＳとの間に接続されたＰ−ＭＯＳ１
０３のゲート入力信号、及びノードＮ３と電源電圧源Ｖ
ＤＤとの間に接続されるＮ−ＭＯＳ１０４のゲート入力
信号として帰還出力されている。
力される出力信号Ｖｏｕｔは、外部出力信号として出力
され、インバータ回路１０２ｂより出力される帰還制御
信号ＶFBは、前記インバータ回路部１０１中のノードＮ
１と接地電圧源ＶＳＳとの間に接続されたＰ−ＭＯＳ１
０３のゲート入力信号、及びノードＮ３と電源電圧源Ｖ
ＤＤとの間に接続されるＮ−ＭＯＳ１０４のゲート入力
信号として帰還出力されている。
【０００９】このＰ−ＭＯＳ１０３及びＮ−ＭＯＳ１０
４は、各々のトランジスタ極性とは逆極性の電源にそれ
ぞれ接続されているため、インバータ回路部１０１の回
路閾値が変化するように該トランジスタ１０３，１０４
を動作させることで、図３０に示すようなヒステリシス
特性を実現している。つまり、本回路のヒステリシス特
性は、図３０において、外部入力信号Ｖｉｎを上げてい
くときは出力電圧Ｖｔｈｃは図中の経路ａを通り、Ｖ１
点に達すると経路ｂを通る。次に外部入力信号Ｖｉｎを
下げていくときは経路Ｃを通り、Ｖ２点に達すると経路
ｄを通る。この場合、Ｖ１〜Ｖ２間が本回路のヒステリ
シス幅となる。
４は、各々のトランジスタ極性とは逆極性の電源にそれ
ぞれ接続されているため、インバータ回路部１０１の回
路閾値が変化するように該トランジスタ１０３，１０４
を動作させることで、図３０に示すようなヒステリシス
特性を実現している。つまり、本回路のヒステリシス特
性は、図３０において、外部入力信号Ｖｉｎを上げてい
くときは出力電圧Ｖｔｈｃは図中の経路ａを通り、Ｖ１
点に達すると経路ｂを通る。次に外部入力信号Ｖｉｎを
下げていくときは経路Ｃを通り、Ｖ２点に達すると経路
ｄを通る。この場合、Ｖ１〜Ｖ２間が本回路のヒステリ
シス幅となる。
【００１０】なお、図３０中の破線で表された経路ｅは
インバータ回路部１０１の本来の入力／出力特性を示し
ている。また、図中Ｐ０点はインバータ回路部１０１の
本来の回路閾値電圧、Ｐ１点は経路ｂを通過する時のイ
ンバータ回路部１０１の回路閾値電圧、またＰ２点は経
路ｄを通過する時のインバータ回路部１０１の回路閾値
電圧をそれぞれ示している。
インバータ回路部１０１の本来の入力／出力特性を示し
ている。また、図中Ｐ０点はインバータ回路部１０１の
本来の回路閾値電圧、Ｐ１点は経路ｂを通過する時のイ
ンバータ回路部１０１の回路閾値電圧、またＰ２点は経
路ｄを通過する時のインバータ回路部１０１の回路閾値
電圧をそれぞれ示している。
【００１１】次に、図２９の回路の動作を説明する。外
部入力信号ＶｉｎがＶＳＳレベルにある場合は、Ｎ−Ｍ
ＯＳ１０１ｃ，１０１ｄは共にカットオフ状態、Ｐ−Ｍ
ＯＳ１０１ａ，１０１ｂはオン状態にあり、信号ＶBHと
信号Ｖｔｈｃは、ほぼＶＤＤレベルを出力し、出力信号
Ｖｏｕｔ及び帰還制御信号ＶFBも同様にＶＤＤレベルを
出力している。
部入力信号ＶｉｎがＶＳＳレベルにある場合は、Ｎ−Ｍ
ＯＳ１０１ｃ，１０１ｄは共にカットオフ状態、Ｐ−Ｍ
ＯＳ１０１ａ，１０１ｂはオン状態にあり、信号ＶBHと
信号Ｖｔｈｃは、ほぼＶＤＤレベルを出力し、出力信号
Ｖｏｕｔ及び帰還制御信号ＶFBも同様にＶＤＤレベルを
出力している。
【００１２】この状態で、帰還制御信号ＶFBがゲート入
力されるＰ−ＭＯＳ１０３とＮ−ＭＯＳ１０４は、それ
ぞれカットオフ状態及び順方向飽和状態（オン状態）と
なり、Ｎ−ＭＯＳ１０４は、電源電圧源ＶＤＤと中間ノ
ードＮ３との間に電源電圧源ＶＤＤを基準に順方向にダ
イオードを接続した状態と等価となる。
力されるＰ−ＭＯＳ１０３とＮ−ＭＯＳ１０４は、それ
ぞれカットオフ状態及び順方向飽和状態（オン状態）と
なり、Ｎ−ＭＯＳ１０４は、電源電圧源ＶＤＤと中間ノ
ードＮ３との間に電源電圧源ＶＤＤを基準に順方向にダ
イオードを接続した状態と等価となる。
【００１３】各部各素子が上記の状態で、外部入力信号
ＶｉｎがＶＳＳレベルよりＶＤＤレベルへ遷移する過渡
状態では、外部入力信号Ｖｉｎが各々ゲート入力される
Ｐ−ＭＯＳ１０１ａ，１０１ｂ及びＮ−ＭＯＳ１０１
ｃ，１０１ｄは、前述の状態からＰ−ＭＯＳ１０１ａ，
１０１ｂがカットオフ状態へ、Ｎ−ＭＯＳ１０１ｃ，１
０１ｄはオン状態へと遷移し、Ｐ−ＭＯＳ１０１ａ，１
０１ｂとＮ−ＭＯＳ１０１ｃ，１０１ｄとで直流電流経
路を形成しつつ、インバータ回路部１０１の出力信号Ｖ
ｔｈｃの電位を所望の電位であるＶＳＳレベルへ変化さ
せる。
ＶｉｎがＶＳＳレベルよりＶＤＤレベルへ遷移する過渡
状態では、外部入力信号Ｖｉｎが各々ゲート入力される
Ｐ−ＭＯＳ１０１ａ，１０１ｂ及びＮ−ＭＯＳ１０１
ｃ，１０１ｄは、前述の状態からＰ−ＭＯＳ１０１ａ，
１０１ｂがカットオフ状態へ、Ｎ−ＭＯＳ１０１ｃ，１
０１ｄはオン状態へと遷移し、Ｐ−ＭＯＳ１０１ａ，１
０１ｂとＮ−ＭＯＳ１０１ｃ，１０１ｄとで直流電流経
路を形成しつつ、インバータ回路部１０１の出力信号Ｖ
ｔｈｃの電位を所望の電位であるＶＳＳレベルへ変化さ
せる。
【００１４】しかし、前述の状態で帰還制御信号ＶFBが
帰還入力されるＮ−ＭＯＳ１０４は、電源電圧源ＶＤＤ
より中間ノードＮ３へ順方向にダイオード接続された状
態となっており、Ｐ−ＭＯＳ１０１ａ，１０１ｂとＮ−
ＭＯＳ１０１ｃ，１０１ｄとの縦続接続によって形成さ
れる直流電流経路のほかに、新たにＮ−ＭＯＳ１０４に
よる直流電流経路が発生することになり、Ｎ−ＭＯＳ１
０１ｃ，１０１ｄにとって電流負荷が増大する結果とな
る。
帰還入力されるＮ−ＭＯＳ１０４は、電源電圧源ＶＤＤ
より中間ノードＮ３へ順方向にダイオード接続された状
態となっており、Ｐ−ＭＯＳ１０１ａ，１０１ｂとＮ−
ＭＯＳ１０１ｃ，１０１ｄとの縦続接続によって形成さ
れる直流電流経路のほかに、新たにＮ−ＭＯＳ１０４に
よる直流電流経路が発生することになり、Ｎ−ＭＯＳ１
０１ｃ，１０１ｄにとって電流負荷が増大する結果とな
る。
【００１５】このＮ−ＭＯＳ１０４の電流負荷により、
インバータ回路部１０１の回路閾値がＶＤＤレベル側
（図３０のＰ１側）へ遷移せしめられ、ヒステリシス特
性を生成している。また、増幅器１０２内の初段インバ
ータ回路１０２ａの回路閾値を越え、帰還制御信号ＶFB
がＶＳＳレベルへ変化し、Ｎ−ＭＯＳ１０４を完全にカ
ットオフ状態となるまで、該Ｎ−ＭＯＳ１０４による直
流電流経路が生成されることになる。
インバータ回路部１０１の回路閾値がＶＤＤレベル側
（図３０のＰ１側）へ遷移せしめられ、ヒステリシス特
性を生成している。また、増幅器１０２内の初段インバ
ータ回路１０２ａの回路閾値を越え、帰還制御信号ＶFB
がＶＳＳレベルへ変化し、Ｎ−ＭＯＳ１０４を完全にカ
ットオフ状態となるまで、該Ｎ−ＭＯＳ１０４による直
流電流経路が生成されることになる。
【００１６】上述の動作は、外部入力信号ＶｉｎがＶＳ
ＳレベルからＶＤＤレベルへと遷移する過程について示
しているが、その逆にＶＤＤレベルからＶＳＳレベルへ
遷移する初期状態では、電流負荷経路が帰還制御信号Ｖ
FBの状態によりＮ−ＭＯＳ１０４からＰ−ＭＯＳ１０３
に変わり、各端子の電位変化は逆方向に変化する。この
ため、インバータ回路部１０１の回路閾値も同様にＶＳ
Ｓレベル側（図３０のＰ２側）へ遷移することになり、
ヒステリシス特性を生成する結果となる。
ＳレベルからＶＤＤレベルへと遷移する過程について示
しているが、その逆にＶＤＤレベルからＶＳＳレベルへ
遷移する初期状態では、電流負荷経路が帰還制御信号Ｖ
FBの状態によりＮ−ＭＯＳ１０４からＰ−ＭＯＳ１０３
に変わり、各端子の電位変化は逆方向に変化する。この
ため、インバータ回路部１０１の回路閾値も同様にＶＳ
Ｓレベル側（図３０のＰ２側）へ遷移することになり、
ヒステリシス特性を生成する結果となる。
【００１７】図３１は、上記第１の従来回路に関連した
スタンバイ機能付きシュミット回路の回路図であり、図
２９と共通の要素には同一の符号が付されている。
スタンバイ機能付きシュミット回路の回路図であり、図
２９と共通の要素には同一の符号が付されている。
【００１８】このシュミット回路は、前述の図２９に示
す第１の従来回路において、スタンバイモード時に動作
を停止して消費電力をゼロにするスタンバイ機能を付加
したものであり、インバータ回路部１０１の直流電流経
路に電流カット用のＰ−ＭＯＳ１１１とＮ−ＭＯＳ１１
２とを挿入している。
す第１の従来回路において、スタンバイモード時に動作
を停止して消費電力をゼロにするスタンバイ機能を付加
したものであり、インバータ回路部１０１の直流電流経
路に電流カット用のＰ−ＭＯＳ１１１とＮ−ＭＯＳ１１
２とを挿入している。
【００１９】スタンバイモード時（ＳＴＢＹ信号＝ＶＳ
Ｓレベル）には、Ｎ−ＭＯＳ１１２がＳＴＢＹ信号をゲ
ート入力してカットオフ状態となり、且つＰ−ＭＯＳ１
１１がインバータ回路１１３からのＳＴＢＹ信号の反転
信号をゲート入力してカットオフ状態となる。さらに、
Ｐ−ＭＯＳ１１４がオンしてノードＮ２をＶＤＤレベル
の電位に固定する。
Ｓレベル）には、Ｎ−ＭＯＳ１１２がＳＴＢＹ信号をゲ
ート入力してカットオフ状態となり、且つＰ−ＭＯＳ１
１１がインバータ回路１１３からのＳＴＢＹ信号の反転
信号をゲート入力してカットオフ状態となる。さらに、
Ｐ−ＭＯＳ１１４がオンしてノードＮ２をＶＤＤレベル
の電位に固定する。
【００２０】また、特開昭６２−９００２１号公報には
次のようなシュミット回路が開示されている。
次のようなシュミット回路が開示されている。
【００２１】図３２は、上記公報に開示されたシュミッ
ト回路（第２の従来回路）の構成を示す回路図である。
ト回路（第２の従来回路）の構成を示す回路図である。
【００２２】このシュミット回路は、半導体集積回路の
入力回路として設けられており、インバータ回路部２０
１，２０２を備えている。インバータ回路部２０１は、
Ｎ１１を出力端子とし、電源電圧源ＶＤＤと出力端子Ｎ
１１間にＰ−ＭＯＳ２０１ａが、また接地電圧源ＶＳＳ
と出力端子Ｎ１１間にＮ−ＭＯＳ２０１ｂがそれぞれ接
続されている。同様にインバータ回路部２０２はＮ１２
を出力端子とし電源電圧源ＶＤＤと出力端子Ｎ１２間に
Ｐ−ＭＯＳ２０２ａが、また接地電圧源ＶＳＳと出力端
子Ｎ１２間にＮ−ＭＯＳ２０２ｂがそれぞれ接続されて
いる。そして、これら各Ｐ−ＭＯＳ及びＮ−ＭＯＳのゲ
ートには外部入力信号Ｖｉｎが共通に入力され、出力端
子Ｎ１１よりＶBH信号が、また出力端子Ｎ１２よりＶBL
が生成出力されるようになっている。
入力回路として設けられており、インバータ回路部２０
１，２０２を備えている。インバータ回路部２０１は、
Ｎ１１を出力端子とし、電源電圧源ＶＤＤと出力端子Ｎ
１１間にＰ−ＭＯＳ２０１ａが、また接地電圧源ＶＳＳ
と出力端子Ｎ１１間にＮ−ＭＯＳ２０１ｂがそれぞれ接
続されている。同様にインバータ回路部２０２はＮ１２
を出力端子とし電源電圧源ＶＤＤと出力端子Ｎ１２間に
Ｐ−ＭＯＳ２０２ａが、また接地電圧源ＶＳＳと出力端
子Ｎ１２間にＮ−ＭＯＳ２０２ｂがそれぞれ接続されて
いる。そして、これら各Ｐ−ＭＯＳ及びＮ−ＭＯＳのゲ
ートには外部入力信号Ｖｉｎが共通に入力され、出力端
子Ｎ１１よりＶBH信号が、また出力端子Ｎ１２よりＶBL
が生成出力されるようになっている。
【００２３】外部入力信号Ｖｉｎを共通入力信号とする
インバータ回路部２０１，２０２は互いに並列に配置さ
れ、そのインバータ回路部２０１の出力端子Ｎ１１が次
段のインバータ回路部２０３のＰ−ＭＯＳ２０３ａのゲ
ート入力として、インバータ回路部２０２の出力端子Ｎ
１２が該インバータ回路部２０３のＮ−ＭＯＳ２０３ｂ
のゲート入力としてそれぞれ与えられている。
インバータ回路部２０１，２０２は互いに並列に配置さ
れ、そのインバータ回路部２０１の出力端子Ｎ１１が次
段のインバータ回路部２０３のＰ−ＭＯＳ２０３ａのゲ
ート入力として、インバータ回路部２０２の出力端子Ｎ
１２が該インバータ回路部２０３のＮ−ＭＯＳ２０３ｂ
のゲート入力としてそれぞれ与えられている。
【００２４】インバータ回路部２０３は出力端子Ｎ１３
を有し、電源電圧源ＶＤＤと出力端子Ｎ１３間にＰ−Ｍ
ＯＳ２０３ａが、また接地電圧源ＶＳＳと出力端子Ｎ１
３間にＮ−ＭＯＳ２０３ｂがそれぞれ接続された回路構
造となっている。そして、インバータ回路部２０３の出
力端子Ｎ１３より出力される出力信号Ｖｏｕｔは、外部
出力信号として生成される。
を有し、電源電圧源ＶＤＤと出力端子Ｎ１３間にＰ−Ｍ
ＯＳ２０３ａが、また接地電圧源ＶＳＳと出力端子Ｎ１
３間にＮ−ＭＯＳ２０３ｂがそれぞれ接続された回路構
造となっている。そして、インバータ回路部２０３の出
力端子Ｎ１３より出力される出力信号Ｖｏｕｔは、外部
出力信号として生成される。
【００２５】上記インバータ回路部２０１，２０２のそ
れぞれの回路閾値電圧をＶｔ201 ，Ｖｔ202 とすると、
インバータ回路部２０１において、Ｐ−ＭＯＳ２０１ａ
のトランジスタＷ／Ｌ比（以下、単にＷ／Ｌ比と記す。
但し、Ｗ：チャネル幅、Ｌ：チャネル長）を大きく、Ｎ
−ＭＯＳ２０１ｂのＷ／Ｌ比を小さくすることで、外部
入力信号Ｖｉｎに対するインバータ回路部２０１の回路
閾値電圧Ｖｔ201 を高電位側のＶｔ201 へ設定してい
る。
れぞれの回路閾値電圧をＶｔ201 ，Ｖｔ202 とすると、
インバータ回路部２０１において、Ｐ−ＭＯＳ２０１ａ
のトランジスタＷ／Ｌ比（以下、単にＷ／Ｌ比と記す。
但し、Ｗ：チャネル幅、Ｌ：チャネル長）を大きく、Ｎ
−ＭＯＳ２０１ｂのＷ／Ｌ比を小さくすることで、外部
入力信号Ｖｉｎに対するインバータ回路部２０１の回路
閾値電圧Ｖｔ201 を高電位側のＶｔ201 へ設定してい
る。
【００２６】その逆にインバータ回路部２０２は、Ｐ−
ＭＯＳ２０２ａのＷ／Ｌ比を小さく、Ｎ−ＭＯＳ２０２
ｂのＷ／Ｌ比を大きく設定することで、外部入力信号Ｖ
ｉｎに対するインバータ回路２０２の回路閾値電圧Ｖｔ
202 を低電圧側へ設定している。よって、インバータ回
路２０１，２０２の回路閾値電圧Ｖｔ201 ，Ｖｔ202を
個々に高電位側閾値電圧Ｖｔ201 、低電位側閾値電圧Ｖ
ｔ202 に設定することで、閾値電圧Ｖｔ201 ，Ｖｔ202
の差により図３３（ａ）のヒステリシス特性を得てい
る。
ＭＯＳ２０２ａのＷ／Ｌ比を小さく、Ｎ−ＭＯＳ２０２
ｂのＷ／Ｌ比を大きく設定することで、外部入力信号Ｖ
ｉｎに対するインバータ回路２０２の回路閾値電圧Ｖｔ
202 を低電圧側へ設定している。よって、インバータ回
路２０１，２０２の回路閾値電圧Ｖｔ201 ，Ｖｔ202を
個々に高電位側閾値電圧Ｖｔ201 、低電位側閾値電圧Ｖ
ｔ202 に設定することで、閾値電圧Ｖｔ201 ，Ｖｔ202
の差により図３３（ａ）のヒステリシス特性を得てい
る。
【００２７】
【発明が解決しようとする課題】しかしながら、上記第
１の従来回路（図２９，図３１）においては、ヒステリ
シス特性、特にヒステリシス幅を確保するために回路の
出力信号であるＶFB信号を自己帰還し、Ｐ−ＭＯＳ１０
３及びＮ−ＭＯＳ１０４を各動作状態に合わせ能動状態
とし電流負荷を付加することで、インバータ回路部１０
１の回路閾値を所望の値に変化させている。この電流負
荷の増大のために、回路の増幅度の劣化及び動作周波数
の低下を招くという問題があった。
１の従来回路（図２９，図３１）においては、ヒステリ
シス特性、特にヒステリシス幅を確保するために回路の
出力信号であるＶFB信号を自己帰還し、Ｐ−ＭＯＳ１０
３及びＮ−ＭＯＳ１０４を各動作状態に合わせ能動状態
とし電流負荷を付加することで、インバータ回路部１０
１の回路閾値を所望の値に変化させている。この電流負
荷の増大のために、回路の増幅度の劣化及び動作周波数
の低下を招くという問題があった。
【００２８】加えて、電源電圧源ＶＤＤの低下に伴うＭ
ＯＳトランジスタのチャネル・コンダクタンスの低下
（ＭＯＳトランジスタのオン抵抗の増大）及び相互コン
ダクタンスの低下（ＭＯＳトランジスタの駆動能力の低
下＝ドレイン電流の減少）により、シュミット回路の増
幅度が低下するだけでなく、出力信号Ｖｏｕｔの遅延が
増大するために低電源電圧下での動作が保証されないと
いう問題もあった。
ＯＳトランジスタのチャネル・コンダクタンスの低下
（ＭＯＳトランジスタのオン抵抗の増大）及び相互コン
ダクタンスの低下（ＭＯＳトランジスタの駆動能力の低
下＝ドレイン電流の減少）により、シュミット回路の増
幅度が低下するだけでなく、出力信号Ｖｏｕｔの遅延が
増大するために低電源電圧下での動作が保証されないと
いう問題もあった。
【００２９】また、上記第２の従来回路（図３２）にお
いては、以下に述べるような問題があった。
いては、以下に述べるような問題があった。
【００３０】外部入力信号ＶｉｎがＶＳＳレベルにある
場合、インバータ回路部２０１，２０２の各Ｐ−ＭＯＳ
２０１ａ，２０２ａはオン状態、各Ｎ−ＭＯＳ２０１
ｂ，２０２ｂはカットオフ状態にあり、各出力端子Ｎ１
１，Ｎ１２より出力されるＶBH，ＶBL信号は共にＶＤＤ
レベルを出力した状態となる。また、インバータ回路部
２０３では、前段インバータ回路２０１，２０２よりそ
れぞれ個々に生成出力されるＶBH，ＶBL信号をゲート入
力とするＰ−ＭＯＳ２０３ａはカットオフ状態、Ｎ−Ｍ
ＯＳ２０３ｂはオン状態であるため、出力端子Ｎ１３よ
り出力されるＶｏｕｔ信号はＶＳＳレベルを出力してい
る。
場合、インバータ回路部２０１，２０２の各Ｐ−ＭＯＳ
２０１ａ，２０２ａはオン状態、各Ｎ−ＭＯＳ２０１
ｂ，２０２ｂはカットオフ状態にあり、各出力端子Ｎ１
１，Ｎ１２より出力されるＶBH，ＶBL信号は共にＶＤＤ
レベルを出力した状態となる。また、インバータ回路部
２０３では、前段インバータ回路２０１，２０２よりそ
れぞれ個々に生成出力されるＶBH，ＶBL信号をゲート入
力とするＰ−ＭＯＳ２０３ａはカットオフ状態、Ｎ−Ｍ
ＯＳ２０３ｂはオン状態であるため、出力端子Ｎ１３よ
り出力されるＶｏｕｔ信号はＶＳＳレベルを出力してい
る。
【００３１】この状態で外部入力信号ＶｉｎがＶＳＳレ
ベルからＶＤＤレベルへ遷移する過渡状態では、インバ
ータ回路部２０２の低電位回路閾値電圧Ｖｔ202 を変え
る外部入力信号Ｖｉｎが入力された場合、インバータ回
路部２０２の出力であるＶBL信号はＶＤＤレベルからＶ
ＳＳレベルへ変化し、インバータ回路部２０３のＮ−Ｍ
ＯＳ２０３ｂを完全にカットオフ状態とする。この状態
では、インバータ回路部２０３のＰ−ＭＯＳ２０３ａ，
Ｎ−ＭＯＳ２０３ｂのゲート入力信号であるＶBH信号及
びＶBL信号はそれぞれＶＤＤレベル、ＶＳＳレベルを出
力し、共にＰ−ＭＯＳ２０３ａ及びＮ−ＭＯＳ２０３ｂ
はカットオフ状態となっている。
ベルからＶＤＤレベルへ遷移する過渡状態では、インバ
ータ回路部２０２の低電位回路閾値電圧Ｖｔ202 を変え
る外部入力信号Ｖｉｎが入力された場合、インバータ回
路部２０２の出力であるＶBL信号はＶＤＤレベルからＶ
ＳＳレベルへ変化し、インバータ回路部２０３のＮ−Ｍ
ＯＳ２０３ｂを完全にカットオフ状態とする。この状態
では、インバータ回路部２０３のＰ−ＭＯＳ２０３ａ，
Ｎ−ＭＯＳ２０３ｂのゲート入力信号であるＶBH信号及
びＶBL信号はそれぞれＶＤＤレベル、ＶＳＳレベルを出
力し、共にＰ−ＭＯＳ２０３ａ及びＮ−ＭＯＳ２０３ｂ
はカットオフ状態となっている。
【００３２】よって、この状態ではインバータ回路部２
０３の出力端子Ｎ１３はＰ−ＭＯＳ２０３ａ、Ｎ−ＭＯ
Ｓ２０３ｂで駆動されない状態にあるため、出力される
Ｖｏｕｔ信号はハイ・インピーダンス状態であり、低周
波域の外部入力信号Ｖｉｎが入力される回路応答では、
回路動作が保証させない欠点がある。
０３の出力端子Ｎ１３はＰ−ＭＯＳ２０３ａ、Ｎ−ＭＯ
Ｓ２０３ｂで駆動されない状態にあるため、出力される
Ｖｏｕｔ信号はハイ・インピーダンス状態であり、低周
波域の外部入力信号Ｖｉｎが入力される回路応答では、
回路動作が保証させない欠点がある。
【００３３】上記の状態より更に外部入力信号Ｖｉｎが
インバータ回路２０２の低閾値電圧Ｖｔ202 を越えて上
昇し、インバータ回路２０１の高電位側回路閾値電圧Ｖ
ｔ201 以上になった場合、インバータ回路部２０１のＶ
BH信号はＶＤＤレベルからＶＳＳレベルへ反転出力し、
インバータ回路部２０３のＰ−ＭＯＳ２０３ａはオン状
態となる。その結果、インバータ回路部２０３の出力端
子Ｎ１３より出力されるＶｏｕｔ信号はＶＤＤレベルを
出力する。よって、図３３（ｂ）のａからｂの経路を遷
移する入出力特性を生成している。
インバータ回路２０２の低閾値電圧Ｖｔ202 を越えて上
昇し、インバータ回路２０１の高電位側回路閾値電圧Ｖ
ｔ201 以上になった場合、インバータ回路部２０１のＶ
BH信号はＶＤＤレベルからＶＳＳレベルへ反転出力し、
インバータ回路部２０３のＰ−ＭＯＳ２０３ａはオン状
態となる。その結果、インバータ回路部２０３の出力端
子Ｎ１３より出力されるＶｏｕｔ信号はＶＤＤレベルを
出力する。よって、図３３（ｂ）のａからｂの経路を遷
移する入出力特性を生成している。
【００３４】上記で述べた動作は外部入力信号Ｖｉｎが
ＶＳＳレベルからＶＤＤレベルへと遷移する過程につい
て示しているが、その逆にＶＤＤレベルからＶＳＳレベ
ルへ遷移する初期状態では、インバータ回路部２０１，
２０２よりそれぞれ出力されるＶBH信号及びＶBL信号が
共にＶＳＳレベルを出力した状態であり、上記と同様に
インバータ回路部２０３では、このＶBH信号及びＶBL信
号がそれぞれゲート入力されるＰ−ＭＯＳ２０３ａはオ
ン状態、Ｎ−ＭＯＳ２０３ｂはカットオフ状態であり、
出力端子Ｎ１３より出力されるＶｏｕｔ信号は、ＶＤＤ
レベルを出力している。
ＶＳＳレベルからＶＤＤレベルへと遷移する過程につい
て示しているが、その逆にＶＤＤレベルからＶＳＳレベ
ルへ遷移する初期状態では、インバータ回路部２０１，
２０２よりそれぞれ出力されるＶBH信号及びＶBL信号が
共にＶＳＳレベルを出力した状態であり、上記と同様に
インバータ回路部２０３では、このＶBH信号及びＶBL信
号がそれぞれゲート入力されるＰ−ＭＯＳ２０３ａはオ
ン状態、Ｎ−ＭＯＳ２０３ｂはカットオフ状態であり、
出力端子Ｎ１３より出力されるＶｏｕｔ信号は、ＶＤＤ
レベルを出力している。
【００３５】この状態で、外部入力信号ＶｉｎがＶＤＤ
レベルからＶＳＳレベルへ変化する過渡応答での各端子
状態は、上述の外部入力信号ＶｉｎがＶＳＳレベルから
ＶＤＤレベルへ変化する過渡応答とは逆の電位方向に遷
移することになり、インバータ回路部２０１の高電位側
閾値電圧Ｖｔ201 を下回る外部入力信号Ｖｉｎが入力さ
れた場合、インバータ回路部２０１の出力信号ＶBHはＶ
ＳＳレベルからＶＤＤレベルへ反転し、インバータ回路
部２０３のＰ−ＭＯＳ２０３ａを完全にカットオフ状態
とする。
レベルからＶＳＳレベルへ変化する過渡応答での各端子
状態は、上述の外部入力信号ＶｉｎがＶＳＳレベルから
ＶＤＤレベルへ変化する過渡応答とは逆の電位方向に遷
移することになり、インバータ回路部２０１の高電位側
閾値電圧Ｖｔ201 を下回る外部入力信号Ｖｉｎが入力さ
れた場合、インバータ回路部２０１の出力信号ＶBHはＶ
ＳＳレベルからＶＤＤレベルへ反転し、インバータ回路
部２０３のＰ−ＭＯＳ２０３ａを完全にカットオフ状態
とする。
【００３６】よって、外部入力信号Ｖｉｎが高電位側閾
値電圧Ｖｔ201 をＶＤＤレベル側からＶＳＳレベル側へ
遷移した場合、インバータ回路部２０３の出力端子Ｎ１
３はハイ・インピーダンス状態となり同様に出力端子Ｎ
１３を駆動していない状態にあり、低周波数域の外部入
力信号Ｖｉｎが入力される回路応答では、回路動作が保
証されない欠点がある。
値電圧Ｖｔ201 をＶＤＤレベル側からＶＳＳレベル側へ
遷移した場合、インバータ回路部２０３の出力端子Ｎ１
３はハイ・インピーダンス状態となり同様に出力端子Ｎ
１３を駆動していない状態にあり、低周波数域の外部入
力信号Ｖｉｎが入力される回路応答では、回路動作が保
証されない欠点がある。
【００３７】その後、外部入力信号Ｖｉｎがインバータ
回路部２０２の低電位側回路閾値電圧Ｖｔ202 以下にな
った場合、インバータ回路部２０２の出力信号ＶBLはＶ
ＳＳレベルからＶＤＤレベルへ反転（変化）するため、
インバータ回路部２０３のＮ−ＭＯＳ２０３ｂがオン状
態となる。その結果、インバータ回路部２０３の出力端
子Ｎ１３より出力されるＶｏｕｔ信号はＶＳＳレベルを
出力し、図３３（ｂ）のｃからｄの経路を遷移する入出
力特性を生成する結果となる。
回路部２０２の低電位側回路閾値電圧Ｖｔ202 以下にな
った場合、インバータ回路部２０２の出力信号ＶBLはＶ
ＳＳレベルからＶＤＤレベルへ反転（変化）するため、
インバータ回路部２０３のＮ−ＭＯＳ２０３ｂがオン状
態となる。その結果、インバータ回路部２０３の出力端
子Ｎ１３より出力されるＶｏｕｔ信号はＶＳＳレベルを
出力し、図３３（ｂ）のｃからｄの経路を遷移する入出
力特性を生成する結果となる。
【００３８】上記で述べたように外部入力信号Ｖｉｎが
ＶＳＳレベルからＶＤＤレベルへ遷移する過程において
は、図３３（ｂ）中のａからｂの経路を遷移し、外部入
力信号ＶｉｎがＶＤＤレベルからＶＳＳレベルへ遷移す
る場合にはｃからｄの経路を遷移することでヒステリシ
ス特性を生成している。
ＶＳＳレベルからＶＤＤレベルへ遷移する過程において
は、図３３（ｂ）中のａからｂの経路を遷移し、外部入
力信号ＶｉｎがＶＤＤレベルからＶＳＳレベルへ遷移す
る場合にはｃからｄの経路を遷移することでヒステリシ
ス特性を生成している。
【００３９】また、図３３（ｂ）の入力電圧Ｖｉｎの範
中で低電圧閾値電圧Ｖｔ202 から高電圧閾値電圧Ｖｔ20
1 の区間をヒステリシス幅とすると、このＶｔ202 から
Ｖｔ201 間のヒステリシス範中へＶＳＳレベルからＶＤ
Ｄレベルへ、あるいはＶＤＤレベルからＶＳＳレベルへ
変化する外部入力信号Ｖｉｎが与えられた場合、その外
部入力信号Ｖｉｎがヒステリシス範中へ入る直前の外部
入力電圧Ｖｉｎに対応する外部出力電圧Ｖｏｕｔの状態
をインバータ回路部２０３のＰ−ＭＯＳ２０３ａ及びＮ
−ＭＯＳ２０３ｂのドレイン容量、Ｐ−ＭＯＳ２０３ａ
及びＮ−ＭＯＳ２０３ｂのドレインを相互接続する配線
容量及び出力端子Ｎ１３に接続される外部負荷容量に出
力電位を保持することでヒステリシス特性を維持してい
る。
中で低電圧閾値電圧Ｖｔ202 から高電圧閾値電圧Ｖｔ20
1 の区間をヒステリシス幅とすると、このＶｔ202 から
Ｖｔ201 間のヒステリシス範中へＶＳＳレベルからＶＤ
Ｄレベルへ、あるいはＶＤＤレベルからＶＳＳレベルへ
変化する外部入力信号Ｖｉｎが与えられた場合、その外
部入力信号Ｖｉｎがヒステリシス範中へ入る直前の外部
入力電圧Ｖｉｎに対応する外部出力電圧Ｖｏｕｔの状態
をインバータ回路部２０３のＰ−ＭＯＳ２０３ａ及びＮ
−ＭＯＳ２０３ｂのドレイン容量、Ｐ−ＭＯＳ２０３ａ
及びＮ−ＭＯＳ２０３ｂのドレインを相互接続する配線
容量及び出力端子Ｎ１３に接続される外部負荷容量に出
力電位を保持することでヒステリシス特性を維持してい
る。
【００４０】よって、このヒステリシス幅範中内の外部
入力信号Ｖｉｎが入力された場合、本回路より出力され
るＶｏｕｔ信号は上記インバータ回路部２０３の出力端
子Ｎ１３に付随する寄生容量及び外部負荷容量に依存す
る特性となり、回路動作が保証されない欠点がある。さ
らに、図３３（ｃ）に示すように、外部入力信号Ｖｉｎ
の振幅がＶＳＳレベル側及びＶＤＤレベル側にオフセッ
ト電圧を持つ高周波域の入力信号Ｖｉｎであった場合、
インバータ回路部２０２の低閾値電圧Ｖｔ202とＶＳＳ
レベル側オフセット電圧との電位差が極小になればなる
ほど、インバータ回路部２０３の出力端子Ｎ１３に付随
する寄生的な負荷容量及び外部負荷容量をＶＳＳレベル
に駆動している期間が短縮されるため、出力端子Ｎ１３
に付随する上記負荷を完全にＶＳＳレベルに駆動できな
い結果を招き、回路応答が不安定となる欠点がある。
入力信号Ｖｉｎが入力された場合、本回路より出力され
るＶｏｕｔ信号は上記インバータ回路部２０３の出力端
子Ｎ１３に付随する寄生容量及び外部負荷容量に依存す
る特性となり、回路動作が保証されない欠点がある。さ
らに、図３３（ｃ）に示すように、外部入力信号Ｖｉｎ
の振幅がＶＳＳレベル側及びＶＤＤレベル側にオフセッ
ト電圧を持つ高周波域の入力信号Ｖｉｎであった場合、
インバータ回路部２０２の低閾値電圧Ｖｔ202とＶＳＳ
レベル側オフセット電圧との電位差が極小になればなる
ほど、インバータ回路部２０３の出力端子Ｎ１３に付随
する寄生的な負荷容量及び外部負荷容量をＶＳＳレベル
に駆動している期間が短縮されるため、出力端子Ｎ１３
に付随する上記負荷を完全にＶＳＳレベルに駆動できな
い結果を招き、回路応答が不安定となる欠点がある。
【００４１】同様に、インバータ回路部２０１の高電位
側閾値電圧Ｖｔ201 とＶＤＤレベル側オフセット電圧と
の電位差が極小になればなるほど、インバータ回路部２
０３の出力端子Ｎ１３に付随する寄生的な負荷容量及び
外部負荷容量をＶＤＤレベルに駆動している期間が短縮
されるため、出力端子Ｎ１３に付随する上記負荷を完全
にＶＤＤレベルに駆動できない結果を招き、回路応答が
不安定となる欠点がある。
側閾値電圧Ｖｔ201 とＶＤＤレベル側オフセット電圧と
の電位差が極小になればなるほど、インバータ回路部２
０３の出力端子Ｎ１３に付随する寄生的な負荷容量及び
外部負荷容量をＶＤＤレベルに駆動している期間が短縮
されるため、出力端子Ｎ１３に付随する上記負荷を完全
にＶＤＤレベルに駆動できない結果を招き、回路応答が
不安定となる欠点がある。
【００４２】さらに、電源電圧源ＶＤＤが低電源電圧の
状況下ではＰ−ＭＯＳ及びＮ−ＭＯＳのＶｇｓ（ゲート
・ソース間電圧）の減少に伴いチャネル・コンダクタン
スの低下（ＭＯＳトランジスタのオン抵抗の増大）及び
相互コンダクタンスの低下（ＭＯＳトランジスタの駆動
能力の低下＝ドレイン電流の減少）により、回路増幅度
の低下が顕著になる。よって、上記の欠点及び問題が電
源電圧源ＶＤＤの低下と共に顕著に発生し、回路動作が
保証されない欠点がある。
状況下ではＰ−ＭＯＳ及びＮ−ＭＯＳのＶｇｓ（ゲート
・ソース間電圧）の減少に伴いチャネル・コンダクタン
スの低下（ＭＯＳトランジスタのオン抵抗の増大）及び
相互コンダクタンスの低下（ＭＯＳトランジスタの駆動
能力の低下＝ドレイン電流の減少）により、回路増幅度
の低下が顕著になる。よって、上記の欠点及び問題が電
源電圧源ＶＤＤの低下と共に顕著に発生し、回路動作が
保証されない欠点がある。
【００４３】このように上記第１及び第２の従来回路で
は、動作電源電圧範囲及び動作周波数範囲の拡大が困難
であった。
は、動作電源電圧範囲及び動作周波数範囲の拡大が困難
であった。
【００４４】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、低電源電圧下
での動作を飛躍的に向上させることができる半導体集積
回路を提供することである。またその他の目的は、幅広
い周波数領域における安定動作を保証する半導体集積回
路を提供することである。さらにその他の目的は、低電
源電圧下での動作を飛躍的に向上させることができ、し
かも幅広い周波数領域における安定動作を保証する半導
体入力装置を提供することである。
するためになされたもので、その目的は、低電源電圧下
での動作を飛躍的に向上させることができる半導体集積
回路を提供することである。またその他の目的は、幅広
い周波数領域における安定動作を保証する半導体集積回
路を提供することである。さらにその他の目的は、低電
源電圧下での動作を飛躍的に向上させることができ、し
かも幅広い周波数領域における安定動作を保証する半導
体入力装置を提供することである。
【００４５】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明の半導体集積回路の特徴は、第１の入力
ノードと低電源との間に接続され、外部入力信号により
導通制御される第１の入力トランジスタと、高電源と前
記第１の入力ノードとの間に接続され前記第１の入力ト
ランジスタの定電流負荷となる第１の定電流負荷手段
と、高電源と出力ノードとの間に接続され、前記第１の
入力ノードの電位に基づき導通制御される第１の出力ト
ランジスタと、高電源と前記第１の入力ノードとの間に
接続され、帰還制御信号に基づき導通制御される第１の
出力電流制御用トランジスタとで構成されるＰ型カレン
トミラー回路と、高電源と第２の入力ノードとの間に接
続され、前記外部入力信号により前記第１の入力トラン
ジスタに対して相補的に動作する第２の入力トランジス
タと、前記第２の入力ノードと低電源との間に接続さ
れ、前記第２の入力トランジスタの定電流負荷となる第
２の定電流負荷手段と、前記出力ノードと低電源との間
に接続され、前記第２の入力ノードの電位に基づき導通
制御される第２の出力トランジスタと、前記第２の入力
ノードと低電源との間に接続され、前記帰還制御信号に
基づき導通制御される第２の出力電流制御用トランジス
タとで構成されるＮ型カレントミラー回路と、前記出力
ノードへ出力される出力電圧を増幅し、その増幅出力の
一方を前記帰還制御信号として出力し、他方を外部出力
信号として出力する増幅器とを備えたことを特徴とす
る。
に、第１の発明の半導体集積回路の特徴は、第１の入力
ノードと低電源との間に接続され、外部入力信号により
導通制御される第１の入力トランジスタと、高電源と前
記第１の入力ノードとの間に接続され前記第１の入力ト
ランジスタの定電流負荷となる第１の定電流負荷手段
と、高電源と出力ノードとの間に接続され、前記第１の
入力ノードの電位に基づき導通制御される第１の出力ト
ランジスタと、高電源と前記第１の入力ノードとの間に
接続され、帰還制御信号に基づき導通制御される第１の
出力電流制御用トランジスタとで構成されるＰ型カレン
トミラー回路と、高電源と第２の入力ノードとの間に接
続され、前記外部入力信号により前記第１の入力トラン
ジスタに対して相補的に動作する第２の入力トランジス
タと、前記第２の入力ノードと低電源との間に接続さ
れ、前記第２の入力トランジスタの定電流負荷となる第
２の定電流負荷手段と、前記出力ノードと低電源との間
に接続され、前記第２の入力ノードの電位に基づき導通
制御される第２の出力トランジスタと、前記第２の入力
ノードと低電源との間に接続され、前記帰還制御信号に
基づき導通制御される第２の出力電流制御用トランジス
タとで構成されるＮ型カレントミラー回路と、前記出力
ノードへ出力される出力電圧を増幅し、その増幅出力の
一方を前記帰還制御信号として出力し、他方を外部出力
信号として出力する増幅器とを備えたことを特徴とす
る。
【００４６】
【００４７】第２の発明の半導体入力装置の特徴は、外
部入力信号を正の定電流に変換する正定電流源、及び該
正定電流源の出力電流を制御する第１の出力電流制御用
トランジスタを有するＰ型カレントミラー回路と、前記
外部入力信号を負の定電流に変換する負定電流源、及び
該負定電流源の出力電流を制御する第２の出力電流制御
用トランジスタを有するＮ型カレントミラー回路とを相
互接続した電流加算器を有する入力装置と、前記入力装
置より出力される出力信号を増幅する増幅器とを備え、
前記第１の出力電流制御用トランジスタは、前記Ｐ型カ
レントミラー回路の回路閾値電圧を所定の値に設定し、
前記第２の出力電流制御用トランジスタは、前記Ｎ型カ
レントミラー回路の回路閾値電圧を所定の値に設定する
機能を有し、前記増幅器は、外部出力信号の生成用とし
て構成すると共に、前記第１及び第２の出力電流制御用
トランジスタの駆動用として構成したことを特徴とす
る。
部入力信号を正の定電流に変換する正定電流源、及び該
正定電流源の出力電流を制御する第１の出力電流制御用
トランジスタを有するＰ型カレントミラー回路と、前記
外部入力信号を負の定電流に変換する負定電流源、及び
該負定電流源の出力電流を制御する第２の出力電流制御
用トランジスタを有するＮ型カレントミラー回路とを相
互接続した電流加算器を有する入力装置と、前記入力装
置より出力される出力信号を増幅する増幅器とを備え、
前記第１の出力電流制御用トランジスタは、前記Ｐ型カ
レントミラー回路の回路閾値電圧を所定の値に設定し、
前記第２の出力電流制御用トランジスタは、前記Ｎ型カ
レントミラー回路の回路閾値電圧を所定の値に設定する
機能を有し、前記増幅器は、外部出力信号の生成用とし
て構成すると共に、前記第１及び第２の出力電流制御用
トランジスタの駆動用として構成したことを特徴とす
る。
【００４８】この第２の発明である半導体入力装置によ
れば、入力装置は、Ｐ型とＮ型カレントミラー回路を相
互接続した電流加算器を有するので、該入力装置の出力
電圧は前記Ｐ型とＮ型カレントミラー回路の出力電流比
によってのみ決定される。さらに、前記入力装置にＰ型
とＮ型カレントミラー回路を使用したことにより、入力
電圧（外部入力信号）に対応した出力電流が得られる。
Ｐ型とＮ型カレントミラー回路にそれぞれ第１と第２の
出力電流制御用トランジスタを設けたので、第１と第２
の出力電流制御用トランジスタの出力電流制御作用によ
りＰ型とＮ型カレントミラー回路の各々の回路閾値を所
望の値に設定することができるようになる。
れば、入力装置は、Ｐ型とＮ型カレントミラー回路を相
互接続した電流加算器を有するので、該入力装置の出力
電圧は前記Ｐ型とＮ型カレントミラー回路の出力電流比
によってのみ決定される。さらに、前記入力装置にＰ型
とＮ型カレントミラー回路を使用したことにより、入力
電圧（外部入力信号）に対応した出力電流が得られる。
Ｐ型とＮ型カレントミラー回路にそれぞれ第１と第２の
出力電流制御用トランジスタを設けたので、第１と第２
の出力電流制御用トランジスタの出力電流制御作用によ
りＰ型とＮ型カレントミラー回路の各々の回路閾値を所
望の値に設定することができるようになる。
【００４９】第３の発明の半導体集積回路の特徴は、外
部入力信号を正の定電流に変換する正定電流源、及び該
正定電流源の出力電流を制御する第１の出力電流制御用
トランジスタを有し、高電位基準電圧を基に定電流を出
力するＰ型カレントミラー回路と、前記外部入力信号を
負の定電流に変換する負定電流源、及び該負定電流源の
出力電流を制御する第２の出力電流制御用トランジスタ
を有し、低電位基準電圧を基に定電流を出力するＮ型カ
レントミラー回路とを相互接続した電流加算器を具備し
た入力装置を備え、前記第１の出力電流制御用トランジ
スタは、前記Ｐ型カレントミラー回路の回路閾値電圧を
所定の値に設定し、前記第２の出力電流制御用トランジ
スタは、前記Ｎ型カレントミラー回路の回路閾値電圧を
所定の値に設定する機能を有し、前記入力装置より出力
される出力信号を増幅して、外部出力信号を生成すると
共に前記第１及び第２の出力電流制御用トランジスタ駆
動用の帰還制御信号を生成する増幅器を設けたことを特
徴とする。
部入力信号を正の定電流に変換する正定電流源、及び該
正定電流源の出力電流を制御する第１の出力電流制御用
トランジスタを有し、高電位基準電圧を基に定電流を出
力するＰ型カレントミラー回路と、前記外部入力信号を
負の定電流に変換する負定電流源、及び該負定電流源の
出力電流を制御する第２の出力電流制御用トランジスタ
を有し、低電位基準電圧を基に定電流を出力するＮ型カ
レントミラー回路とを相互接続した電流加算器を具備し
た入力装置を備え、前記第１の出力電流制御用トランジ
スタは、前記Ｐ型カレントミラー回路の回路閾値電圧を
所定の値に設定し、前記第２の出力電流制御用トランジ
スタは、前記Ｎ型カレントミラー回路の回路閾値電圧を
所定の値に設定する機能を有し、前記入力装置より出力
される出力信号を増幅して、外部出力信号を生成すると
共に前記第１及び第２の出力電流制御用トランジスタ駆
動用の帰還制御信号を生成する増幅器を設けたことを特
徴とする。
【００５０】
【００５１】
【００５２】
【００５３】
【００５４】
【００５５】第４の発明である半導体入力装置の特徴
は、外部入力信号を正の定電流に変換する正定電流源、
及び該正定電流源の出力電流を制御する第１の出力電流
制御用トランジスタを有し、高電位基準電圧を基に定電
流を出力するＰ型カレントミラー回路と、前記外部入力
信号を負の定電流に変換する負定電流源、及び該負定電
流源の出力電流を制御する第２の出力電流制御用トラン
ジスタを有し、低電位基準電圧を基に定電流を出力する
Ｎ型カレントミラー回路とを相互接続した電流加算器を
有する入力装置と、前記入力装置より出力される出力信
号を増幅して、外部出力信号を生成すると共に前記第１
及び第２の出力電流制御用トランジスタ駆動用の帰還制
御信号を生成する増幅器とを備えた単位入力装置を複数
個設け、前記第１の出力電流制御用トランジスタは、前
記Ｐ型カレントミラー回路の回路閾値電圧を所定の値に
設定し、前記第２の出力電流制御用トランジスタは、前
記Ｎ型カレントミラー回路の回路閾値電圧を所定の値に
設定する機能を有し、前記高電位基準電圧及び前記低電
位基準電圧を発生する基準電圧発生回路を具備したこと
を特徴とする。
は、外部入力信号を正の定電流に変換する正定電流源、
及び該正定電流源の出力電流を制御する第１の出力電流
制御用トランジスタを有し、高電位基準電圧を基に定電
流を出力するＰ型カレントミラー回路と、前記外部入力
信号を負の定電流に変換する負定電流源、及び該負定電
流源の出力電流を制御する第２の出力電流制御用トラン
ジスタを有し、低電位基準電圧を基に定電流を出力する
Ｎ型カレントミラー回路とを相互接続した電流加算器を
有する入力装置と、前記入力装置より出力される出力信
号を増幅して、外部出力信号を生成すると共に前記第１
及び第２の出力電流制御用トランジスタ駆動用の帰還制
御信号を生成する増幅器とを備えた単位入力装置を複数
個設け、前記第１の出力電流制御用トランジスタは、前
記Ｐ型カレントミラー回路の回路閾値電圧を所定の値に
設定し、前記第２の出力電流制御用トランジスタは、前
記Ｎ型カレントミラー回路の回路閾値電圧を所定の値に
設定する機能を有し、前記高電位基準電圧及び前記低電
位基準電圧を発生する基準電圧発生回路を具備したこと
を特徴とする。
【００５６】この第６の発明である半導体入力装置によ
れば、Ｐ型及びＮ型カレントミラー回路の回路閾値電圧
の設定が容易になる。さらに、各単位入力装置の個々の
回路閾値電圧のバラツキが最小となる。
れば、Ｐ型及びＮ型カレントミラー回路の回路閾値電圧
の設定が容易になる。さらに、各単位入力装置の個々の
回路閾値電圧のバラツキが最小となる。
【００５７】
【００５８】
【００５９】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１は、本発明の半導体集積回路の
第１実施形態に係るシュミット回路の基本構成を示すブ
ロック図である。
基づいて説明する。図１は、本発明の半導体集積回路の
第１実施形態に係るシュミット回路の基本構成を示すブ
ロック図である。
【００６０】このシュミット回路は、半導体集積回路に
おける入力回路（入力装置）として設けられ、外部入力
信号Ｖｉｎに応じて第１の定電流出力を送出するＰ型カ
レントミラー回路１０と、このＰ型カレントミラー回路
１０に対して相補的に動作し外部入力信号Ｖｉｎに応じ
て第２の定電流出力を送出するＮ型カレントミラー回路
２０と、これらのカレントミラー回路１０，２０の共通
出力端子（出力ノード）Ｎ１１に共通接続された増幅器
３０とを備えている。
おける入力回路（入力装置）として設けられ、外部入力
信号Ｖｉｎに応じて第１の定電流出力を送出するＰ型カ
レントミラー回路１０と、このＰ型カレントミラー回路
１０に対して相補的に動作し外部入力信号Ｖｉｎに応じ
て第２の定電流出力を送出するＮ型カレントミラー回路
２０と、これらのカレントミラー回路１０，２０の共通
出力端子（出力ノード）Ｎ１１に共通接続された増幅器
３０とを備えている。
【００６１】増幅器３０の一方の出力は、外部出力信号
Ｖｏｕｔとして出力され、他方の出力は帰還制御信号Ｖ
FBとしてＰ型及びＮ型カレントミラー回路１０，２０へ
与えられる。そして、前記Ｐ型カレントミラー回路１０
は、増幅器３０からの帰還制御信号ＶFBにより前記第１
の定電流出力を制御し、同様にＮ型カレントミラー回路
２０は帰還制御信号ＶFBにより前記第２の定電流出力を
制御するように構成されている。
Ｖｏｕｔとして出力され、他方の出力は帰還制御信号Ｖ
FBとしてＰ型及びＮ型カレントミラー回路１０，２０へ
与えられる。そして、前記Ｐ型カレントミラー回路１０
は、増幅器３０からの帰還制御信号ＶFBにより前記第１
の定電流出力を制御し、同様にＮ型カレントミラー回路
２０は帰還制御信号ＶFBにより前記第２の定電流出力を
制御するように構成されている。
【００６２】なお、本発明は、前記Ｐ型とＮ型カレント
ミラー回路１０，２０を相互接続した回路を電流加算器
として、この電流加算器を複数個設けるように構成した
場合であっても適用される。
ミラー回路１０，２０を相互接続した回路を電流加算器
として、この電流加算器を複数個設けるように構成した
場合であっても適用される。
【００６３】本回路の構成を図２〜図４を用いて具体的
に説明する。図２は、図１のシュミット回路の具体的構
成を示す回路図である。図３（ａ），（ｂ）は、Ｐ型カ
レントミラー回路１０を説明するための図であり、同図
（ａ）は動作説明図、同図（ｂ）は入力出力特性を示す
図である。図４（ａ），（ｂ）は、Ｎ型カレントミラー
回路２０を説明するための図であり、同図（ａ）は動作
説明図、同図（ｂ）は入力出力特性を示す図である。
に説明する。図２は、図１のシュミット回路の具体的構
成を示す回路図である。図３（ａ），（ｂ）は、Ｐ型カ
レントミラー回路１０を説明するための図であり、同図
（ａ）は動作説明図、同図（ｂ）は入力出力特性を示す
図である。図４（ａ），（ｂ）は、Ｎ型カレントミラー
回路２０を説明するための図であり、同図（ａ）は動作
説明図、同図（ｂ）は入力出力特性を示す図である。
【００６４】図２及び図３（ａ）に示すように、Ｐ型カ
レントミラー回路１０は、電源電圧源ＶＤＤと接地電圧
源ＶＳＳとの間に第１の入力ノードＮ１２を介して直列
接続されたＰ−ＭＯＳ１０ａ（第１の定電流負荷手段）
及びＮ−ＭＯＳ１０ｂ（第１の入力トランジスタ）と、
電源電圧源ＶＤＤと前記出力ノードＮ１１に接続された
Ｐ−ＭＯＳ１０ｃ（第１の出力トランジスタ）と、電源
電圧源ＶＤＤとノードＮ１２との間に接続されたＰ−Ｍ
ＯＳ１０ｄ（第１の出力電流制御用トランジスタ）とで
構成されている。
レントミラー回路１０は、電源電圧源ＶＤＤと接地電圧
源ＶＳＳとの間に第１の入力ノードＮ１２を介して直列
接続されたＰ−ＭＯＳ１０ａ（第１の定電流負荷手段）
及びＮ−ＭＯＳ１０ｂ（第１の入力トランジスタ）と、
電源電圧源ＶＤＤと前記出力ノードＮ１１に接続された
Ｐ−ＭＯＳ１０ｃ（第１の出力トランジスタ）と、電源
電圧源ＶＤＤとノードＮ１２との間に接続されたＰ−Ｍ
ＯＳ１０ｄ（第１の出力電流制御用トランジスタ）とで
構成されている。
【００６５】すなわち、このＰ型カレントミラー回路１
０は、外部入力信号Ｖｉｎがゲートに接続されているＮ
−ＭＯＳ１０ｂと、ゲート及びドレインが共通接続され
たＰ−ＭＯＳ１０ａとが、各ドレインで共通接続される
ことにより、入力ノードＮ１２に出力電圧ＶBHを生成し
ている。この出力電圧ＶBHをゲート入力するＰ−ＭＯＳ
１０ｃのゲートは、Ｐ−ＭＯＳ１０ａのゲート及びドレ
インと前記入力ノードＮ１２で共通接続され、相互のゲ
ート入力電圧は常に同電位である。
０は、外部入力信号Ｖｉｎがゲートに接続されているＮ
−ＭＯＳ１０ｂと、ゲート及びドレインが共通接続され
たＰ−ＭＯＳ１０ａとが、各ドレインで共通接続される
ことにより、入力ノードＮ１２に出力電圧ＶBHを生成し
ている。この出力電圧ＶBHをゲート入力するＰ−ＭＯＳ
１０ｃのゲートは、Ｐ−ＭＯＳ１０ａのゲート及びドレ
インと前記入力ノードＮ１２で共通接続され、相互のゲ
ート入力電圧は常に同電位である。
【００６６】Ｐ−ＭＯＳ１０ｄは、Ｐ−ＭＯＳ１０ａと
並列の関係に配置され、各々がドレインで共通接続され
ている。Ｐ−ＭＯＳ１０ｄの入力ゲートには、増幅器３
０より出力される帰還制御信号ＶFBが入力され、該帰還
制御信号ＶFBの影響を常に反映可能な状態にある。
並列の関係に配置され、各々がドレインで共通接続され
ている。Ｐ−ＭＯＳ１０ｄの入力ゲートには、増幅器３
０より出力される帰還制御信号ＶFBが入力され、該帰還
制御信号ＶFBの影響を常に反映可能な状態にある。
【００６７】一方、Ｐ−ＭＯＳ１０ａは、ゲートとドレ
インが共通接続されているため、常に飽和状態にあり、
外部入力信号Ｖｉｎによって制御されるＮ−ＭＯＳ１０
ｂの定電流負荷として働く。従って、Ｐ−ＭＯＳ１０ａ
とＮ−ＭＯＳ１０ｂ間に流れる定電流は、外部入力信号
ＶｉｎによってＮ−ＭＯＳ１０ｂを制御することで所望
の値に設定することが可能である。
インが共通接続されているため、常に飽和状態にあり、
外部入力信号Ｖｉｎによって制御されるＮ−ＭＯＳ１０
ｂの定電流負荷として働く。従って、Ｐ−ＭＯＳ１０ａ
とＮ−ＭＯＳ１０ｂ間に流れる定電流は、外部入力信号
ＶｉｎによってＮ−ＭＯＳ１０ｂを制御することで所望
の値に設定することが可能である。
【００６８】ここで、図３（ａ）に示すように、当該Ｐ
型カレントミラー回路１０において、Ｐ−ＭＯＳ１０ａ
及びＮ−ＭＯＳ１０ｂに流れる電流をＩ11とし、Ｐ−Ｍ
ＯＳ１０ｃに流れる電流をＩ12とした場合に、Ｉ11とＩ
12の関係は次のようにして導出される。但し、Ｐ−ＭＯ
Ｓ１０ａに流れる電流をＩP10aとし、Ｎ−ＭＯＳ１０ｂ
に流れる電流をＩN10bとする。また、ＶFB＝ＶＤＤレベ
ル（Ｐ−ＭＯＳ１０ｄ＝カットオフ状態）であり、その
他のトランジスタは全て飽和領域で動作していると仮定
する。
型カレントミラー回路１０において、Ｐ−ＭＯＳ１０ａ
及びＮ−ＭＯＳ１０ｂに流れる電流をＩ11とし、Ｐ−Ｍ
ＯＳ１０ｃに流れる電流をＩ12とした場合に、Ｉ11とＩ
12の関係は次のようにして導出される。但し、Ｐ−ＭＯ
Ｓ１０ａに流れる電流をＩP10aとし、Ｎ−ＭＯＳ１０ｂ
に流れる電流をＩN10bとする。また、ＶFB＝ＶＤＤレベ
ル（Ｐ−ＭＯＳ１０ｄ＝カットオフ状態）であり、その
他のトランジスタは全て飽和領域で動作していると仮定
する。
【００６９】各トランジスタの電流方程式は、
【数１】
と表現される。ここで、μN 及びμp はそれぞれＮ−Ｍ
ＯＳ及びＰ−ＭＯＳのキャリア移動度（絶対値）であ
り、Ｃｏｘはゲート絶縁膜の単位面積当たりの容量であ
り、Ｗ10a ，Ｗ10b はそれぞれＰ−ＭＯＳ１０ａ及びＮ
−ＭＯＳ１０ｂのチャネル幅であり、Ｌはチャネル長
（同一）である。また、｜Ｖｔｈp ｜はＰ−ＭＯＳトラ
ンジスタの素子閾値電圧（絶対値）であり、ＶｔｈN は
Ｎ−ＭＯＳトランジスタの素子閾値電圧である。
ＯＳ及びＰ−ＭＯＳのキャリア移動度（絶対値）であ
り、Ｃｏｘはゲート絶縁膜の単位面積当たりの容量であ
り、Ｗ10a ，Ｗ10b はそれぞれＰ−ＭＯＳ１０ａ及びＮ
−ＭＯＳ１０ｂのチャネル幅であり、Ｌはチャネル長
（同一）である。また、｜Ｖｔｈp ｜はＰ−ＭＯＳトラ
ンジスタの素子閾値電圧（絶対値）であり、ＶｔｈN は
Ｎ−ＭＯＳトランジスタの素子閾値電圧である。
【００７０】負荷として働くＰ−ＭＯＳ１０ａの電流Ｉ
P10aは全てＮ−ＭＯＳ１０ｂへ流れ込む。よって、Ｉ11
＝ＩP10a＝ＩN10bであり、等式は次式で表現される。
P10aは全てＮ−ＭＯＳ１０ｂへ流れ込む。よって、Ｉ11
＝ＩP10a＝ＩN10bであり、等式は次式で表現される。
【００７１】
【数２】
これより、ＶBHを求めると、
【数３】
また、Ｐ−ＭＯＳ１０ｃの出力電流Ｉ12は次式（４）で
表現される。
表現される。
【００７２】
【数４】
但し、Ｗ10c はＰ−ＭＯＳ１０ｃのチャネル幅である。
前記の式（３）を式（４）に代入すると、
前記の式（３）を式（４）に代入すると、
【数５】
となる。但し、ＩN10b＝Ｉ11であるので、
【数６】
【００７３】これによって、各々Ｐ−ＭＯＳ１０ａ及び
Ｎ−ＭＯＳ１０ｃのトランジスタ寸法比Ｗ10ｃ／Ｗ10ａ
で、定電流値Ｉ11とＩ12を所望の比に設定可能である。
Ｎ−ＭＯＳ１０ｃのトランジスタ寸法比Ｗ10ｃ／Ｗ10ａ
で、定電流値Ｉ11とＩ12を所望の比に設定可能である。
【００７４】上記したように、Ｐ型カレントミラー回路
１０では、定電流Ｉ11が外部入力信号Ｖｉｎによって制
御可能で、且つ定電流値Ｉ11とＩ12を所望の比に設定可
能であることから、Ｐ−ＭＯＳ１０ｃの定電流出力Ｉ12
を外部入力信号Ｖｉｎによって制御可能であり、外部入
力信号Ｖｉｎの増加に伴い定電流出力も増加する図３
（ｂ）に示す特性が得られる。
１０では、定電流Ｉ11が外部入力信号Ｖｉｎによって制
御可能で、且つ定電流値Ｉ11とＩ12を所望の比に設定可
能であることから、Ｐ−ＭＯＳ１０ｃの定電流出力Ｉ12
を外部入力信号Ｖｉｎによって制御可能であり、外部入
力信号Ｖｉｎの増加に伴い定電流出力も増加する図３
（ｂ）に示す特性が得られる。
【００７５】また、図３（ｂ）に示すように、Ｐ−ＭＯ
Ｓ１０ｄがオン状態（図中Ｑ１のスロープ）、つまり帰
還制御信号ＶFBがＶＳＳレベルの状態では、Ｎ−ＭＯＳ
１０ｂが流し得る電流とＰ−ＭＯＳ１０ｄが流し得る電
流とが等しい状態になるまで、出力電圧ＶBHはＰ−ＭＯ
Ｓ１０ｃの素子閾値電圧ＶｔｈＰ以下にならず、Ｐ−Ｍ
ＯＳ１０ｃをカットオフ状態のまま保持するように働
く。この働きにより、Ｐ型カレントミラー回路１０の回
路閾値ＶＰ10の変調が行われている。従って、Ｐ型カレ
ントミラー回路１０は、外部入力信号Ｖｉｎが回路閾値
ＶＰ10を越える電圧範囲でのみ動作可能となる。なお、
図中Ｑ２のスロープは、Ｐ−ＭＯＳ１０ｄがカットオフ
状態である場合の出力電圧ＶBHの状態を示している。こ
れ以降では、Ｐ−ＭＯＳ１０ｄはカットオフ状態にある
ことを前提とする。
Ｓ１０ｄがオン状態（図中Ｑ１のスロープ）、つまり帰
還制御信号ＶFBがＶＳＳレベルの状態では、Ｎ−ＭＯＳ
１０ｂが流し得る電流とＰ−ＭＯＳ１０ｄが流し得る電
流とが等しい状態になるまで、出力電圧ＶBHはＰ−ＭＯ
Ｓ１０ｃの素子閾値電圧ＶｔｈＰ以下にならず、Ｐ−Ｍ
ＯＳ１０ｃをカットオフ状態のまま保持するように働
く。この働きにより、Ｐ型カレントミラー回路１０の回
路閾値ＶＰ10の変調が行われている。従って、Ｐ型カレ
ントミラー回路１０は、外部入力信号Ｖｉｎが回路閾値
ＶＰ10を越える電圧範囲でのみ動作可能となる。なお、
図中Ｑ２のスロープは、Ｐ−ＭＯＳ１０ｄがカットオフ
状態である場合の出力電圧ＶBHの状態を示している。こ
れ以降では、Ｐ−ＭＯＳ１０ｄはカットオフ状態にある
ことを前提とする。
【００７６】次に、上記Ｎ型カレントミラー回路２０に
ついて説明する。このＮ型カレントミラー回路２０は、
上述のＰ型カレントミラー回路１０の各トランジスタを
逆極性のＭＯＳトランジスタに置換し、且つ各Ｐ−ＭＯ
Ｓの電源を電源電圧源ＶＤＤに、Ｎ−ＭＯＳの電源を接
地電圧源ＶＳＳにした回路構成となっている。
ついて説明する。このＮ型カレントミラー回路２０は、
上述のＰ型カレントミラー回路１０の各トランジスタを
逆極性のＭＯＳトランジスタに置換し、且つ各Ｐ−ＭＯ
Ｓの電源を電源電圧源ＶＤＤに、Ｎ−ＭＯＳの電源を接
地電圧源ＶＳＳにした回路構成となっている。
【００７７】具体的には、図２及び図４（ａ）に示すよ
うに、Ｎ型カレントミラー回路２０は、電源電圧源ＶＤ
Ｄと接地電圧源ＶＳＳとの間に第２の入力ノードＮ１３
を介して直列接続されたＰ−ＭＯＳ２０ａ（第２の入力
トランジスタ）及びＮ−ＭＯＳ２０ｂ（第２の定電流負
荷手段）と、前記ノードＮ１１と接地電圧源ＶＳＳとの
間に接続されたＮ−ＭＯＳ２０ｃ（第２の出力トランジ
スタ）と、入力ノードＮ１３と接地電圧源ＶＳＳとの間
に接続されたＮ−ＭＯＳ２０ｄ（第２の出力電流制御用
トランジスタ）とで構成されている。すなわち、このＮ
型カレントミラー回路２０は、外部入力信号Ｖｉｎがゲ
ートに接続されているＰ−ＭＯＳ２０ａと、ゲート及び
ドレインが共通接続されたＮ−ＭＯＳ２０ｂとが、各ド
レインで共通接続されることにより、入力ノードＮ１３
に出力電圧ＶBLを生成している。この出力電圧ＶBLをゲ
ート入力するＮ−ＭＯＳ２０ｃのゲートは、Ｎ−ＭＯＳ
２０ｂのゲート及びドレインと前記入力ノードＮ１３で
共通接続され、相互のゲート入力電圧は常に同電位であ
る。
うに、Ｎ型カレントミラー回路２０は、電源電圧源ＶＤ
Ｄと接地電圧源ＶＳＳとの間に第２の入力ノードＮ１３
を介して直列接続されたＰ−ＭＯＳ２０ａ（第２の入力
トランジスタ）及びＮ−ＭＯＳ２０ｂ（第２の定電流負
荷手段）と、前記ノードＮ１１と接地電圧源ＶＳＳとの
間に接続されたＮ−ＭＯＳ２０ｃ（第２の出力トランジ
スタ）と、入力ノードＮ１３と接地電圧源ＶＳＳとの間
に接続されたＮ−ＭＯＳ２０ｄ（第２の出力電流制御用
トランジスタ）とで構成されている。すなわち、このＮ
型カレントミラー回路２０は、外部入力信号Ｖｉｎがゲ
ートに接続されているＰ−ＭＯＳ２０ａと、ゲート及び
ドレインが共通接続されたＮ−ＭＯＳ２０ｂとが、各ド
レインで共通接続されることにより、入力ノードＮ１３
に出力電圧ＶBLを生成している。この出力電圧ＶBLをゲ
ート入力するＮ−ＭＯＳ２０ｃのゲートは、Ｎ−ＭＯＳ
２０ｂのゲート及びドレインと前記入力ノードＮ１３で
共通接続され、相互のゲート入力電圧は常に同電位であ
る。
【００７８】Ｎ−ＭＯＳ２０ｄは、Ｎ−ＭＯＳ２０ｂと
並列の関係に配置され、各々がドレインで共通接続され
ている。Ｎ−ＭＯＳ２０ｄの入力ゲートには、上記Ｐ型
カレントミラー回路１０のＰ−ＭＯＳ１０ｄと同様に、
増幅器３０より出力される帰還制御信号ＶFBが入力さ
れ、該帰還制御信号ＶFBの影響を常に反映可能な状態に
ある。
並列の関係に配置され、各々がドレインで共通接続され
ている。Ｎ−ＭＯＳ２０ｄの入力ゲートには、上記Ｐ型
カレントミラー回路１０のＰ−ＭＯＳ１０ｄと同様に、
増幅器３０より出力される帰還制御信号ＶFBが入力さ
れ、該帰還制御信号ＶFBの影響を常に反映可能な状態に
ある。
【００７９】一方、Ｎ−ＭＯＳ２０ｂは、ゲートとドレ
インが共通接続されているため、常に飽和状態にあり、
外部入力信号Ｖｉｎによって制御されるＰ−ＭＯＳ２０
ａの定電流負荷として働く。従って、Ｐ−ＭＯＳ２０ａ
とＮ−ＭＯＳ２０ｂ間に流れる定電流は、外部入力信号
ＶｉｎによってＰ−ＭＯＳ２０ａを制御することで所望
の値に設定することが可能である。
インが共通接続されているため、常に飽和状態にあり、
外部入力信号Ｖｉｎによって制御されるＰ−ＭＯＳ２０
ａの定電流負荷として働く。従って、Ｐ−ＭＯＳ２０ａ
とＮ−ＭＯＳ２０ｂ間に流れる定電流は、外部入力信号
ＶｉｎによってＰ−ＭＯＳ２０ａを制御することで所望
の値に設定することが可能である。
【００８０】ここで、図４（ａ）に示すように、当該Ｎ
型カレントミラー回路２０において、Ｐ−ＭＯＳ２０ａ
及びＮ−ＭＯＳ２０ｂに流れる電流をＩ21とし、Ｎ−Ｍ
ＯＳ２０ｃに流れる電流をＩ22とした場合に、Ｉ21とＩ
22の関係は次のようにして導出される。但し、Ｐ−ＭＯ
Ｓ２０ａに流れる電流をＩP20aとし、Ｎ−ＭＯＳ２０ｂ
に流れる電流をＩN20bとする。また、ＶFB＝ＶＳＳレベ
ル（Ｎ−ＭＯＳ２０ｄ＝カットオフ状態）であり、その
他のトランジスタは全て飽和領域で動作していると仮定
する。
型カレントミラー回路２０において、Ｐ−ＭＯＳ２０ａ
及びＮ−ＭＯＳ２０ｂに流れる電流をＩ21とし、Ｎ−Ｍ
ＯＳ２０ｃに流れる電流をＩ22とした場合に、Ｉ21とＩ
22の関係は次のようにして導出される。但し、Ｐ−ＭＯ
Ｓ２０ａに流れる電流をＩP20aとし、Ｎ−ＭＯＳ２０ｂ
に流れる電流をＩN20bとする。また、ＶFB＝ＶＳＳレベ
ル（Ｎ−ＭＯＳ２０ｄ＝カットオフ状態）であり、その
他のトランジスタは全て飽和領域で動作していると仮定
する。
【００８１】各トランジスタの電流方程式は、
【数７】
と表現される。ここで、μN 及びμp はＮ−ＭＯＳ及び
Ｐ−ＭＯＳのキャリア移動度（絶対値）であり、Ｃｏｘ
はゲート絶縁膜の単位面積当たりの容量であり、Ｗ20a
，Ｗ20b はそれぞれＰ−ＭＯＳ２０ａ及びＮ−ＭＯＳ
２０ｂのチャネル幅であり、Ｌはチャネル長（同一）で
ある。｜Ｖｔｈp ｜はＰ−ＭＯＳトランジスタの素子閾
値電圧（絶対値）であり、ＶｔｈN はＮ−ＭＯＳトラン
ジスタの素子閾値電圧である。
Ｐ−ＭＯＳのキャリア移動度（絶対値）であり、Ｃｏｘ
はゲート絶縁膜の単位面積当たりの容量であり、Ｗ20a
，Ｗ20b はそれぞれＰ−ＭＯＳ２０ａ及びＮ−ＭＯＳ
２０ｂのチャネル幅であり、Ｌはチャネル長（同一）で
ある。｜Ｖｔｈp ｜はＰ−ＭＯＳトランジスタの素子閾
値電圧（絶対値）であり、ＶｔｈN はＮ−ＭＯＳトラン
ジスタの素子閾値電圧である。
【００８２】定電流源として働くＰ−ＭＯＳ２０ａの電
流ＩP20aは全てＮ−ＭＯＳ２０ｂへ流れ込む。よって、
Ｉ21＝ＩP20a＝ＩN20bであり、等式は次式で表現され
る。
流ＩP20aは全てＮ−ＭＯＳ２０ｂへ流れ込む。よって、
Ｉ21＝ＩP20a＝ＩN20bであり、等式は次式で表現され
る。
【数８】
これより、ＶBLを求めると、
【数９】
【００８３】また、Ｎ−ＭＯＳ２０ｃの出力電流Ｉ22は
次式（８）で表現される。
次式（８）で表現される。
【数１０】
但し、Ｗ20c はＮ−ＭＯＳ２０ｃのチャネル幅である。
前記の式（７）を式（８）に代入すると、
前記の式（７）を式（８）に代入すると、
【数１１】
となる。但し、ＩP20a＝Ｉ21であるので、
【数１２】
【００８４】これによって、各々Ｎ−ＭＯＳ２０ｂ，２
０ｃのトランジスタ寸法比Ｗ20ｃ／Ｗ20ｂで、定電流値
Ｉ21とＩ22を所望の比に設定可能である。
０ｃのトランジスタ寸法比Ｗ20ｃ／Ｗ20ｂで、定電流値
Ｉ21とＩ22を所望の比に設定可能である。
【００８５】上記したように、Ｎ型カレントミラー回路
２０では、定電流Ｉ21が外部入力信号Ｖｉｎによって制
御可能で、且つ定電流値Ｉ21とＩ22を所望の比に設定可
能であることから、Ｎ−ＭＯＳ２０ｃの定電流出力Ｉ22
を外部入力信号Ｖｉｎによって制御可能であり、外部入
力信号Ｖｉｎの増加に伴い定電流出力が減少する図４
（ｂ）に示す特性が得られる。
２０では、定電流Ｉ21が外部入力信号Ｖｉｎによって制
御可能で、且つ定電流値Ｉ21とＩ22を所望の比に設定可
能であることから、Ｎ−ＭＯＳ２０ｃの定電流出力Ｉ22
を外部入力信号Ｖｉｎによって制御可能であり、外部入
力信号Ｖｉｎの増加に伴い定電流出力が減少する図４
（ｂ）に示す特性が得られる。
【００８６】また、図４（ｂ）に示すように、Ｎ−ＭＯ
Ｓ２０ｄがオン状態（図中のＱ３のスロープ）、つまり
帰還制御信号ＶFBがＶＤＤレベルの状態では、Ｐ−ＭＯ
Ｓ２０ａが流し得る電流とＮ−ＭＯＳ２０ｄが流し得る
電流とが等しい状態になるまで、出力電圧ＶBLはＮ−Ｍ
ＯＳ２０ｃの素子閾値電圧ＶｔｈＮ以下にならず、Ｎ−
ＭＯＳ２０ｃを飽和状態のまま保持するように働く。こ
の働きにより、Ｎ型カレントミラー回路２０の回路閾値
ＶＮ20の変調が行われている。従って、Ｎ型カレントミ
ラー回路２０は、外部入力信号Ｖｉｎが回路閾値ＶＮ20
を越えない電圧範囲でのみ動作可能となる。なお、図中
Ｑ４のスロープは、Ｎ−ＭＯＳ２０ｄがカットオフ状態
である場合の出力電圧ＶBLの状態を示している。これ以
降では、Ｎ−ＭＯＳ２０ｄはカットオフ状態にあること
を前提とする。
Ｓ２０ｄがオン状態（図中のＱ３のスロープ）、つまり
帰還制御信号ＶFBがＶＤＤレベルの状態では、Ｐ−ＭＯ
Ｓ２０ａが流し得る電流とＮ−ＭＯＳ２０ｄが流し得る
電流とが等しい状態になるまで、出力電圧ＶBLはＮ−Ｍ
ＯＳ２０ｃの素子閾値電圧ＶｔｈＮ以下にならず、Ｎ−
ＭＯＳ２０ｃを飽和状態のまま保持するように働く。こ
の働きにより、Ｎ型カレントミラー回路２０の回路閾値
ＶＮ20の変調が行われている。従って、Ｎ型カレントミ
ラー回路２０は、外部入力信号Ｖｉｎが回路閾値ＶＮ20
を越えない電圧範囲でのみ動作可能となる。なお、図中
Ｑ４のスロープは、Ｎ−ＭＯＳ２０ｄがカットオフ状態
である場合の出力電圧ＶBLの状態を示している。これ以
降では、Ｎ−ＭＯＳ２０ｄはカットオフ状態にあること
を前提とする。
【００８７】上述したＰ型及びＮ型カレントミラー回路
１０，２０におけるＰ−ＭＯＳ１０ｃとＮ−ＭＯＳ２０
ｃのドレイン同士がノードＮ１１で相互接続されて、該
カレントミラー回路１０と２０が相補的な動作を行い、
ノードＮ１１に安定した出力電圧Ｖｔｈｃを得る。この
出力電圧Ｖｔｈｃは、カレントミラー回路１０と２０か
ら出力される定電流出力の電流比のみで決定される。
１０，２０におけるＰ−ＭＯＳ１０ｃとＮ−ＭＯＳ２０
ｃのドレイン同士がノードＮ１１で相互接続されて、該
カレントミラー回路１０と２０が相補的な動作を行い、
ノードＮ１１に安定した出力電圧Ｖｔｈｃを得る。この
出力電圧Ｖｔｈｃは、カレントミラー回路１０と２０か
ら出力される定電流出力の電流比のみで決定される。
【００８８】上記したＰ型とＮ型カレントミラー回路１
０，２０の共通出力端子Ｎ１１に接続された増幅器３０
は、インバータ回路３０ａ，３０ｂ，３０ｃで構成さ
れ、共通出力端子Ｎ１１に出力された前記出力電圧Ｖｔ
ｈｃを増幅し、前記した外部出力信号Ｖｏｕｔと帰還制
御信号ＶFBを出力している。
０，２０の共通出力端子Ｎ１１に接続された増幅器３０
は、インバータ回路３０ａ，３０ｂ，３０ｃで構成さ
れ、共通出力端子Ｎ１１に出力された前記出力電圧Ｖｔ
ｈｃを増幅し、前記した外部出力信号Ｖｏｕｔと帰還制
御信号ＶFBを出力している。
【００８９】すなわち、この増幅器３０は、前段のカレ
ントミラー回路１０と２０により合成出力されるＶｔｈ
ｃ信号を初段のインバータ回路３０ａで反転増幅してＶ
ｔｈｃ１信号を生成し、並列接続された次段のインバー
タ回路３０ｂ，３０ｃで更にＶｔｈｃ１信号を反転増幅
し、インバータ回路３０ｂより帰還制御信号ＶFBを、イ
ンバータ回路３０ｃより出力信号Ｖｏｕｔを個々に増幅
出力している。
ントミラー回路１０と２０により合成出力されるＶｔｈ
ｃ信号を初段のインバータ回路３０ａで反転増幅してＶ
ｔｈｃ１信号を生成し、並列接続された次段のインバー
タ回路３０ｂ，３０ｃで更にＶｔｈｃ１信号を反転増幅
し、インバータ回路３０ｂより帰還制御信号ＶFBを、イ
ンバータ回路３０ｃより出力信号Ｖｏｕｔを個々に増幅
出力している。
【００９０】また、増幅器３０より出力される帰還制御
信号ＶFBは、前述のＰ型及びＮ型カレントミラー回路１
０，２０の各々のＰ−ＭＯＳ１０ｄとＮ−ＭＯＳ２０ｄ
のゲートに接続され、これによって正帰還回路が構成さ
れている。
信号ＶFBは、前述のＰ型及びＮ型カレントミラー回路１
０，２０の各々のＰ−ＭＯＳ１０ｄとＮ−ＭＯＳ２０ｄ
のゲートに接続され、これによって正帰還回路が構成さ
れている。
【００９１】次に、図２に示したシュミット回路の動作
を説明する。外部入力信号ＶｉｎがＶＳＳレベルにある
場合、Ｐ型カレントミラー回路１０中のＮ−ＭＯＳ１０
ｂはカットオフ状態で、Ｎ型カレントミラー回路２０の
Ｐ−ＭＯＳ２０ａはオン状態であり、その結果、Ｖｔｈ
ｃ信号はほぼＶＳＳレベルを出力し、出力信号Ｖｏｕｔ
及び帰還制御信号ＶFBも同様にＶＳＳレベルを出力して
いる。
を説明する。外部入力信号ＶｉｎがＶＳＳレベルにある
場合、Ｐ型カレントミラー回路１０中のＮ−ＭＯＳ１０
ｂはカットオフ状態で、Ｎ型カレントミラー回路２０の
Ｐ−ＭＯＳ２０ａはオン状態であり、その結果、Ｖｔｈ
ｃ信号はほぼＶＳＳレベルを出力し、出力信号Ｖｏｕｔ
及び帰還制御信号ＶFBも同様にＶＳＳレベルを出力して
いる。
【００９２】この状態で、帰還制御信号ＶFBが入力され
るＰ−ＭＯＳ１０ｄ及びＮ−ＭＯＳ２０ｄはそれぞれＰ
−ＭＯＳ１０ｄがオン状態、Ｎ−ＭＯＳ２０ｄがカット
オフ状態となり、Ｐ−ＭＯＳ１０ａ，１０ｃのゲート電
位ＶBHはＶＤＤレベルとなり、Ｐ−ＭＯＳ１０ａ，１０
ｃは完全にカットオフ状態となる。この時、Ｎ型カレン
トミラー回路２０では、Ｎ−ＭＯＳ２０ｄがカットオフ
状態にあるため、このＮ−ＭＯＳ２０ｄはなんら回路に
影響を与えない。
るＰ−ＭＯＳ１０ｄ及びＮ−ＭＯＳ２０ｄはそれぞれＰ
−ＭＯＳ１０ｄがオン状態、Ｎ−ＭＯＳ２０ｄがカット
オフ状態となり、Ｐ−ＭＯＳ１０ａ，１０ｃのゲート電
位ＶBHはＶＤＤレベルとなり、Ｐ−ＭＯＳ１０ａ，１０
ｃは完全にカットオフ状態となる。この時、Ｎ型カレン
トミラー回路２０では、Ｎ−ＭＯＳ２０ｄがカットオフ
状態にあるため、このＮ−ＭＯＳ２０ｄはなんら回路に
影響を与えない。
【００９３】各部、各素子が上記の状態で外部入力信号
ＶｉｎがＶＳＳレベルよりＶＤＤレベルへ遷移する過渡
状態では、外部入力信号Ｖｉｎがゲート入力されるＮ−
ＭＯＳ１０ｂ及びＰ−ＭＯＳ２０ａは、それぞれ外部入
力信号Ｖｉｎに対応した電流を定電流負荷より流す方向
に働く。しかしながら、Ｐ型カレントミラー回路１０中
のＰ−ＭＯＳ１０ｄは、帰還制御信号ＶFBの影響により
オン状態にあり、Ｐ型カレントミラー回路１０の回路閾
値電圧は、ＶＰ10へ変調されている。
ＶｉｎがＶＳＳレベルよりＶＤＤレベルへ遷移する過渡
状態では、外部入力信号Ｖｉｎがゲート入力されるＮ−
ＭＯＳ１０ｂ及びＰ−ＭＯＳ２０ａは、それぞれ外部入
力信号Ｖｉｎに対応した電流を定電流負荷より流す方向
に働く。しかしながら、Ｐ型カレントミラー回路１０中
のＰ−ＭＯＳ１０ｄは、帰還制御信号ＶFBの影響により
オン状態にあり、Ｐ型カレントミラー回路１０の回路閾
値電圧は、ＶＰ10へ変調されている。
【００９４】従って、外部入力信号ＶｉｎがＰ型カレン
トミラー回路１０の回路閾値電圧ＶＰ10以上となって始
めて、Ｐ型カレントミラー回路１０は定電流出力状態と
なり、Ｖｔｈｃ出力をＶＤＤレベルまで変化せしめる。
このＰ型カレントミラー回路１０の回路閾値電圧ＶＰ10
がＰ−ＭＯＳ１０ｄによって変調されることで、ヒステ
リシス特性を得ている。
トミラー回路１０の回路閾値電圧ＶＰ10以上となって始
めて、Ｐ型カレントミラー回路１０は定電流出力状態と
なり、Ｖｔｈｃ出力をＶＤＤレベルまで変化せしめる。
このＰ型カレントミラー回路１０の回路閾値電圧ＶＰ10
がＰ−ＭＯＳ１０ｄによって変調されることで、ヒステ
リシス特性を得ている。
【００９５】外部入力信号ＶｉｎがＰ型カレントミラー
回路１０の回路閾値電圧ＶＰ10を越えた場合、Ｐ−ＭＯ
Ｓ１０ｃのゲート入力電圧ＶBHは、Ｐ−ＭＯＳ１０ｄが
カットオフ状態にあるのと同等の電位となり（図３
（ｂ）参照）、Ｐ−ＭＯＳ１０ｃは定電流出力を開始
し、Ｖｔｈｃ信号の電位をＶＤＤレベルへ遷移させる。
回路１０の回路閾値電圧ＶＰ10を越えた場合、Ｐ−ＭＯ
Ｓ１０ｃのゲート入力電圧ＶBHは、Ｐ−ＭＯＳ１０ｄが
カットオフ状態にあるのと同等の電位となり（図３
（ｂ）参照）、Ｐ−ＭＯＳ１０ｃは定電流出力を開始
し、Ｖｔｈｃ信号の電位をＶＤＤレベルへ遷移させる。
【００９６】このＶｔｈｃ信号を、増幅器３０で更に増
幅し、外部出力信号Ｖｏｕｔ及び帰還制御信号ＶFBとし
て出力する。この帰還制御信号ＶFBは、前述の通り、Ｐ
型及びＮ型カレントミラー回路１０，２０へそれぞれ帰
還出力され、各々Ｐ−ＭＯＳ１０ｄ及びＮ−ＭＯＳ２０
ｄのゲート入力となっている。
幅し、外部出力信号Ｖｏｕｔ及び帰還制御信号ＶFBとし
て出力する。この帰還制御信号ＶFBは、前述の通り、Ｐ
型及びＮ型カレントミラー回路１０，２０へそれぞれ帰
還出力され、各々Ｐ−ＭＯＳ１０ｄ及びＮ−ＭＯＳ２０
ｄのゲート入力となっている。
【００９７】このことより、帰還制御信号ＶFBはＶＤＤ
レベルへ増幅されるため、Ｐ−ＭＯＳ１０ｄはカットオ
フ状態へ、Ｎ−ＭＯＳ２０ｄはオン状態へ移行する結果
となり、Ｎ型カレントミラー回路２０の回路閾値電圧は
ＶＮ20へ変調され、Ｎ−ＭＯＳ２０ｃのゲート入力電圧
ＶBLは、ＶＳＳレベルとなり（図４（ｂ）参照）、Ｎ−
ＭＯＳ２０ｃはカットオフ状態となる。
レベルへ増幅されるため、Ｐ−ＭＯＳ１０ｄはカットオ
フ状態へ、Ｎ−ＭＯＳ２０ｄはオン状態へ移行する結果
となり、Ｎ型カレントミラー回路２０の回路閾値電圧は
ＶＮ20へ変調され、Ｎ−ＭＯＳ２０ｃのゲート入力電圧
ＶBLは、ＶＳＳレベルとなり（図４（ｂ）参照）、Ｎ−
ＭＯＳ２０ｃはカットオフ状態となる。
【００９８】よって、Ｖｔｈｃ信号は、Ｎ−ＭＯＳ２０
ｃの定電流出力が阻止されるため、Ｐ型カレントミラー
回路１０のＰ−ＭＯＳ１０ｃの定電流出力のみとなり、
更にＶｔｈｃ信号を増幅する結果となる。その後、Ｖｔ
ｈｃ信号は、増幅器３０で増幅されるため、完全に帰還
制御信号ＶFBはＶＤＤレベルを出力する。つまり、正帰
還の増幅を実施していることになる。
ｃの定電流出力が阻止されるため、Ｐ型カレントミラー
回路１０のＰ−ＭＯＳ１０ｃの定電流出力のみとなり、
更にＶｔｈｃ信号を増幅する結果となる。その後、Ｖｔ
ｈｃ信号は、増幅器３０で増幅されるため、完全に帰還
制御信号ＶFBはＶＤＤレベルを出力する。つまり、正帰
還の増幅を実施していることになる。
【００９９】これにより、ほぼ無限大の増幅度が得ら
れ、低電源電圧での出力信号Ｖｏｕｔの遅延を最小限に
とどめるとができ、幅広い周波数領域で安定動作を保証
することが可能となる。
れ、低電源電圧での出力信号Ｖｏｕｔの遅延を最小限に
とどめるとができ、幅広い周波数領域で安定動作を保証
することが可能となる。
【０１００】図５及び図６は、本実施形態の効果を従来
回路と比較して説明するための波形図であり、図５は、
本実施形態のシュミット回路に係る方形波パルス入力に
対する各端子の応答を示し、図６は、従来のシュミット
回路に係る方形波パルス入力に対する各端子の応答を示
している。
回路と比較して説明するための波形図であり、図５は、
本実施形態のシュミット回路に係る方形波パルス入力に
対する各端子の応答を示し、図６は、従来のシュミット
回路に係る方形波パルス入力に対する各端子の応答を示
している。
【０１０１】これら波形図から明らかなように、外部入
力信号Ｖｉｎに対する出力信号Ｖｏｕｔの反応時間（伝
搬遅延時間ＴPHLD，ＴPLHD）は、図５の本実施形態の方
が図６の従来例よりも短くなっている。ここで、伝搬遅
延時間は、入力が与えられてから出力が応答するまでの
遅延時間を示し、図中ＴPLHDのは、出力信号Ｖｏｕｔが
“Ｌ”レベルから“Ｈ”レベルへ変化する場合を示し、
図中のＴPHLDは、出力信号Ｖｏｕｔが“Ｈ”レベルから
“Ｌ”レベルへ変化する場合を示している。
力信号Ｖｉｎに対する出力信号Ｖｏｕｔの反応時間（伝
搬遅延時間ＴPHLD，ＴPLHD）は、図５の本実施形態の方
が図６の従来例よりも短くなっている。ここで、伝搬遅
延時間は、入力が与えられてから出力が応答するまでの
遅延時間を示し、図中ＴPLHDのは、出力信号Ｖｏｕｔが
“Ｌ”レベルから“Ｈ”レベルへ変化する場合を示し、
図中のＴPHLDは、出力信号Ｖｏｕｔが“Ｈ”レベルから
“Ｌ”レベルへ変化する場合を示している。
【０１０２】図７及び図８は、本実施形態の効果を従来
回路と比較して説明するための三角波入力に対する各端
子の応答を示す図であり、図７は、本実施形態のシュミ
ット回路に係る入力・出力特性を示し、図８は、従来回
路に係る入力・出力特性を示している。
回路と比較して説明するための三角波入力に対する各端
子の応答を示す図であり、図７は、本実施形態のシュミ
ット回路に係る入力・出力特性を示し、図８は、従来回
路に係る入力・出力特性を示している。
【０１０３】これら波形図より明らかなように、図７に
示す本実施形態の方がヒステリシス幅が短縮され、高レ
ベル閾値電圧及び低レベル閾値電圧が確保され、外部入
力信号Ｖｉｎに対する出力信号Ｖｏｕｔの応答が改善さ
れている。
示す本実施形態の方がヒステリシス幅が短縮され、高レ
ベル閾値電圧及び低レベル閾値電圧が確保され、外部入
力信号Ｖｉｎに対する出力信号Ｖｏｕｔの応答が改善さ
れている。
【０１０４】図９は、上記第１実施形態に関連したスタ
ンバイ機能付きシュミット回路の第１例を示す回路図で
あり、図２と共通する要素には同一の符号が付されてい
る。
ンバイ機能付きシュミット回路の第１例を示す回路図で
あり、図２と共通する要素には同一の符号が付されてい
る。
【０１０５】本実施形態は、上記図２に示す回路におい
て、Ｎ−ＭＯＳ１０ｂのソースと接地電圧源ＶＳＳとの
間に電流カット用Ｎ−ＭＯＳ４１（第１の電流カット用
トランジスタ）を、Ｐ−ＭＯＳ２０ａのソースと電源電
圧源ＶＤＤとの間に電流カット用Ｐ−ＭＯＳ４２（第２
の電流カット用トランジスタ）をそれぞれ接続し、各ノ
ードの電位を固定させるためにＮ−ＭＯＳ４３，４４を
入力ノードＮ１３と出力ノードＮ１１にそれぞれ接続
し、加えて外部ＳＴＢＹ信号を増幅する２段縦続接続さ
れたインバータ回路４５，４６を設け、このインバータ
回路４５と４６の接続点を前記Ｐ−ＭＯＳ４２及びＮ−
ＭＯＳ４４のゲートに接続し、インバータ回路４６の出
力端を前記Ｎ−ＭＯＳ４１のゲートに接続したものであ
る。
て、Ｎ−ＭＯＳ１０ｂのソースと接地電圧源ＶＳＳとの
間に電流カット用Ｎ−ＭＯＳ４１（第１の電流カット用
トランジスタ）を、Ｐ−ＭＯＳ２０ａのソースと電源電
圧源ＶＤＤとの間に電流カット用Ｐ−ＭＯＳ４２（第２
の電流カット用トランジスタ）をそれぞれ接続し、各ノ
ードの電位を固定させるためにＮ−ＭＯＳ４３，４４を
入力ノードＮ１３と出力ノードＮ１１にそれぞれ接続
し、加えて外部ＳＴＢＹ信号を増幅する２段縦続接続さ
れたインバータ回路４５，４６を設け、このインバータ
回路４５と４６の接続点を前記Ｐ−ＭＯＳ４２及びＮ−
ＭＯＳ４４のゲートに接続し、インバータ回路４６の出
力端を前記Ｎ−ＭＯＳ４１のゲートに接続したものであ
る。
【０１０６】本回路によれば、外部ＳＴＢＹ信号がＶＳ
Ｓレベルの時にはスタンバイモード、ＶＤＤレベルの時
には通常モードとなる。ここで、外部ＳＴＢＹ信号がＶ
ＳＳレベルの時には、外部ＳＴＢＹ信号をゲート入力と
するインバータ回路４５で反転出力される信号（ＶＤＤ
レベル）をゲート入力とするＮ−ＭＯＳ４３，４４はオ
ンし、ノードＮ１１，１３が共にＶＳＳレベルに固定し
た状態となる。また、このとき、Ｎ−ＭＯＳ４１及びＰ
−ＭＯＳ４２は、共にカットオフ状態となる。
Ｓレベルの時にはスタンバイモード、ＶＤＤレベルの時
には通常モードとなる。ここで、外部ＳＴＢＹ信号がＶ
ＳＳレベルの時には、外部ＳＴＢＹ信号をゲート入力と
するインバータ回路４５で反転出力される信号（ＶＤＤ
レベル）をゲート入力とするＮ−ＭＯＳ４３，４４はオ
ンし、ノードＮ１１，１３が共にＶＳＳレベルに固定し
た状態となる。また、このとき、Ｎ−ＭＯＳ４１及びＰ
−ＭＯＳ４２は、共にカットオフ状態となる。
【０１０７】従って、この状態では、各直流電流経路と
なり得る経路をカットオフしたスタンバイモードとな
り、消費電流をゼロとすることが可能となる。
なり得る経路をカットオフしたスタンバイモードとな
り、消費電流をゼロとすることが可能となる。
【０１０８】逆に、外部ＳＴＢＹ信号がＶＤＤレベルの
時は、上記のＮ−ＭＯＳ４３，４４はカットオフ状態と
なり、同時にＮ−ＭＯＳ４１及びＰ−ＭＯＳ４２はオン
状態となり、何等回路の機能、動作に影響を与えない。
時は、上記のＮ−ＭＯＳ４３，４４はカットオフ状態と
なり、同時にＮ−ＭＯＳ４１及びＰ−ＭＯＳ４２はオン
状態となり、何等回路の機能、動作に影響を与えない。
【０１０９】図１０は、上記第１実施形態に関連したス
タンバイ機能付きシュミット回路の第２例を示す回路図
であり、図９と共通する要素には同一の符号が付されて
いる。
タンバイ機能付きシュミット回路の第２例を示す回路図
であり、図９と共通する要素には同一の符号が付されて
いる。
【０１１０】このシュミット回路は、前述の図９に示す
回路において、インバータ３０ａをＮＡＮＤゲート３０
ｄに置き換え、その一方入力端をインバータ４６の出力
端に接続し、他方入力端をノードＮ１１に接続したもの
である。
回路において、インバータ３０ａをＮＡＮＤゲート３０
ｄに置き換え、その一方入力端をインバータ４６の出力
端に接続し、他方入力端をノードＮ１１に接続したもの
である。
【０１１１】このように構成しても、上述の第１例と同
様の作用効果を得ることができる。
様の作用効果を得ることができる。
【０１１２】図１１は、上記第１実施形態に関連したス
タンバイ機能付きシュミット回路の第３例を示す回路図
であり、図９と共通する要素には同一の符号が付されて
いる。
タンバイ機能付きシュミット回路の第３例を示す回路図
であり、図９と共通する要素には同一の符号が付されて
いる。
【０１１３】このシュミット回路は、前述の図９に示す
回路において、Ｎ−ＭＯＳ４３とＮ−ＭＯＳ４４を取り
除き、インバータ３０ａをＮＯＲゲート３０ｅに置き換
え、その一方端をノードＮ１１に、他方入力端をインバ
ータ４５の出力端にそれぞれ接続する。さらに、ノード
Ｎ１１と電源電圧源ＶＤＤとの間にＰ−ＭＯＳ５１を、
またノードＮ１２と電源電圧源ＶＤＤとの間にＰ−ＭＯ
Ｓ５２を設け、その各ゲートをインバータ４６の出力端
に接続したものである。
回路において、Ｎ−ＭＯＳ４３とＮ−ＭＯＳ４４を取り
除き、インバータ３０ａをＮＯＲゲート３０ｅに置き換
え、その一方端をノードＮ１１に、他方入力端をインバ
ータ４５の出力端にそれぞれ接続する。さらに、ノード
Ｎ１１と電源電圧源ＶＤＤとの間にＰ−ＭＯＳ５１を、
またノードＮ１２と電源電圧源ＶＤＤとの間にＰ−ＭＯ
Ｓ５２を設け、その各ゲートをインバータ４６の出力端
に接続したものである。
【０１１４】この回路によれば、外部ＳＴＢＹ信号がＶ
ＳＳレベルとなるスタンバイモード時において、各直流
電流経路となり得る経路をカットオフすると同時に、ノ
ードＮ１１，Ｎ１２を共にＶＤＤレベルに固定し、これ
によって消費電流をゼロとする。
ＳＳレベルとなるスタンバイモード時において、各直流
電流経路となり得る経路をカットオフすると同時に、ノ
ードＮ１１，Ｎ１２を共にＶＤＤレベルに固定し、これ
によって消費電流をゼロとする。
【０１１５】図１２は、上記第１実施形態に関連したス
タンバイ機能付きシュミット回路の第４例を示す回路図
であり、図９と共通する要素には同一の符号が付されて
いる。
タンバイ機能付きシュミット回路の第４例を示す回路図
であり、図９と共通する要素には同一の符号が付されて
いる。
【０１１６】このシュミット回路は、前述の図９に示す
回路において、Ｎ−ＭＯＳ４３とＮ−ＭＯＳ４４を取り
除き、上記第３例と同様にして、Ｐ−ＭＯＳ５１，５２
を設けたものである。
回路において、Ｎ−ＭＯＳ４３とＮ−ＭＯＳ４４を取り
除き、上記第３例と同様にして、Ｐ−ＭＯＳ５１，５２
を設けたものである。
【０１１７】本回路によれば、外部ＳＴＢＹ信号がＶＳ
Ｓレベルとなるスタンバイモード時において、上記第６
実施形態と同様にして、各直流電流経路となり得る経路
をカットオフすると同時に、ノードＮ１１，Ｎ１２を共
にＶＤＤレベルに固定し、これによって消費電流をゼロ
とする。
Ｓレベルとなるスタンバイモード時において、上記第６
実施形態と同様にして、各直流電流経路となり得る経路
をカットオフすると同時に、ノードＮ１１，Ｎ１２を共
にＶＤＤレベルに固定し、これによって消費電流をゼロ
とする。
【０１１８】図１３（ａ），（ｂ）は、本発明の半導体
集積回路の第２実施形態に係るシュミット回路を示す図
であり、同図（ａ）はその回路図、同図（ｂ）はその入
力出力特性図（ヒステリシス特性図）である。図１４
（ａ），（ｂ）は、本実施形態のシュミット回路におけ
るＰ型カレントミラー回路部を示す図であり、同図
（ａ）はその回路図、同図（ｂ）はその入出力特性図で
ある。図１５（ａ），（ｂ）は、本実施形態のシュミッ
ト回路におけるＮ型カレントミラー回路部を示す図であ
り、同図（ａ）はその回路図、同図（ｂ）はその入出力
特性図である。なお、本実施形態のシュミット回路の基
本的構成は図１に示すものと同じであり、また図２と共
通する要素には同一の符号が付されている。
集積回路の第２実施形態に係るシュミット回路を示す図
であり、同図（ａ）はその回路図、同図（ｂ）はその入
力出力特性図（ヒステリシス特性図）である。図１４
（ａ），（ｂ）は、本実施形態のシュミット回路におけ
るＰ型カレントミラー回路部を示す図であり、同図
（ａ）はその回路図、同図（ｂ）はその入出力特性図で
ある。図１５（ａ），（ｂ）は、本実施形態のシュミッ
ト回路におけるＮ型カレントミラー回路部を示す図であ
り、同図（ａ）はその回路図、同図（ｂ）はその入出力
特性図である。なお、本実施形態のシュミット回路の基
本的構成は図１に示すものと同じであり、また図２と共
通する要素には同一の符号が付されている。
【０１１９】このシュミット回路は、Ｐ型カレントミラ
ー回路１０とＮ型カレントミラー回路２０の出力を出力
端子Ｎ１１で相互接続することで出力信号Ｖｔｈｃを増
幅器３０にて増幅し、外部出力信号Ｖｏｕｔ及び帰還制
御信号ＶFBとして生成出力する回路構成を有する。ここ
で、増幅器３０は、前段のＰ型カレントミラー回路１０
及びＮ型カレントミラー回路２０の出力を出力端子Ｎ１
１にて相互接続して得られる合成信号Ｖｔｈｃを初段イ
ンバータ回路３０ａで反転増幅してＶｔｈｃ１を生成
し、次段の並列接続されるインバータ回路３０ｂ，３０
ｃで更に反転増幅せしめ、インバータ回路３０ｂより外
部出力信号Ｖｏｕｔを、インバータ回路３０ｃより帰還
制御信号ＶFBをそれぞれ生成出力している。
ー回路１０とＮ型カレントミラー回路２０の出力を出力
端子Ｎ１１で相互接続することで出力信号Ｖｔｈｃを増
幅器３０にて増幅し、外部出力信号Ｖｏｕｔ及び帰還制
御信号ＶFBとして生成出力する回路構成を有する。ここ
で、増幅器３０は、前段のＰ型カレントミラー回路１０
及びＮ型カレントミラー回路２０の出力を出力端子Ｎ１
１にて相互接続して得られる合成信号Ｖｔｈｃを初段イ
ンバータ回路３０ａで反転増幅してＶｔｈｃ１を生成
し、次段の並列接続されるインバータ回路３０ｂ，３０
ｃで更に反転増幅せしめ、インバータ回路３０ｂより外
部出力信号Ｖｏｕｔを、インバータ回路３０ｃより帰還
制御信号ＶFBをそれぞれ生成出力している。
【０１２０】増幅器３０より生成出力される帰還制御信
号ＶFBは、前述のＰ型カレントミラー回路１０中のＰ−
ＭＯＳ１０ｄ及びＮ型カレントミラー回路２０中のＮ−
ＭＯＳ２０ｄのゲートに帰還接続されることで、増幅器
３０とＰ型カレントミラー回路１０及びＮ型カレントミ
ラー回路２０とで正帰還増幅回路を構成している。
号ＶFBは、前述のＰ型カレントミラー回路１０中のＰ−
ＭＯＳ１０ｄ及びＮ型カレントミラー回路２０中のＮ−
ＭＯＳ２０ｄのゲートに帰還接続されることで、増幅器
３０とＰ型カレントミラー回路１０及びＮ型カレントミ
ラー回路２０とで正帰還増幅回路を構成している。
【０１２１】より具体的に説明する。図１３（ａ）及び
図１４（ａ）に示されるようにＰ型カレントミラー回路
１０は、外部入力信号Ｖｉｎがゲート入力されるＰ−Ｍ
ＯＳ１０ａとＮ−ＭＯＳ１０ｂとがノードＮ１２を介し
てドレインで共通接続され、前記Ｐ−ＭＯＳ１０ａのソ
ースと電源電圧源ＶＤＤとの間に、増幅器３０より出力
される帰還制御信号ＶFBをゲート入力するＰ−ＭＯＳ１
０ｄが直列接続されている。さらに、ノードＮ１２を介
してゲート及びドレインが共通接続されたＰ−ＭＯＳ１
０ｅが電源電圧源ＶＤＤとノードＮ１２間に接続され、
これによってＶＢＨ信号を生成出力している。ここで、
ＶBH信号をゲート入力するＰ−ＭＯＳ１０ｃは、前記Ｐ
−ＭＯＳ１０ｅのゲート及びドレインが共通接続されて
いるために相互のゲート入力電圧は常に同電位である。
図１４（ａ）に示されるようにＰ型カレントミラー回路
１０は、外部入力信号Ｖｉｎがゲート入力されるＰ−Ｍ
ＯＳ１０ａとＮ−ＭＯＳ１０ｂとがノードＮ１２を介し
てドレインで共通接続され、前記Ｐ−ＭＯＳ１０ａのソ
ースと電源電圧源ＶＤＤとの間に、増幅器３０より出力
される帰還制御信号ＶFBをゲート入力するＰ−ＭＯＳ１
０ｄが直列接続されている。さらに、ノードＮ１２を介
してゲート及びドレインが共通接続されたＰ−ＭＯＳ１
０ｅが電源電圧源ＶＤＤとノードＮ１２間に接続され、
これによってＶＢＨ信号を生成出力している。ここで、
ＶBH信号をゲート入力するＰ−ＭＯＳ１０ｃは、前記Ｐ
−ＭＯＳ１０ｅのゲート及びドレインが共通接続されて
いるために相互のゲート入力電圧は常に同電位である。
【０１２２】また、電源電圧源ＶＤＤとノードＮ１２間
に直列接続されるＰ−ＭＯＳ１０ａ，１０ｄと前記Ｐ−
ＭＯＳ１０ｅとは並列の関係でノードＮ１２を介してド
レインで共通接続されている。さらに、電源電圧源ＶＤ
ＤとノードＮ１２間に直列接続された前記Ｐ−ＭＯＳ１
０ａ，１０ｄの内、Ｐ−ＭＯＳ１０ｄにおけるゲート入
力には帰還制御信号ＶFBが供給され、増幅器３０より出
力される帰還制御信号ＶFBの影響をノードＮ１２に常に
反映可能な状態にある。
に直列接続されるＰ−ＭＯＳ１０ａ，１０ｄと前記Ｐ−
ＭＯＳ１０ｅとは並列の関係でノードＮ１２を介してド
レインで共通接続されている。さらに、電源電圧源ＶＤ
ＤとノードＮ１２間に直列接続された前記Ｐ−ＭＯＳ１
０ａ，１０ｄの内、Ｐ−ＭＯＳ１０ｄにおけるゲート入
力には帰還制御信号ＶFBが供給され、増幅器３０より出
力される帰還制御信号ＶFBの影響をノードＮ１２に常に
反映可能な状態にある。
【０１２３】前記Ｐ−ＭＯＳ１０ｅは、ノードＮ１２を
介してゲート及びドレインが共通接続されているため常
に飽和状態（能動状態）にあり、外部入力信号Ｖｉｎに
よって制御されるＮ−ＭＯＳ１０ｂの能動負荷（定電流
負荷）として働く。従って、Ｐ−ＭＯＳ１０ｅとＮ−Ｍ
ＯＳ１０ｂ間に流れる定電流は、外部入力信号Ｖｉｎに
よってＮ−ＭＯＳ１０ｂを制御することで所望の値に設
定することが可能である。
介してゲート及びドレインが共通接続されているため常
に飽和状態（能動状態）にあり、外部入力信号Ｖｉｎに
よって制御されるＮ−ＭＯＳ１０ｂの能動負荷（定電流
負荷）として働く。従って、Ｐ−ＭＯＳ１０ｅとＮ−Ｍ
ＯＳ１０ｂ間に流れる定電流は、外部入力信号Ｖｉｎに
よってＮ−ＭＯＳ１０ｂを制御することで所望の値に設
定することが可能である。
【０１２４】また、帰還制御信号ＶFBがＶＤＤレベルを
出力している状態では、Ｐ−ＭＯＳ１０ｄはカットオフ
状態であり、Ｐ−ＭＯＳ１０ａのソースにＶＤＤレベル
が供給されない状況下にある。よって、この状態では、
ノードＮ１２にドレインが接続されるＰ−ＭＯＳ１０ａ
はノードＮ１２にはなんら影響を与えない。従って、帰
還制御信号ＶFBがＶＤＤレベル出力状態では、Ｐ−ＭＯ
Ｓ１０ｅ，１０ｃとＮ−ＭＯＳ１０ｂで構成される外部
入力信号Ｖｉｎを正の定電流源に変換する手段の特性、
動作、効果になんら影響を与えない。
出力している状態では、Ｐ−ＭＯＳ１０ｄはカットオフ
状態であり、Ｐ−ＭＯＳ１０ａのソースにＶＤＤレベル
が供給されない状況下にある。よって、この状態では、
ノードＮ１２にドレインが接続されるＰ−ＭＯＳ１０ａ
はノードＮ１２にはなんら影響を与えない。従って、帰
還制御信号ＶFBがＶＤＤレベル出力状態では、Ｐ−ＭＯ
Ｓ１０ｅ，１０ｃとＮ−ＭＯＳ１０ｂで構成される外部
入力信号Ｖｉｎを正の定電流源に変換する手段の特性、
動作、効果になんら影響を与えない。
【０１２５】ここで、ノードＮ１２をゲート入力とする
Ｐ−ＭＯＳ１０ｃに流れる電流をＩ12、能動負荷として
働くＰ−ＭＯＳ１０ｅに流れる電流をＩ11とすると、Ｐ
−ＭＯＳ１０ｃ，１０ｅのゲートがノードＮ１２を介し
て共通接続され常に同電位であることより、各々Ｐ−Ｍ
ＯＳ１０ｃ，１０ｅに流れる電流Ｉ12，Ｉ11は、Ｐ−Ｍ
ＯＳ１０ｃ，１０ｅの各トランジスタ寸法をＰ−ＭＯＳ
１０ｃ＝Ｗ10C ／Ｌ、Ｐ−ＭＯＳ１０ｅ＝Ｗ10e ／Ｌ
（Ｐ−ＭＯＳ１０ｃ，１０ｅのチャネル長Ｌは同一とす
る）とした場合、Ｉ12／Ｉ11＝Ｗ10c ／Ｗ10e の関係が
成り立ち、Ｐ−ＭＯＳ１０ｃ，１０ｅのチャネル幅寸法
比＝Ｗ10c ／Ｗ10e のみによってＰ−ＭＯＳ１０ｃの定
電流値Ｉ12を所望の比率に設定可能である。よって、Ｐ
−ＭＯＳ１０ｃの定電流出力も外部入力信号Ｖｉｎによ
って制御可能であり、図１４（ｂ）の実線に示すよう
に、外部入力信号Ｖｉｎの増加に伴い定電流出力も増加
する経路Ｑ２（Ｐ−ＭＯＳ１０ｄ−オフ）をとる正の定
電流源入出力特性を得る。
Ｐ−ＭＯＳ１０ｃに流れる電流をＩ12、能動負荷として
働くＰ−ＭＯＳ１０ｅに流れる電流をＩ11とすると、Ｐ
−ＭＯＳ１０ｃ，１０ｅのゲートがノードＮ１２を介し
て共通接続され常に同電位であることより、各々Ｐ−Ｍ
ＯＳ１０ｃ，１０ｅに流れる電流Ｉ12，Ｉ11は、Ｐ−Ｍ
ＯＳ１０ｃ，１０ｅの各トランジスタ寸法をＰ−ＭＯＳ
１０ｃ＝Ｗ10C ／Ｌ、Ｐ−ＭＯＳ１０ｅ＝Ｗ10e ／Ｌ
（Ｐ−ＭＯＳ１０ｃ，１０ｅのチャネル長Ｌは同一とす
る）とした場合、Ｉ12／Ｉ11＝Ｗ10c ／Ｗ10e の関係が
成り立ち、Ｐ−ＭＯＳ１０ｃ，１０ｅのチャネル幅寸法
比＝Ｗ10c ／Ｗ10e のみによってＰ−ＭＯＳ１０ｃの定
電流値Ｉ12を所望の比率に設定可能である。よって、Ｐ
−ＭＯＳ１０ｃの定電流出力も外部入力信号Ｖｉｎによ
って制御可能であり、図１４（ｂ）の実線に示すよう
に、外部入力信号Ｖｉｎの増加に伴い定電流出力も増加
する経路Ｑ２（Ｐ−ＭＯＳ１０ｄ−オフ）をとる正の定
電流源入出力特性を得る。
【０１２６】ここで、増幅器３０より帰還出力される帰
還制御信号ＶFBがＶＳＳレベルを出力している場合、Ｐ
−ＭＯＳ１０ｄはオン状態にあり、Ｐ−ＭＯＳ１０ａと
Ｐ−ＭＯＳ１０ｄが電源電圧源ＶＤＤとノードＮ１２間
に直列接続される構成上、Ｐ−ＭＯＳ１０ａのソースは
電源電圧源ＶＤＤに接地され動作可能な状態にある。さ
らに、Ｐ−ＭＯＳ１０ａは外部入力信号Ｖｉｎをゲート
入力しているため、外部入力信号Ｖｉｎによっても制御
可能な状態にある。
還制御信号ＶFBがＶＳＳレベルを出力している場合、Ｐ
−ＭＯＳ１０ｄはオン状態にあり、Ｐ−ＭＯＳ１０ａと
Ｐ−ＭＯＳ１０ｄが電源電圧源ＶＤＤとノードＮ１２間
に直列接続される構成上、Ｐ−ＭＯＳ１０ａのソースは
電源電圧源ＶＤＤに接地され動作可能な状態にある。さ
らに、Ｐ−ＭＯＳ１０ａは外部入力信号Ｖｉｎをゲート
入力しているため、外部入力信号Ｖｉｎによっても制御
可能な状態にある。
【０１２７】上記状態で、電源電圧源ＶＤＤにノードＮ
１２を介して直列接続されたＰ−ＭＯＳ１０ｄ，１０ａ
と、接地電圧源ＶＳＳにノードＮ１２を介して接続され
るＮ−ＭＯＳ１０ｂとが、電源電圧源ＶＤＤと接地電圧
源ＶＳＳ間に縦続接続された構造となり、Ｎ−ＭＯＳ１
０ｂの定電流負荷として働くＰ−ＭＯＳ１０ｅの他に新
たに直流電流経路を形成し反転増幅回路を構成してい
る。
１２を介して直列接続されたＰ−ＭＯＳ１０ｄ，１０ａ
と、接地電圧源ＶＳＳにノードＮ１２を介して接続され
るＮ−ＭＯＳ１０ｂとが、電源電圧源ＶＤＤと接地電圧
源ＶＳＳ間に縦続接続された構造となり、Ｎ−ＭＯＳ１
０ｂの定電流負荷として働くＰ−ＭＯＳ１０ｅの他に新
たに直流電流経路を形成し反転増幅回路を構成してい
る。
【０１２８】よって、ノードＮ１２の出力電圧ＶBHは、
外部入力信号Ｖｉｎによって制御される定電流負荷であ
るＰ−ＭＯＳ１０ａが流し得る電流と外部入力信号Ｖｉ
ｎによって同様に制御されるＮ−ＭＯＳ１０ｂが流し得
る電流とが等しい状態になる回路閾値電圧ＶＰ10まで、
Ｐ−ＭＯＳ１０ｃの素子閾値電圧ＶＤＤ−｜Ｖｔｈｐ｜
以下にならず（Ｐ−ＭＯＳ素子閾値電圧Ｖｔｈｐは電源
電圧源ＶＤＤを基準にとっているため負の符号である。
よって、絶対値符号を付加し記述する）、Ｐ−ＭＯＳ１
０ｃをカットオフした状態のままへ保持する働きをす
る。この効果によりＰ型カレントミラー回路１０の回路
閾値電圧の変調を行っている。
外部入力信号Ｖｉｎによって制御される定電流負荷であ
るＰ−ＭＯＳ１０ａが流し得る電流と外部入力信号Ｖｉ
ｎによって同様に制御されるＮ−ＭＯＳ１０ｂが流し得
る電流とが等しい状態になる回路閾値電圧ＶＰ10まで、
Ｐ−ＭＯＳ１０ｃの素子閾値電圧ＶＤＤ−｜Ｖｔｈｐ｜
以下にならず（Ｐ−ＭＯＳ素子閾値電圧Ｖｔｈｐは電源
電圧源ＶＤＤを基準にとっているため負の符号である。
よって、絶対値符号を付加し記述する）、Ｐ−ＭＯＳ１
０ｃをカットオフした状態のままへ保持する働きをす
る。この効果によりＰ型カレントミラー回路１０の回路
閾値電圧の変調を行っている。
【０１２９】また、外部入力信号ＶｉｎがＰ型カレント
ミラー回路１０の閾値電圧ＶＰ10を越え、出力電圧ＶBH
がＰ−ＭＯＳ１０ｅ，１０ｃの素子閾値電圧Ｖｔｈｐ、
（ＶＤＤ−｜Ｖｔｈｐ｜）以下になった場合、能動負荷
（定電流負荷）であるＰ−ＭＯＳ１０ｅの定電流特性に
従ってＮ−ＭＯＳ１０ｂに定電流を供給する。
ミラー回路１０の閾値電圧ＶＰ10を越え、出力電圧ＶBH
がＰ−ＭＯＳ１０ｅ，１０ｃの素子閾値電圧Ｖｔｈｐ、
（ＶＤＤ−｜Ｖｔｈｐ｜）以下になった場合、能動負荷
（定電流負荷）であるＰ−ＭＯＳ１０ｅの定電流特性に
従ってＮ−ＭＯＳ１０ｂに定電流を供給する。
【０１３０】従って、外部入力信号Ｖｉｎによって制御
される定電流負荷Ｐ−ＭＯＳ１０ａは外部入力信号Ｖｉ
ｎの上昇と共にその定電流出力を減少させ、且つＮ−Ｍ
ＯＳ１０ｂは定電流出力を増加させることで、ノードＮ
１２の出力ＶBHを減少せしめ、Ｐ−ＭＯＳ１０ｅがオン
状態に遷移した瞬間にＰ−ＭＯＳ１０ｃの定電流出力を
開始する図１４（ｂ）に示すＰ−ＭＯＳ１０ｄ−オン
（Ｑ１のスロープ）特性を得る。
される定電流負荷Ｐ−ＭＯＳ１０ａは外部入力信号Ｖｉ
ｎの上昇と共にその定電流出力を減少させ、且つＮ−Ｍ
ＯＳ１０ｂは定電流出力を増加させることで、ノードＮ
１２の出力ＶBHを減少せしめ、Ｐ−ＭＯＳ１０ｅがオン
状態に遷移した瞬間にＰ−ＭＯＳ１０ｃの定電流出力を
開始する図１４（ｂ）に示すＰ−ＭＯＳ１０ｄ−オン
（Ｑ１のスロープ）特性を得る。
【０１３１】また、帰還制御信号ＶFBがＶＳＳレベルを
出力している状態では、Ｐ−ＭＯＳ１０ｄはオン状態に
あり、Ｐ−ＭＯＳ１０ａのソースは電源電圧源ＶＤＤに
接地された状態となることで反転増幅器を構成してい
る。よって、この反転増幅回路を形成することで、Ｐ型
カレントミラー回路１０の回路閾値電圧をＶＰ10へ変調
しており、前記ＶＰ10は、Ｐ−ＭＯＳ１０ａ，１０ｄと
Ｎ−ＭＯＳ１０ｂのトランジスタ寸法比Ｗ／Ｌによって
決定される。よって、Ｐ型カレントミラー回路１０の回
路閾値電圧ＶＰ10を高電位側へシフトしたい場合は、Ｐ
−ＭＯＳ１０ａ，１０ｄのトランジスタ寸法比Ｗ／Ｌを
大きく、Ｎ−ＭＯＳ１０ｂのＷ／Ｌを小さく設定するこ
とでＰ型カレントミラー路１０の回路閾値電圧ＶＰ10を
容易に高電位側へ設定可能である。
出力している状態では、Ｐ−ＭＯＳ１０ｄはオン状態に
あり、Ｐ−ＭＯＳ１０ａのソースは電源電圧源ＶＤＤに
接地された状態となることで反転増幅器を構成してい
る。よって、この反転増幅回路を形成することで、Ｐ型
カレントミラー回路１０の回路閾値電圧をＶＰ10へ変調
しており、前記ＶＰ10は、Ｐ−ＭＯＳ１０ａ，１０ｄと
Ｎ−ＭＯＳ１０ｂのトランジスタ寸法比Ｗ／Ｌによって
決定される。よって、Ｐ型カレントミラー回路１０の回
路閾値電圧ＶＰ10を高電位側へシフトしたい場合は、Ｐ
−ＭＯＳ１０ａ，１０ｄのトランジスタ寸法比Ｗ／Ｌを
大きく、Ｎ−ＭＯＳ１０ｂのＷ／Ｌを小さく設定するこ
とでＰ型カレントミラー路１０の回路閾値電圧ＶＰ10を
容易に高電位側へ設定可能である。
【０１３２】次に、図１３（ａ）及び図１５（ａ）に示
されるＮ型カレントミラー回路２０について説明する。
されるＮ型カレントミラー回路２０について説明する。
【０１３３】このＮ型カレントミラー回路２０は、外部
入力信号Ｖｉｎがゲート入力されるＰ−ＭＯＳ２０ａと
Ｎ−ＭＯＳ２０ｂとがノードＮ１３を介してドレインで
共通接続され、前記Ｐ−ＭＯＳ２０ｂのソースと接地電
圧源ＶＳＳとの間に増幅器３０より出力される帰還制御
信号ＶFBをゲート入力するＮ−ＭＯＳ２０ｄが直列接続
されている。さらに、ノードＮ１３を介してゲート及び
ドレインが共通接続されたＮ−ＭＯＳ２０ｅが接地電圧
源ＶＳＳとノードＮ１３間に接続され、これによってＶ
BL信号を生成出力している。ここで、ＶBL信号をゲート
入力するＮ−ＭＯＳ２０ｃは、前記Ｎ−ＭＯＳ２０ｅの
ゲート及びドレインが共通接続されているために相互の
ゲート入力電圧は常に同電位である。
入力信号Ｖｉｎがゲート入力されるＰ−ＭＯＳ２０ａと
Ｎ−ＭＯＳ２０ｂとがノードＮ１３を介してドレインで
共通接続され、前記Ｐ−ＭＯＳ２０ｂのソースと接地電
圧源ＶＳＳとの間に増幅器３０より出力される帰還制御
信号ＶFBをゲート入力するＮ−ＭＯＳ２０ｄが直列接続
されている。さらに、ノードＮ１３を介してゲート及び
ドレインが共通接続されたＮ−ＭＯＳ２０ｅが接地電圧
源ＶＳＳとノードＮ１３間に接続され、これによってＶ
BL信号を生成出力している。ここで、ＶBL信号をゲート
入力するＮ−ＭＯＳ２０ｃは、前記Ｎ−ＭＯＳ２０ｅの
ゲート及びドレインが共通接続されているために相互の
ゲート入力電圧は常に同電位である。
【０１３４】また、接地電圧源ＶＳＳとノードＮ１３間
に直列接続されるＮ−ＭＯＳ２０ｂ，２０ｄと前記Ｐ−
ＭＯＳ２０ｅとは並列の関係でノードＮ１３を介してド
レインで共通接続されている。さらに、接地電圧源ＶＳ
ＳとノードＮ１３間に直列接続された前記Ｎ−ＭＯＳ２
０ｂ，２０ｄの内、Ｎ−ＭＯＳ２０ｄにおけるゲート入
力には帰還制御信号ＶFBが供給され、増幅器３０より出
力される該帰還制御信号ＶFBの影響を常に反映可能な状
態にある。
に直列接続されるＮ−ＭＯＳ２０ｂ，２０ｄと前記Ｐ−
ＭＯＳ２０ｅとは並列の関係でノードＮ１３を介してド
レインで共通接続されている。さらに、接地電圧源ＶＳ
ＳとノードＮ１３間に直列接続された前記Ｎ−ＭＯＳ２
０ｂ，２０ｄの内、Ｎ−ＭＯＳ２０ｄにおけるゲート入
力には帰還制御信号ＶFBが供給され、増幅器３０より出
力される該帰還制御信号ＶFBの影響を常に反映可能な状
態にある。
【０１３５】前記Ｎ−ＭＯＳ２０ｅは、ノードＮ１３を
介してゲート及びドレインが共通接続されているため常
に飽和状態にあり、外部入力信号Ｖｉｎによって制御さ
れるＰ−ＭＯＳ２０ａの能動負荷（定電流負荷）として
働く。従って、Ｎ−ＭＯＳ２０ｅとＰ−ＭＯＳ２０ａ間
に流れる定電流は外部入力信号ＶｉｎによってＰ−ＭＯ
Ｓ２０ａを制御することで所望の値に設定することが可
能である。
介してゲート及びドレインが共通接続されているため常
に飽和状態にあり、外部入力信号Ｖｉｎによって制御さ
れるＰ−ＭＯＳ２０ａの能動負荷（定電流負荷）として
働く。従って、Ｎ−ＭＯＳ２０ｅとＰ−ＭＯＳ２０ａ間
に流れる定電流は外部入力信号ＶｉｎによってＰ−ＭＯ
Ｓ２０ａを制御することで所望の値に設定することが可
能である。
【０１３６】また、帰還制御信号ＶFBがＶＳＳレベルを
出力している状態では、Ｎ−ＭＯＳ２０ｄはカットオフ
状態であり、Ｎ−ＭＯＳ２０ｂのソースにＶＳＳレベル
が供給されない状況下にある。よって、この状態では、
ノードＮ１３にドレインが接続されるＮ−ＭＯＳ２０ｂ
はノードＮ１３にはなんら影響を与えない。
出力している状態では、Ｎ−ＭＯＳ２０ｄはカットオフ
状態であり、Ｎ−ＭＯＳ２０ｂのソースにＶＳＳレベル
が供給されない状況下にある。よって、この状態では、
ノードＮ１３にドレインが接続されるＮ−ＭＯＳ２０ｂ
はノードＮ１３にはなんら影響を与えない。
【０１３７】従って、帰還制御信号ＶFBがＶＳＳレベル
出力状態では、Ｎ−ＭＯＳ２０ｅ，Ｐ−ＭＯＳ２０ａ，
Ｎ−ＭＯＳ２０ｃで構成される外部入力信号Ｖｉｎを負
の定電流源に変換する手段（Ｎ型カレントミラー回路）
の特性、動作、効果になんら影響を与えない。
出力状態では、Ｎ−ＭＯＳ２０ｅ，Ｐ−ＭＯＳ２０ａ，
Ｎ−ＭＯＳ２０ｃで構成される外部入力信号Ｖｉｎを負
の定電流源に変換する手段（Ｎ型カレントミラー回路）
の特性、動作、効果になんら影響を与えない。
【０１３８】ここで、ノードＮ１３をゲート入力とする
Ｐ−ＭＯＳ２０ｃに流れる電流をＩ22、能動負荷として
働くＮ−ＭＯＳ２０ｅに流れる電流をＩ21とすると、Ｎ
−ＭＯＳ２０ｃ，２０ｅのゲートがノードＮ１３を介し
て共通接続され常に同電位であることより、各々Ｎ−Ｍ
ＯＳ２０ｃ，２０ｅに流れる電流Ｉ22，Ｉ21は、Ｎ−Ｍ
ＯＳ２０ｃ，２０ｅの各トランジスタ寸法をＮ−ＭＯＳ
２０ｃ＝Ｗ20C ／Ｌ、Ｎ−ＭＯＳ２０ｅ＝Ｗ20e ／Ｌ
（Ｎ−ＭＯＳ２０ｃ，２０ｅのチャネル長Ｌは同一とす
る）とした場合、Ｉ22／Ｉ21＝Ｗ20c ／Ｗ20e の関係が
成り立ち、Ｐ−ＭＯＳ１０ｃ，１０ｅのチャネル幅寸法
比＝Ｗ20c ／Ｗ20e のみによって定電流値を所望の比率
に設定可能である。
Ｐ−ＭＯＳ２０ｃに流れる電流をＩ22、能動負荷として
働くＮ−ＭＯＳ２０ｅに流れる電流をＩ21とすると、Ｎ
−ＭＯＳ２０ｃ，２０ｅのゲートがノードＮ１３を介し
て共通接続され常に同電位であることより、各々Ｎ−Ｍ
ＯＳ２０ｃ，２０ｅに流れる電流Ｉ22，Ｉ21は、Ｎ−Ｍ
ＯＳ２０ｃ，２０ｅの各トランジスタ寸法をＮ−ＭＯＳ
２０ｃ＝Ｗ20C ／Ｌ、Ｎ−ＭＯＳ２０ｅ＝Ｗ20e ／Ｌ
（Ｎ−ＭＯＳ２０ｃ，２０ｅのチャネル長Ｌは同一とす
る）とした場合、Ｉ22／Ｉ21＝Ｗ20c ／Ｗ20e の関係が
成り立ち、Ｐ−ＭＯＳ１０ｃ，１０ｅのチャネル幅寸法
比＝Ｗ20c ／Ｗ20e のみによって定電流値を所望の比率
に設定可能である。
【０１３９】よって、Ｎ−ＭＯＳ２０ｃの定電流出力も
外部入力信号Ｖｉｎによって制御可能であり、図１５
（ｂ）の実線に示すように、外部入力信号Ｖｉｎの増加
に伴い定電流出力が減少する経路Ｑ４（Ｎ−ＭＯＳ２０
ｄ−オフ）をとる負の定電流源入出力特性を得る。
外部入力信号Ｖｉｎによって制御可能であり、図１５
（ｂ）の実線に示すように、外部入力信号Ｖｉｎの増加
に伴い定電流出力が減少する経路Ｑ４（Ｎ−ＭＯＳ２０
ｄ−オフ）をとる負の定電流源入出力特性を得る。
【０１４０】ここで、増幅器３０より帰還出力される帰
還制御信号ＶFBがＶＤＤレベルを出力している場合、Ｎ
−ＭＯＳ２０ｄはオン状態にあり、Ｎ−ＭＯＳ２０ｂと
Ｎ−ＭＯＳ２０ｄが直列接続される構成上、Ｎ−ＭＯＳ
２０ｂのソースはＶＳＳレベルに接地され動作可能な状
態にある。さらに、Ｎ−ＭＯＳ２０ｂは外部入力信号Ｖ
ｉｎをゲート入力しているため、外部入力信号Ｖｉｎに
よっても制御可能な状態にある。
還制御信号ＶFBがＶＤＤレベルを出力している場合、Ｎ
−ＭＯＳ２０ｄはオン状態にあり、Ｎ−ＭＯＳ２０ｂと
Ｎ−ＭＯＳ２０ｄが直列接続される構成上、Ｎ−ＭＯＳ
２０ｂのソースはＶＳＳレベルに接地され動作可能な状
態にある。さらに、Ｎ−ＭＯＳ２０ｂは外部入力信号Ｖ
ｉｎをゲート入力しているため、外部入力信号Ｖｉｎに
よっても制御可能な状態にある。
【０１４１】上記状態で、接地電圧源ＶＳＳにノードＮ
１３を介して直列接続されたＮ−ＭＯＳ２０ｂ，２０ｄ
と、電源電圧源ＶＤＤにノードＮ１３を介して接続され
るＰ−ＭＯＳ２０ａとが、電源電圧源ＶＤＤと接地電圧
源ＶＳＳ間に縦続接続された構造となり、Ｐ−ＭＯＳ２
０ａの定電流負荷として働くＮ−ＭＯＳ２０ｂとＮ−Ｍ
ＯＳ２０ｄ間で新たに直流電流経路を形成し反転増幅回
路を構成している。
１３を介して直列接続されたＮ−ＭＯＳ２０ｂ，２０ｄ
と、電源電圧源ＶＤＤにノードＮ１３を介して接続され
るＰ−ＭＯＳ２０ａとが、電源電圧源ＶＤＤと接地電圧
源ＶＳＳ間に縦続接続された構造となり、Ｐ−ＭＯＳ２
０ａの定電流負荷として働くＮ−ＭＯＳ２０ｂとＮ−Ｍ
ＯＳ２０ｄ間で新たに直流電流経路を形成し反転増幅回
路を構成している。
【０１４２】よって、ノードＮ１３の出力電圧ＶBLは、
外部入力信号Ｖｉｎで定電流負荷が制御されるＮ−ＭＯ
Ｓ２０ｂが流し得る電流と、外部入力信号Ｖｉｎによっ
て同様に制御されるＰ−ＭＯＳ２０ａが流し得る電流と
が等しい状態になるまで、Ｎ−ＭＯＳ２０ｃの素子閾値
電圧（ＶＳＳ＋Ｖｔｈｎ）以上にならず（Ｎ−ＭＯＳ素
子閾値電圧Ｖｔｈｎは接地電圧源ＶＳＳを基準にとって
いるため正の符号である。）、Ｎ−ＭＯＳ２０ｃをカッ
トオフした状態のままへ保持する働きをする。この効果
によりＮ型カレントミラー回路２０の回路閾値電圧をＶ
Ｎ20へ変調させている。
外部入力信号Ｖｉｎで定電流負荷が制御されるＮ−ＭＯ
Ｓ２０ｂが流し得る電流と、外部入力信号Ｖｉｎによっ
て同様に制御されるＰ−ＭＯＳ２０ａが流し得る電流と
が等しい状態になるまで、Ｎ−ＭＯＳ２０ｃの素子閾値
電圧（ＶＳＳ＋Ｖｔｈｎ）以上にならず（Ｎ−ＭＯＳ素
子閾値電圧Ｖｔｈｎは接地電圧源ＶＳＳを基準にとって
いるため正の符号である。）、Ｎ−ＭＯＳ２０ｃをカッ
トオフした状態のままへ保持する働きをする。この効果
によりＮ型カレントミラー回路２０の回路閾値電圧をＶ
Ｎ20へ変調させている。
【０１４３】また、外部入力信号ＶｉｎがＶＤＤレベル
側から降下しＮ型カレントミラー回路２０の閾値電圧Ｖ
Ｎ20を越え、出力電圧ＶBLがＮ−ＭＯＳ２０ｅ，２０ｃ
の素子閾値電圧Ｖｔｈｎ、（ＶＳＳ＋Ｖｔｈｎ）以上に
なった場合、能動負荷（定電流負荷）であるＮ−ＭＯＳ
２０ｅの定電流特性に従ってＰ−ＭＯＳ２０ａに負の定
電流を供給する。
側から降下しＮ型カレントミラー回路２０の閾値電圧Ｖ
Ｎ20を越え、出力電圧ＶBLがＮ−ＭＯＳ２０ｅ，２０ｃ
の素子閾値電圧Ｖｔｈｎ、（ＶＳＳ＋Ｖｔｈｎ）以上に
なった場合、能動負荷（定電流負荷）であるＮ−ＭＯＳ
２０ｅの定電流特性に従ってＰ−ＭＯＳ２０ａに負の定
電流を供給する。
【０１４４】従って、外部入力信号Ｖｉｎによって制御
される定電流負荷Ｎ−ＭＯＳ２０ｂは外部入力信号Ｖｉ
ｎの下降と共にその定電流出力を減少させ、その逆にＰ
−ＭＯＳ２０ａは定電流出力を増加させることで、ノー
ドＮ１３の出力ＶBLを増加せしめ、Ｎ−ＭＯＳ２０ｅが
オン状態に遷移した瞬間にＮ−ＭＯＳ２０ｃの負の定電
流出力を開始する図１５（ｂ）に示すＮ−ＭＯＳ２０ｄ
−オン（Ｑ３のスロープ）特性を得る。
される定電流負荷Ｎ−ＭＯＳ２０ｂは外部入力信号Ｖｉ
ｎの下降と共にその定電流出力を減少させ、その逆にＰ
−ＭＯＳ２０ａは定電流出力を増加させることで、ノー
ドＮ１３の出力ＶBLを増加せしめ、Ｎ−ＭＯＳ２０ｅが
オン状態に遷移した瞬間にＮ−ＭＯＳ２０ｃの負の定電
流出力を開始する図１５（ｂ）に示すＮ−ＭＯＳ２０ｄ
−オン（Ｑ３のスロープ）特性を得る。
【０１４５】また、帰還制御信号ＶFBがＶＤＤレベルを
出力している状態では、Ｎ−ＭＯＳ２０ｄはオン状態に
あり、Ｎ−ＭＯＳ２０ｂのソースは接地電圧源ＶＳＳに
接地された状態となることで反転増幅器を構成してい
る。よって、この反転増幅回路を形成することで、Ｎ型
カレントミラー回路２０の回路閾値電圧をＶＮ20へ変調
しており、前記ＶＮ20は、Ｎ−ＭＯＳ２０ｄ，２０ｂと
Ｐ−ＭＯＳ２０ａのトランジスタ寸法比によって決定さ
れる。よって、Ｎ型カレントミラー回路２０の回路閾値
電圧ＶＮ20を低電位側へシフトしたい場合は、Ｎ−ＭＯ
Ｓ２０ｄ，２０ｂのトランジスタ寸法比Ｗ／Ｌを大き
く、Ｐ−ＭＯＳ２０ａのＷ／Ｌを小さく設定することで
Ｎ型カレントミラー路２０の回路閾値電圧ＶＮ20を容易
に定電位側へ設定可能である。
出力している状態では、Ｎ−ＭＯＳ２０ｄはオン状態に
あり、Ｎ−ＭＯＳ２０ｂのソースは接地電圧源ＶＳＳに
接地された状態となることで反転増幅器を構成してい
る。よって、この反転増幅回路を形成することで、Ｎ型
カレントミラー回路２０の回路閾値電圧をＶＮ20へ変調
しており、前記ＶＮ20は、Ｎ−ＭＯＳ２０ｄ，２０ｂと
Ｐ−ＭＯＳ２０ａのトランジスタ寸法比によって決定さ
れる。よって、Ｎ型カレントミラー回路２０の回路閾値
電圧ＶＮ20を低電位側へシフトしたい場合は、Ｎ−ＭＯ
Ｓ２０ｄ，２０ｂのトランジスタ寸法比Ｗ／Ｌを大き
く、Ｐ−ＭＯＳ２０ａのＷ／Ｌを小さく設定することで
Ｎ型カレントミラー路２０の回路閾値電圧ＶＮ20を容易
に定電位側へ設定可能である。
【０１４６】次に、図１３（ａ）に示した本第２実施形
態のシュミット回路の動作を説明する。
態のシュミット回路の動作を説明する。
【０１４７】外部入力信号ＶｉｎがＶＳＳレベルにある
場合、Ｐ型カレントミラー回路１０中のＮ−ＭＯＳ１０
ｂはカットオフ状態で、Ｎ型カレントミラー回路２０の
Ｐ−ＭＯＳ２０ａはオン状態である。その結果、ノード
Ｎ１１の出力ＶｔｈｃはほぼＶＳＳレベルを出力し、出
力信号Ｖｏｕｔ及び帰還制御信号ＶFBも共にＶＳＳレベ
ルを出力している。
場合、Ｐ型カレントミラー回路１０中のＮ−ＭＯＳ１０
ｂはカットオフ状態で、Ｎ型カレントミラー回路２０の
Ｐ−ＭＯＳ２０ａはオン状態である。その結果、ノード
Ｎ１１の出力ＶｔｈｃはほぼＶＳＳレベルを出力し、出
力信号Ｖｏｕｔ及び帰還制御信号ＶFBも共にＶＳＳレベ
ルを出力している。
【０１４８】この状態で、帰還制御信号ＶFBがゲート入
力されるＰ型カレントミラー回路１０中のＰ−ＭＯＳ１
０ｄはオン状態にあり、外部入力信号Ｖｉｎがゲート入
力されるＰ−ＭＯＳ１０ａのソース電位は電源電圧源Ｖ
ＤＤに接地され動作可能な状態にある。一方、帰還制御
信号ＶFBがゲート入力されるＮ型カレントミラー回路２
０中のＮ−ＭＯＳ２０ｄはカットオフ状態にあり、外部
入力信号Ｖｉｎが入力されるＮ−ＭＯＳ２０ｂのソース
は接地電圧源ＶＳＳが供給されない状態にあるが、前記
説明の通りノードＮ１３にはなんら影響を与えない。
力されるＰ型カレントミラー回路１０中のＰ−ＭＯＳ１
０ｄはオン状態にあり、外部入力信号Ｖｉｎがゲート入
力されるＰ−ＭＯＳ１０ａのソース電位は電源電圧源Ｖ
ＤＤに接地され動作可能な状態にある。一方、帰還制御
信号ＶFBがゲート入力されるＮ型カレントミラー回路２
０中のＮ−ＭＯＳ２０ｄはカットオフ状態にあり、外部
入力信号Ｖｉｎが入力されるＮ−ＭＯＳ２０ｂのソース
は接地電圧源ＶＳＳが供給されない状態にあるが、前記
説明の通りノードＮ１３にはなんら影響を与えない。
【０１４９】また、この状態では、Ｎ型カレントミラー
回路２０は定電流出力状態であり、外部入力信号Ｖｉｎ
の上昇に伴い出力電流が減少する図１５（ｂ）に示すＮ
−ＭＯＳ２０ｄのオフ特性（Ｑ４のスロープ）を保持し
ている。
回路２０は定電流出力状態であり、外部入力信号Ｖｉｎ
の上昇に伴い出力電流が減少する図１５（ｂ）に示すＮ
−ＭＯＳ２０ｄのオフ特性（Ｑ４のスロープ）を保持し
ている。
【０１５０】各部、各素子が上記の状態で外部入力信号
ＶｉｎがＶＳＳレベルよりＶＤＤレベルへ遷移する過渡
状態では、Ｐ型カレントミラー回路１０中のＰ−ＭＯＳ
１０ａは外部入力信号Ｖｉｎによって出力電流が制御さ
れ、Ｎ−ＭＯＳ１０ｂの電流負荷素子として働く。よっ
て、電源電圧源ＶＤＤとノードＮ１２間で縦続接続され
たＰ−ＭＯＳ１０ａ，１０ｄは、帰還制御信号ＶFBが上
記のＶＳＳレベル出力状態であれば、外部入力信号Ｖｉ
ｎによって制御されるＰ−ＭＯＳ１０ａがノードＮ１２
に接続され且つＮ−ＭＯＳ１０ｂの定電流負荷として作
用する反転増幅回路を構成する結果となる。
ＶｉｎがＶＳＳレベルよりＶＤＤレベルへ遷移する過渡
状態では、Ｐ型カレントミラー回路１０中のＰ−ＭＯＳ
１０ａは外部入力信号Ｖｉｎによって出力電流が制御さ
れ、Ｎ−ＭＯＳ１０ｂの電流負荷素子として働く。よっ
て、電源電圧源ＶＤＤとノードＮ１２間で縦続接続され
たＰ−ＭＯＳ１０ａ，１０ｄは、帰還制御信号ＶFBが上
記のＶＳＳレベル出力状態であれば、外部入力信号Ｖｉ
ｎによって制御されるＰ−ＭＯＳ１０ａがノードＮ１２
に接続され且つＮ−ＭＯＳ１０ｂの定電流負荷として作
用する反転増幅回路を構成する結果となる。
【０１５１】従って、Ｎ−ＭＯＳ１０ｂの定電流負荷と
して作用するＰ−ＭＯＳ１０ａによってＰ型カレントミ
ラー回路１０の回路閾値はＶＰ10へ変調されている。ま
た、電源電圧源ＶＤＤとノードＮ１２間で縦続接続され
るＰ−ＭＯＳ１０ａ，１０ｄの関係は、各トランジスタ
の寸法を各々Ｗ10a ／Ｌ10a ，Ｗ10d ／Ｌ10d 及び素子
閾値電圧をＶｔｈｐ10a ，Ｖｔｈｐ10d とすると、 Ｗ10a ／Ｌ10a ≦Ｗ10d ／Ｌ10d Ｗ10a ≦Ｗ10d Ｌ10a ≧Ｌ10d の関係があり、且つ Ｖｔｈｐ10a ≧Ｖｔｈｐ10d （Ｖｔｈｐ10d は低閾値電圧の方がより有効）であり、
Ｐ−ＭＯＳ１０ａの素子特性（チャネルコンダクタン
ス、相互コンダクタンス）に与える影響が極小となる条
件を有する。
して作用するＰ−ＭＯＳ１０ａによってＰ型カレントミ
ラー回路１０の回路閾値はＶＰ10へ変調されている。ま
た、電源電圧源ＶＤＤとノードＮ１２間で縦続接続され
るＰ−ＭＯＳ１０ａ，１０ｄの関係は、各トランジスタ
の寸法を各々Ｗ10a ／Ｌ10a ，Ｗ10d ／Ｌ10d 及び素子
閾値電圧をＶｔｈｐ10a ，Ｖｔｈｐ10d とすると、 Ｗ10a ／Ｌ10a ≦Ｗ10d ／Ｌ10d Ｗ10a ≦Ｗ10d Ｌ10a ≧Ｌ10d の関係があり、且つ Ｖｔｈｐ10a ≧Ｖｔｈｐ10d （Ｖｔｈｐ10d は低閾値電圧の方がより有効）であり、
Ｐ−ＭＯＳ１０ａの素子特性（チャネルコンダクタン
ス、相互コンダクタンス）に与える影響が極小となる条
件を有する。
【０１５２】よって、外部入力信号ＶｉｎがＰ型カレン
トミラー回路１０の回路閾値電圧ＶＰ10以上になって始
めてＰ型カレントミラー回路１０は定電流出力状態とな
り、Ｎ型カレントミラー回路２０より出力される負の定
電流出力Ｉ22とＰ型カレントミラー回路１０より出力さ
れる正の定電流出力Ｉ12との電流加算を実行する。
トミラー回路１０の回路閾値電圧ＶＰ10以上になって始
めてＰ型カレントミラー回路１０は定電流出力状態とな
り、Ｎ型カレントミラー回路２０より出力される負の定
電流出力Ｉ22とＰ型カレントミラー回路１０より出力さ
れる正の定電流出力Ｉ12との電流加算を実行する。
【０１５３】その結果、加算ノードＮ１１ではＩ12＞Ｉ
22となり電流差が発生するため、Ｖｔｈｃ信号をＶＤＤ
レベルへ変化せしめる。このＶｔｈｃ信号を増幅器３０
で更に増幅し外部出力信号Ｖｏｕｔ及び帰還制御信号Ｖ
FBとして個々に生成出力している。
22となり電流差が発生するため、Ｖｔｈｃ信号をＶＤＤ
レベルへ変化せしめる。このＶｔｈｃ信号を増幅器３０
で更に増幅し外部出力信号Ｖｏｕｔ及び帰還制御信号Ｖ
FBとして個々に生成出力している。
【０１５４】帰還制御信号ＶFBは、前述の通りＰ型カレ
ントミラー回路１０のＰ−ＭＯＳ１０ｄ、及びＮ型カレ
ントミラー回路２０のＮ−ＭＯＳ２０ｄにそれぞれ帰還
出力されていることより、Ｖｔｈｃ信号がＶＤＤレベル
へ遷移し且つ増幅器３０にて増幅せしめられるために帰
還制御信号ＶFBは更にＶＤＤレベルへ増幅される。これ
によって、帰還制御信号ＶFBがゲート入力されるＰ−Ｍ
ＯＳ１０ｄは完全にカットオフ状態へ、Ｎ−ＭＯＳ２０
ｄはオン状態へ遷移する結果となり、Ｐ型カレントミラ
ー回路１０は定電流出力状態に入り、Ｎ型カレントミラ
ー回路２０はＮ−ＭＯＳ２０ｄがオン状態に遷移するた
め、Ｎ型カレントミラー回路２０の回路閾値電圧がＶＮ
20へ変調される結果となる。
ントミラー回路１０のＰ−ＭＯＳ１０ｄ、及びＮ型カレ
ントミラー回路２０のＮ−ＭＯＳ２０ｄにそれぞれ帰還
出力されていることより、Ｖｔｈｃ信号がＶＤＤレベル
へ遷移し且つ増幅器３０にて増幅せしめられるために帰
還制御信号ＶFBは更にＶＤＤレベルへ増幅される。これ
によって、帰還制御信号ＶFBがゲート入力されるＰ−Ｍ
ＯＳ１０ｄは完全にカットオフ状態へ、Ｎ−ＭＯＳ２０
ｄはオン状態へ遷移する結果となり、Ｐ型カレントミラ
ー回路１０は定電流出力状態に入り、Ｎ型カレントミラ
ー回路２０はＮ−ＭＯＳ２０ｄがオン状態に遷移するた
め、Ｎ型カレントミラー回路２０の回路閾値電圧がＶＮ
20へ変調される結果となる。
【０１５５】従って、Ｎ型カレントミラー回路２０中の
Ｎ−ＭＯＳ２０ｃのゲートに入力されるＶBL信号はＮ−
ＭＯＳ２０ｄがオン状態にあるため、Ｎ−ＭＯＳ２０ｂ
のソースをＶＳＳレベルに接地せしめ、且つ外部入力信
号Ｖｉｎが高電位側にあるためＮ−ＭＯＳ２０ｂもオン
状態にあり、ＶBL出力はほぼＶＳＳレベルを出力する結
果となる。
Ｎ−ＭＯＳ２０ｃのゲートに入力されるＶBL信号はＮ−
ＭＯＳ２０ｄがオン状態にあるため、Ｎ−ＭＯＳ２０ｂ
のソースをＶＳＳレベルに接地せしめ、且つ外部入力信
号Ｖｉｎが高電位側にあるためＮ−ＭＯＳ２０ｂもオン
状態にあり、ＶBL出力はほぼＶＳＳレベルを出力する結
果となる。
【０１５６】よって、ＶBL出力は、Ｎ−ＭＯＳ２０ｃの
素子閾値電圧（ＶＳＳ＋Ｖｔｈｎ）以下となりＮ−ＭＯ
Ｓ２０ｃをカットオフ状態とするため、Ｎ−ＭＯＳ２０
ｃの定電流出力が阻止されることで、電流加算ノードＮ
１１では、Ｐ−ＭＯＳ１０ｃの定電流出力Ｉ12のみとな
り、更にＶｔｈｃ出力をＶＤＤレベルへ増幅する結果と
なる。
素子閾値電圧（ＶＳＳ＋Ｖｔｈｎ）以下となりＮ−ＭＯ
Ｓ２０ｃをカットオフ状態とするため、Ｎ−ＭＯＳ２０
ｃの定電流出力が阻止されることで、電流加算ノードＮ
１１では、Ｐ−ＭＯＳ１０ｃの定電流出力Ｉ12のみとな
り、更にＶｔｈｃ出力をＶＤＤレベルへ増幅する結果と
なる。
【０１５７】従って、増幅器３０より出力される帰還制
御信号ＶFBをＰ型カレントミラー回路１０及びＮ型カレ
ントミラー回路２０にそれぞれ帰還出力することで正帰
還の増幅器を構成しているため、ほぼ無限大の増幅度が
得られ、低電源電圧の条件下でも出力信号Ｖｏｕｔの遅
延を最小限に止めることが可能であり、且つ幅広い周波
数領域で安定動作が保証可能である。
御信号ＶFBをＰ型カレントミラー回路１０及びＮ型カレ
ントミラー回路２０にそれぞれ帰還出力することで正帰
還の増幅器を構成しているため、ほぼ無限大の増幅度が
得られ、低電源電圧の条件下でも出力信号Ｖｏｕｔの遅
延を最小限に止めることが可能であり、且つ幅広い周波
数領域で安定動作が保証可能である。
【０１５８】図１６は、上記第２実施形態に関連したス
タンバイ機能付きシュミット回路の第１の例を示す回路
図であり、図１３と共通の要素には同一の符号が付され
ている。
タンバイ機能付きシュミット回路の第１の例を示す回路
図であり、図１３と共通の要素には同一の符号が付され
ている。
【０１５９】このシュミット回路は、前述の図１３に示
す回路において、各直流電流経路となり得る接地電圧源
ＶＳＳとＮ−ＭＯＳ１０ｂのソース間に電流カット用Ｎ
−ＭＯＳ４１を、また電源電圧源ＶＤＤとＰ−ＭＯＳ２
０ａのソース間に電流カット用Ｐ−ＭＯＳ４２を接続配
置し、各端子の電位を固定するためのＮ−ＭＯＳ４３、
Ｐ−ＭＯＳ４７、及びＮ−ＭＯＳ４４をそれぞれノード
Ｎ１２，Ｎ１３，Ｎ１１に接続し、さらに外部ＳＴＢＹ
信号を増幅せしめるインバータ回路４５，４６を備えた
回路構成となっている。
す回路において、各直流電流経路となり得る接地電圧源
ＶＳＳとＮ−ＭＯＳ１０ｂのソース間に電流カット用Ｎ
−ＭＯＳ４１を、また電源電圧源ＶＤＤとＰ−ＭＯＳ２
０ａのソース間に電流カット用Ｐ−ＭＯＳ４２を接続配
置し、各端子の電位を固定するためのＮ−ＭＯＳ４３、
Ｐ−ＭＯＳ４７、及びＮ−ＭＯＳ４４をそれぞれノード
Ｎ１２，Ｎ１３，Ｎ１１に接続し、さらに外部ＳＴＢＹ
信号を増幅せしめるインバータ回路４５，４６を備えた
回路構成となっている。
【０１６０】本回路によれば、外部ＳＴＢＹ信号がＶＳ
Ｓレベルの場合に各直流電流経路をカットオフすること
が可能であり、回路を動作させる必要がない場合に消費
電力を完全にゼロとすることが可能である。なお、外部
ＳＴＢＹ信号がＶＤＤレベルの動作可能状態である場
合、上記第２実施形態の機能、効果、作用に何等影響を
与えない。
Ｓレベルの場合に各直流電流経路をカットオフすること
が可能であり、回路を動作させる必要がない場合に消費
電力を完全にゼロとすることが可能である。なお、外部
ＳＴＢＹ信号がＶＤＤレベルの動作可能状態である場
合、上記第２実施形態の機能、効果、作用に何等影響を
与えない。
【０１６１】図１７は、上記第２実施形態に関連したス
タンバイ機能付きシュミット回路の第２の例を示す回路
図であり、図１３と共通の要素には同一の符号が付され
ている。
タンバイ機能付きシュミット回路の第２の例を示す回路
図であり、図１３と共通の要素には同一の符号が付され
ている。
【０１６２】このシュミット回路は、前述の図１３に示
す回路において、外部ＳＴＢＹ信号の過渡応答時に発生
する不正出力を抑制するために増幅器３０中のインバー
タ３０ａをＮＡＮＤ回路３０ａに置換し、且つＮＡＮＤ
回路３０ａの一方入力をノードＮ１１に接続し、他方入
力にはインバータ回路４６の出力信号を入力するように
したものである。
す回路において、外部ＳＴＢＹ信号の過渡応答時に発生
する不正出力を抑制するために増幅器３０中のインバー
タ３０ａをＮＡＮＤ回路３０ａに置換し、且つＮＡＮＤ
回路３０ａの一方入力をノードＮ１１に接続し、他方入
力にはインバータ回路４６の出力信号を入力するように
したものである。
【０１６３】本回路によれば、加算ノードＮ１１に発生
する不正出力を抑制することが可能となる。なお、外部
ＳＴＢＹ信号がＶＤＤレベルの動作可能状態である場
合、上記第２実施形態の機能、効果、作用に何等影響を
与えない。
する不正出力を抑制することが可能となる。なお、外部
ＳＴＢＹ信号がＶＤＤレベルの動作可能状態である場
合、上記第２実施形態の機能、効果、作用に何等影響を
与えない。
【０１６４】図１８は、上記第２実施形態に関連したス
タンバイ機能付きシュミット回路の第３の例を示す回路
図であり、図１３と共通の要素には同一の符号が付され
ている。
タンバイ機能付きシュミット回路の第３の例を示す回路
図であり、図１３と共通の要素には同一の符号が付され
ている。
【０１６５】このシュミット回路は、前述の図１３に示
す回路において、各直流電流経路となり得る接地電圧源
ＶＳＳとＮ−ＭＯＳ１０ｂのソース間に電流カット用Ｎ
−ＭＯＳ４１を、また電源電圧源ＶＤＤとＰ−ＭＯＳ２
０ａのソース間に電流カット用Ｐ−ＭＯＳ４２を接続配
置し、各端子の電位を固定するためのＮ−ＭＯＳ４３、
Ｐ−ＭＯＳ４７、及びＮ−ＭＯＳ４４を各ノードＮ１
２，Ｎ１３，Ｎ１１に接続し、さらに外部ＳＴＢＹ信号
を増幅せしめるインバータ回路４５，４６を備え、且つ
ノードＮ１１が接続される増幅器３０中のインバータ回
路３０ａをＮＯＲ回路３０ａに置換した回路構成となっ
ている。
す回路において、各直流電流経路となり得る接地電圧源
ＶＳＳとＮ−ＭＯＳ１０ｂのソース間に電流カット用Ｎ
−ＭＯＳ４１を、また電源電圧源ＶＤＤとＰ−ＭＯＳ２
０ａのソース間に電流カット用Ｐ−ＭＯＳ４２を接続配
置し、各端子の電位を固定するためのＮ−ＭＯＳ４３、
Ｐ−ＭＯＳ４７、及びＮ−ＭＯＳ４４を各ノードＮ１
２，Ｎ１３，Ｎ１１に接続し、さらに外部ＳＴＢＹ信号
を増幅せしめるインバータ回路４５，４６を備え、且つ
ノードＮ１１が接続される増幅器３０中のインバータ回
路３０ａをＮＯＲ回路３０ａに置換した回路構成となっ
ている。
【０１６６】これにより、外部ＳＴＢＹ信号がＶＳＳレ
ベルの場合に各直流経路をカットオフすることが可能で
あり、回路を動作させる必要がない場合に消費電力を完
全にゼロとすることが可能である。
ベルの場合に各直流経路をカットオフすることが可能で
あり、回路を動作させる必要がない場合に消費電力を完
全にゼロとすることが可能である。
【０１６７】また、ＮＡＮＤ回路３０ａの一方入力をノ
ードＮ１１に接続し、他方入力には外部ＳＴＢＹを入力
とするインバータ回路４５の出力信号を入力している。
これにより、加算ノードＮ１１に発生する不正出力を抑
制することが可能となる。なお、外部ＳＴＢＹ信号がＶ
ＤＤレベルの動作可能状態である場合、上記第２実施形
態の機能、効果、作用に何等影響を与えない。
ードＮ１１に接続し、他方入力には外部ＳＴＢＹを入力
とするインバータ回路４５の出力信号を入力している。
これにより、加算ノードＮ１１に発生する不正出力を抑
制することが可能となる。なお、外部ＳＴＢＹ信号がＶ
ＤＤレベルの動作可能状態である場合、上記第２実施形
態の機能、効果、作用に何等影響を与えない。
【０１６８】図１９は、上記第２実施形態に関連したシ
ュミット入力回路装置（ノイズ除去装置）の回路図であ
り、図１３と共通の要素には同一の符号が付されてい
る。
ュミット入力回路装置（ノイズ除去装置）の回路図であ
り、図１３と共通の要素には同一の符号が付されてい
る。
【０１６９】このシュミット入力回路装置は、異なる外
部入力信号が複数存在した場合に対応して、上記図１３
に示すシュミット回路を複数個配置して構成したもので
ある。
部入力信号が複数存在した場合に対応して、上記図１３
に示すシュミット回路を複数個配置して構成したもので
ある。
【０１７０】すなわち、このシュミット入力回路装置に
は、基準電圧発生回路部（バイアス手段）５０が設けら
れ、Ｐ型カレントミラー回路１０中の定電流負荷として
働くＰ−ＭＯＳ１０ａのゲートバイアス信号ＶBPを生成
出力し、且つＮ型カレントミラー回路２０中の定電流負
荷として働くＮ−ＭＯＳ２０ｂのゲートバイアス電圧Ｖ
BNを個々に生成出力している。
は、基準電圧発生回路部（バイアス手段）５０が設けら
れ、Ｐ型カレントミラー回路１０中の定電流負荷として
働くＰ−ＭＯＳ１０ａのゲートバイアス信号ＶBPを生成
出力し、且つＮ型カレントミラー回路２０中の定電流負
荷として働くＮ−ＭＯＳ２０ｂのゲートバイアス電圧Ｖ
BNを個々に生成出力している。
【０１７１】基準電圧発生回路部５０は、ゲートが電源
電圧源ＶＤＤに接続されたＮ−ＭＯＳ５０ｂとゲート及
びドレインが接続されたＰ−ＭＯＳ５０ａとをノードＮ
１０を介して相互接続することでバイアス信号ＶBPを生
成している。また、バイアス信号ＶBPをゲート入力とす
るＰ−ＭＯＳ５０ｃとドレイン及びゲートが接続された
Ｎ−ＭＯＳ５０ｄをノードＮ２０を介して相互接続する
ことで同様に出力信号ＶBNを生成出力している。
電圧源ＶＤＤに接続されたＮ−ＭＯＳ５０ｂとゲート及
びドレインが接続されたＰ−ＭＯＳ５０ａとをノードＮ
１０を介して相互接続することでバイアス信号ＶBPを生
成している。また、バイアス信号ＶBPをゲート入力とす
るＰ−ＭＯＳ５０ｃとドレイン及びゲートが接続された
Ｎ−ＭＯＳ５０ｄをノードＮ２０を介して相互接続する
ことで同様に出力信号ＶBNを生成出力している。
【０１７２】また、ゲート及びドレインが共通接続され
たＰ−ＭＯＳ５０ａは、常に飽和領域で動作しノードＮ
１０を介してドレインで共通接続されたＮ−ＭＯＳ５０
ｂの定電流負荷として働く。ここで、Ｐ−ＭＯＳ５０ａ
とＮ−ＭＯＳ５０ｂ間に流れる定電流をＩ10とする。
たＰ−ＭＯＳ５０ａは、常に飽和領域で動作しノードＮ
１０を介してドレインで共通接続されたＮ−ＭＯＳ５０
ｂの定電流負荷として働く。ここで、Ｐ−ＭＯＳ５０ａ
とＮ−ＭＯＳ５０ｂ間に流れる定電流をＩ10とする。
【０１７３】同様に、ゲート及びドレインが共通接続さ
れたＮ−ＭＯＳ５０ｄは、常に飽和領域で動作し、ノー
ドＮ２０を介してドレインで共通接続されたＰ−ＭＯＳ
５０ｃの定電流負荷として働き、Ｎ−ＭＯＳ５０ｄとＰ
−ＭＯＳ５０ｃ間に流れる定電流Ｉ20とする。
れたＮ−ＭＯＳ５０ｄは、常に飽和領域で動作し、ノー
ドＮ２０を介してドレインで共通接続されたＰ−ＭＯＳ
５０ｃの定電流負荷として働き、Ｎ−ＭＯＳ５０ｄとＰ
−ＭＯＳ５０ｃ間に流れる定電流Ｉ20とする。
【０１７４】前記バイアス電圧ＶBPをゲート入力とする
Ｐ−ＭＯＳ５０ｃとＰ−ＭＯＳ５０ａは、ノードＮ１０
を介して共通接続されているため、常に同電位でありカ
レントミラー回路を形成している。よって、Ｐ−ＭＯＳ
５０ｃとＮ−ＭＯＳ５０ｄ間に流れる定電流Ｉ20は、Ｐ
−ＭＯＳ５０ａ，５０ｃの各々のトランジスタ寸法をＷ
50a ／Ｌ、Ｗ50c ／Ｌ（チャネル長寸法Ｌは同一とす
る）とすると、Ｉ10／Ｉ20＝Ｗ50a ／Ｗ50c の関係でト
ランジスタのチャネル寸法比Ｗ50a ／Ｗ50c のみによっ
て、その定電流値を設定可能である。
Ｐ−ＭＯＳ５０ｃとＰ−ＭＯＳ５０ａは、ノードＮ１０
を介して共通接続されているため、常に同電位でありカ
レントミラー回路を形成している。よって、Ｐ−ＭＯＳ
５０ｃとＮ−ＭＯＳ５０ｄ間に流れる定電流Ｉ20は、Ｐ
−ＭＯＳ５０ａ，５０ｃの各々のトランジスタ寸法をＷ
50a ／Ｌ、Ｗ50c ／Ｌ（チャネル長寸法Ｌは同一とす
る）とすると、Ｉ10／Ｉ20＝Ｗ50a ／Ｗ50c の関係でト
ランジスタのチャネル寸法比Ｗ50a ／Ｗ50c のみによっ
て、その定電流値を設定可能である。
【０１７５】また、基準電圧発生回路部５０は、Ｐ−Ｍ
ＯＳ５０ａとノードＮ１０を介してゲートで共通接続さ
れたＰ型カレントミラー回路１０中のＰ−ＭＯＳ１０ａ
とカレントミラー回路を構成しており、前記と同様に、
Ｐ−ＭＯＳ１０ａのトランジスタ寸法をＷ10a ／Ｌと
し、Ｐ−ＭＯＳ１０ａが流し得る電流をＩ11とすると、
その関係は、Ｉ10／Ｉ11＝Ｗ50a ／Ｗ50a と表現され
る。このことより、基準電圧発生回路部５０のＰ−ＭＯ
Ｓ５０ａとＰ型カレントミラー回路１０中のＰ−ＭＯＳ
１０ａのトランジスタ寸法比のみによって、その定電流
値を設定可能である。
ＯＳ５０ａとノードＮ１０を介してゲートで共通接続さ
れたＰ型カレントミラー回路１０中のＰ−ＭＯＳ１０ａ
とカレントミラー回路を構成しており、前記と同様に、
Ｐ−ＭＯＳ１０ａのトランジスタ寸法をＷ10a ／Ｌと
し、Ｐ−ＭＯＳ１０ａが流し得る電流をＩ11とすると、
その関係は、Ｉ10／Ｉ11＝Ｗ50a ／Ｗ50a と表現され
る。このことより、基準電圧発生回路部５０のＰ−ＭＯ
Ｓ５０ａとＰ型カレントミラー回路１０中のＰ−ＭＯＳ
１０ａのトランジスタ寸法比のみによって、その定電流
値を設定可能である。
【０１７６】同様に、基準電圧発生回路部５０は、Ｎ−
ＭＯＳ５０ｄとノードＮ２０を介してゲートで共通接続
されたＮ型カレントミラー回路２０中のＮ−ＭＯＳ２０
ｂとカレントミラー回路を構成しており、Ｎ−ＭＯＳ５
０ｄのトランジスタ寸法をＷ40d ／Ｌとし、Ｎ−ＭＯＳ
２０ｂが流し得る電流をＩ12とすると、その関係は、Ｉ
20／Ｉ12＝Ｗ50d ／Ｗ50b と表現される。
ＭＯＳ５０ｄとノードＮ２０を介してゲートで共通接続
されたＮ型カレントミラー回路２０中のＮ−ＭＯＳ２０
ｂとカレントミラー回路を構成しており、Ｎ−ＭＯＳ５
０ｄのトランジスタ寸法をＷ40d ／Ｌとし、Ｎ−ＭＯＳ
２０ｂが流し得る電流をＩ12とすると、その関係は、Ｉ
20／Ｉ12＝Ｗ50d ／Ｗ50b と表現される。
【０１７７】よって、Ｐ−ＭＯＳ１０ａの定電流Ｉ11
は、基準電圧発生回路部５０のＰ−ＭＯＳ５０ａとＰ型
カレントミラー回路１０中のＰ−ＭＯＳ１０ａとのチャ
ネル幅寸法比＝Ｗ50a ／Ｗ10a ＝Ｉ10／Ｉ11、Ｉ11＝Ｉ
10・Ｗ50a ／Ｗ10a によって設定可能であり、且つＮ−
ＭＯＳ２０ｂの定電流Ｉ12は、基準電圧発生回路部５０
のＮ−ＭＯＳ５０ｄとＮ型カレントミラー回路２０中の
Ｎ−ＭＯＳ２０ｂとのチャネル幅寸法比＝Ｗ50d ／Ｗ20
b ＝Ｉ20／Ｉ12、Ｉ12＝Ｉ20・Ｗ20b ／Ｗ50d によって
設定可能であり、且つ基準電圧発生回路部５０中のＮ−
ＭＯＳ５０ｄの定電流Ｉ20は、Ｉ20＝Ｉ10・Ｗ50a ／Ｗ
50c によって設定可能である。
は、基準電圧発生回路部５０のＰ−ＭＯＳ５０ａとＰ型
カレントミラー回路１０中のＰ−ＭＯＳ１０ａとのチャ
ネル幅寸法比＝Ｗ50a ／Ｗ10a ＝Ｉ10／Ｉ11、Ｉ11＝Ｉ
10・Ｗ50a ／Ｗ10a によって設定可能であり、且つＮ−
ＭＯＳ２０ｂの定電流Ｉ12は、基準電圧発生回路部５０
のＮ−ＭＯＳ５０ｄとＮ型カレントミラー回路２０中の
Ｎ−ＭＯＳ２０ｂとのチャネル幅寸法比＝Ｗ50d ／Ｗ20
b ＝Ｉ20／Ｉ12、Ｉ12＝Ｉ20・Ｗ20b ／Ｗ50d によって
設定可能であり、且つ基準電圧発生回路部５０中のＮ−
ＭＯＳ５０ｄの定電流Ｉ20は、Ｉ20＝Ｉ10・Ｗ50a ／Ｗ
50c によって設定可能である。
【０１７８】上記で述べたように、Ｐ型カレントミラー
回路１０及びＮ型カレントミラー回路２０にそれぞれ設
けられ外部入力信号Ｖｉｎ１，Ｖｉｎ２…によって制御
される入力トランジスタの定電流負荷として働く各Ｐ−
ＭＯＳ１０ａ及びＮ−ＭＯＳ２０ｂと、基準電圧発生回
路部５０の出力信号ＶBP，ＶBNとをカレントミラー接続
することで、Ｐ型カレントミラー回路１０及びＮ型カレ
ントミラー回路２０の回路閾値電圧ＶP10 ，ＶN20 の設
定が容易になり、複数個準備されたシュミット回路の個
々の回路閾値電圧のばらつきを最小限にとどめることが
可能である。
回路１０及びＮ型カレントミラー回路２０にそれぞれ設
けられ外部入力信号Ｖｉｎ１，Ｖｉｎ２…によって制御
される入力トランジスタの定電流負荷として働く各Ｐ−
ＭＯＳ１０ａ及びＮ−ＭＯＳ２０ｂと、基準電圧発生回
路部５０の出力信号ＶBP，ＶBNとをカレントミラー接続
することで、Ｐ型カレントミラー回路１０及びＮ型カレ
ントミラー回路２０の回路閾値電圧ＶP10 ，ＶN20 の設
定が容易になり、複数個準備されたシュミット回路の個
々の回路閾値電圧のばらつきを最小限にとどめることが
可能である。
【０１７９】さらに、回路構成上、Ｐ−ＭＯＳ及びＮ−
ＭＯＳの移動度の違いによるトランジスタ寸法差を小さ
くする事ができ、対称性のよい回路構成とすることが可
能で、且つシュミット回路の回路パターン面積を削減可
能である。
ＭＯＳの移動度の違いによるトランジスタ寸法差を小さ
くする事ができ、対称性のよい回路構成とすることが可
能で、且つシュミット回路の回路パターン面積を削減可
能である。
【０１８０】図２０は、本発明の半導体集積回路の第３
実施形態に係るシュミット回路の構成を示す回路図、図
２１は、その入出力特性図（ヒステリシス特性図）であ
る。図２２（ａ），（ｂ）は、本実施形態のシュミット
回路におけるＰ型カレントミラー回路部を示す図であ
り、同図（ａ）はその回路図、同図（ｂ）はその入出力
特性図である。図２３（ａ），（ｂ）は、本実施形態の
シュミット回路におけるＮ型カレントミラー回路部を示
す図であり、同図（ａ）はその回路図、同図（ｂ）はそ
の入出力特性図である。なお、本実施形態のシュミット
回路の基本的構成は図１に示すものと同じであり、また
図２と共通する要素には同一の符号が付されている。
実施形態に係るシュミット回路の構成を示す回路図、図
２１は、その入出力特性図（ヒステリシス特性図）であ
る。図２２（ａ），（ｂ）は、本実施形態のシュミット
回路におけるＰ型カレントミラー回路部を示す図であ
り、同図（ａ）はその回路図、同図（ｂ）はその入出力
特性図である。図２３（ａ），（ｂ）は、本実施形態の
シュミット回路におけるＮ型カレントミラー回路部を示
す図であり、同図（ａ）はその回路図、同図（ｂ）はそ
の入出力特性図である。なお、本実施形態のシュミット
回路の基本的構成は図１に示すものと同じであり、また
図２と共通する要素には同一の符号が付されている。
【０１８１】本実施形態のＰ型カレントミラー回路１０
が上記第２実施形態（図１４（ａ））と異なる点は、図
１４（ａ）中のＰ型カレントミラー回路１０のＰ−ＭＯ
Ｓ１０ａ（外部入力信号Ｖｉｎがゲート入力）のソース
と電源電圧源ＶＤＤ間に接続されたＰ−ＭＯＳ１０ｄ
（帰還制御信号ＶFBがゲート入力）が、ノードＮ１２を
介してドレインとゲートが共通接続されたＰ−ＭＯＳ１
０ｅのソースと電源電圧源ＶＤＤ間に接続配置され、前
記Ｐ−ＭＯＳ１０ａのソースが電源電圧源ＶＤＤに接地
せしめられているのみで、その他の回路接続・構成にお
いては何等変更はない。
が上記第２実施形態（図１４（ａ））と異なる点は、図
１４（ａ）中のＰ型カレントミラー回路１０のＰ−ＭＯ
Ｓ１０ａ（外部入力信号Ｖｉｎがゲート入力）のソース
と電源電圧源ＶＤＤ間に接続されたＰ−ＭＯＳ１０ｄ
（帰還制御信号ＶFBがゲート入力）が、ノードＮ１２を
介してドレインとゲートが共通接続されたＰ−ＭＯＳ１
０ｅのソースと電源電圧源ＶＤＤ間に接続配置され、前
記Ｐ−ＭＯＳ１０ａのソースが電源電圧源ＶＤＤに接地
せしめられているのみで、その他の回路接続・構成にお
いては何等変更はない。
【０１８２】本実施形態のＰ型カレントミラー回路１０
の具体的な回路構成は、図２０及び図２２（ａ）に示さ
れるように、外部入力信号Ｖｉｎがゲート入力されるＰ
−ＭＯＳ１０ａとＮ−ＭＯＳ１０ｂとがノードＮ１２を
介してドレインで共通接続された構造を有する反転増幅
器と、電源電圧源ＶＤＤとノードＮ１２間に増幅器３０
より帰還出力される帰還制御信号ＶFBをゲート入力とす
るＰ−ＭＯＳ１０ｄと、ノードＮ１２を介してドレイン
とゲートが共通接続され常に飽和領域で動作可能なＰ−
ＭＯＳ１０ｅとが、電源電圧源ＶＤＤとノードＮ１２間
に直列接続された回路構成をとることでＶBH信号を生成
出力し、さらに前記ノードＮ１２より出力されるＶBH信
号をゲート入力とするＰ−ＭＯＳ１０ｃが設けられた構
成となっている。
の具体的な回路構成は、図２０及び図２２（ａ）に示さ
れるように、外部入力信号Ｖｉｎがゲート入力されるＰ
−ＭＯＳ１０ａとＮ−ＭＯＳ１０ｂとがノードＮ１２を
介してドレインで共通接続された構造を有する反転増幅
器と、電源電圧源ＶＤＤとノードＮ１２間に増幅器３０
より帰還出力される帰還制御信号ＶFBをゲート入力とす
るＰ−ＭＯＳ１０ｄと、ノードＮ１２を介してドレイン
とゲートが共通接続され常に飽和領域で動作可能なＰ−
ＭＯＳ１０ｅとが、電源電圧源ＶＤＤとノードＮ１２間
に直列接続された回路構成をとることでＶBH信号を生成
出力し、さらに前記ノードＮ１２より出力されるＶBH信
号をゲート入力とするＰ−ＭＯＳ１０ｃが設けられた構
成となっている。
【０１８３】Ｐ型カレントミラー回路１０において、Ｐ
−ＭＯＳ１０ｅがノードＮ１２を介してＰ−ＭＯＳ１０
ｄのドレインに接続されることにより、増幅器３０より
帰還出力される帰還制御信号ＶFBがＶＳＳレベルを出力
する状態では、Ｐ−ＭＯＳ１０ｅは外部入力信号Ｖｉｎ
によって制御されるＮ−ＭＯＳ１０ｂの能動負荷（定電
流負荷）として働き、且つ増幅器３０より出力される帰
還制御信号ＶFBの影響をノードＮ１２に常に反映可能な
状態にある。
−ＭＯＳ１０ｅがノードＮ１２を介してＰ−ＭＯＳ１０
ｄのドレインに接続されることにより、増幅器３０より
帰還出力される帰還制御信号ＶFBがＶＳＳレベルを出力
する状態では、Ｐ−ＭＯＳ１０ｅは外部入力信号Ｖｉｎ
によって制御されるＮ−ＭＯＳ１０ｂの能動負荷（定電
流負荷）として働き、且つ増幅器３０より出力される帰
還制御信号ＶFBの影響をノードＮ１２に常に反映可能な
状態にある。
【０１８４】また、増幅器３０より帰還出力される帰還
制御信号ＶFBがＶＤＤレベルを出力する状態では、前記
Ｐ−ＭＯＳ１０ｄは完全にカットオフ状態にあり、Ｐ−
ＭＯＳ１０ｅのソースに電源電圧源ＶＤＤが供給されな
い状況にある。従って、この状態では、ノードＮ１２に
ドレイン及びゲートが共通接続されたＰ−ＭＯＳ１０ｅ
はノードＮ１２になんら影響を与えるものではない。よ
って、上記Ｐ−ＭＯＳ１０ａとＮ−ＭＯＳ１０ｂで構成
される反転増幅器より出力されるＶBH信号は図２１に表
された実線の入出力特性を有する。
制御信号ＶFBがＶＤＤレベルを出力する状態では、前記
Ｐ−ＭＯＳ１０ｄは完全にカットオフ状態にあり、Ｐ−
ＭＯＳ１０ｅのソースに電源電圧源ＶＤＤが供給されな
い状況にある。従って、この状態では、ノードＮ１２に
ドレイン及びゲートが共通接続されたＰ−ＭＯＳ１０ｅ
はノードＮ１２になんら影響を与えるものではない。よ
って、上記Ｐ−ＭＯＳ１０ａとＮ−ＭＯＳ１０ｂで構成
される反転増幅器より出力されるＶBH信号は図２１に表
された実線の入出力特性を有する。
【０１８５】外部入力信号Ｖｉｎが共通にゲート入力さ
れるＰ−ＭＯＳ１０ａ及びＮ−ＭＯＳ１０ｂのドレイン
がノードＮ１２を介して共通接続される回路構成をとな
ることにより、この反転増幅器の回路閾値電圧ＶＰ１０
は、Ｐ−ＭＯＳ１０ａ、Ｎ−ＭＯＳ１０ｂの各トランジ
スタ寸法を各々Ｗ１０ａ／Ｌ、Ｗ１０ｂ／Ｌとすると、
れるＰ−ＭＯＳ１０ａ及びＮ−ＭＯＳ１０ｂのドレイン
がノードＮ１２を介して共通接続される回路構成をとな
ることにより、この反転増幅器の回路閾値電圧ＶＰ１０
は、Ｐ−ＭＯＳ１０ａ、Ｎ−ＭＯＳ１０ｂの各トランジ
スタ寸法を各々Ｗ１０ａ／Ｌ、Ｗ１０ｂ／Ｌとすると、
【数１３】
と表現され、トランジスタ寸法比でＰ型カレントミラー
回路１０の回路閾値電圧ＶＰ10を設定可能である。
回路１０の回路閾値電圧ＶＰ10を設定可能である。
【０１８６】この回路閾値電圧ＶＰ10がＰ型カレントミ
ラー回路１０の回路閾値電圧となるが、上記第２実施形
態の図１４（ｂ）に示されるようにＰ型カレントミラー
回路１０の閾値電圧ＶＰ10が電源電圧源ＶＤＤ近辺に設
定された状態とは異なり、本第３実施形態の図２２
（ｂ）では、接地電圧源ＶＳＳ近辺に設定されることを
特徴としている。
ラー回路１０の回路閾値電圧となるが、上記第２実施形
態の図１４（ｂ）に示されるようにＰ型カレントミラー
回路１０の閾値電圧ＶＰ10が電源電圧源ＶＤＤ近辺に設
定された状態とは異なり、本第３実施形態の図２２
（ｂ）では、接地電圧源ＶＳＳ近辺に設定されることを
特徴としている。
【０１８７】ここで、帰還制御信号ＶFBがＶＳＳレベル
を出力する状態で、外部入力信号ＶｉｎがＶＳＳレベル
からＶＤＤレベルへ遷移する過渡応答においては、帰還
制御信号ＶFBがＶＳＳレベルを出力しているため、ノー
ドＮ１２を介してドレイン及びゲートが共通接続される
Ｐ−ＭＯＳ１０ｅのソースはＶＤＤレベルが供給され能
動状態にある。
を出力する状態で、外部入力信号ＶｉｎがＶＳＳレベル
からＶＤＤレベルへ遷移する過渡応答においては、帰還
制御信号ＶFBがＶＳＳレベルを出力しているため、ノー
ドＮ１２を介してドレイン及びゲートが共通接続される
Ｐ−ＭＯＳ１０ｅのソースはＶＤＤレベルが供給され能
動状態にある。
【０１８８】よって、ノードＮ１２の出力ＶBHは外部入
力信号Ｖｉｎによって制御されるＮ−ＭＯＳ１０ｂが流
し得る電流と、外部入力信号Ｖｉｎによって同様に制御
されるＰ−ＭＯＳ１０ａが流し得る電流とが等しい状態
になるＰ型カレントミラー回路１０の回路閾値電圧ＶＰ
10まで、Ｐ−ＭＯＳ１０ｅ，１０ｃの素子閾値電圧（Ｖ
ＤＤ−｜Ｖｔｈｐ｜）以下にならず、ノードＮ１２がゲ
ート入力されるＰ−ＭＯＳ１０ｃをカットオフした状態
のまま保持する働きをする。
力信号Ｖｉｎによって制御されるＮ−ＭＯＳ１０ｂが流
し得る電流と、外部入力信号Ｖｉｎによって同様に制御
されるＰ−ＭＯＳ１０ａが流し得る電流とが等しい状態
になるＰ型カレントミラー回路１０の回路閾値電圧ＶＰ
10まで、Ｐ−ＭＯＳ１０ｅ，１０ｃの素子閾値電圧（Ｖ
ＤＤ−｜Ｖｔｈｐ｜）以下にならず、ノードＮ１２がゲ
ート入力されるＰ−ＭＯＳ１０ｃをカットオフした状態
のまま保持する働きをする。
【０１８９】さらに、外部入力信号Ｖｉｎが前記Ｐ型カ
レントミラー回路１０の回路閾値電圧ＶＰ10以上にな
り、且つノードＮ１２から出力されるＶBH信号がＰ−Ｍ
ＯＳ１０ｅ，１０ｃの素子閾値電圧（ＶＤＤ−｜Ｖｔｈ
ｐ｜）以下になった場合、能動負荷であるＰ−ＭＯＳ１
０ｅの定電流出力特性に従って、Ｎ−ＭＯＳ１０ｂに定
電流を供給する図２２（ｂ）に示すＰ−ＭＯＳ１０ｄの
オン特性（Ｑ１のスロープ）を得る。
レントミラー回路１０の回路閾値電圧ＶＰ10以上にな
り、且つノードＮ１２から出力されるＶBH信号がＰ−Ｍ
ＯＳ１０ｅ，１０ｃの素子閾値電圧（ＶＤＤ−｜Ｖｔｈ
ｐ｜）以下になった場合、能動負荷であるＰ−ＭＯＳ１
０ｅの定電流出力特性に従って、Ｎ−ＭＯＳ１０ｂに定
電流を供給する図２２（ｂ）に示すＰ−ＭＯＳ１０ｄの
オン特性（Ｑ１のスロープ）を得る。
【０１９０】従って、外部入力信号Ｖｉｎによって制御
される定電流負荷Ｐ−ＭＯＳ１０ａは外部入力信号Ｖｉ
ｎの増加に伴って定電流出力を減少させ、またその逆に
Ｎ−ＭＯＳ１０ｂは定電流出力を増加させることで、ノ
ードＮ１２をゲート入力とするＰ−ＭＯＳ１０ｃに流れ
る電流をＩ12、能動負荷として働くＰ−ＭＯＳ１０ｅに
流れる電流をＩ11とすると、Ｐ−ＭＯＳ１０ｅ，１０ｃ
の入力ゲートがノードＮ１２を介し共通接続され常に同
電位にあることにより、各Ｐ−ＭＯＳ１０ｅ，１０ｃに
流れる電流Ｉ12とＩ11の関係は、各Ｐ−ＭＯＳ１０ｅ，
１０ｃのトランジスタ寸法をそれぞれＷ１０ｃ／Ｌ、Ｗ
１０ｅ／ＬとするとＩ11／Ｉ12＝Ｗ１０ｃ／Ｗ１０ｅの
関係が成立し、Ｐ−ＭＯＳ１０ｅ，１０ｃのチャネル幅
寸法比によってのみ定電流値が所望の比に設定可能であ
る。よって、Ｐ−ＭＯＳ１０ｃの定電流出力も外部入力
信号Ｖｉｎの増加に伴って増加する図２２（ｂ）のＱ１
スロープをとる正の定電流出力特性を得る。
される定電流負荷Ｐ−ＭＯＳ１０ａは外部入力信号Ｖｉ
ｎの増加に伴って定電流出力を減少させ、またその逆に
Ｎ−ＭＯＳ１０ｂは定電流出力を増加させることで、ノ
ードＮ１２をゲート入力とするＰ−ＭＯＳ１０ｃに流れ
る電流をＩ12、能動負荷として働くＰ−ＭＯＳ１０ｅに
流れる電流をＩ11とすると、Ｐ−ＭＯＳ１０ｅ，１０ｃ
の入力ゲートがノードＮ１２を介し共通接続され常に同
電位にあることにより、各Ｐ−ＭＯＳ１０ｅ，１０ｃに
流れる電流Ｉ12とＩ11の関係は、各Ｐ−ＭＯＳ１０ｅ，
１０ｃのトランジスタ寸法をそれぞれＷ１０ｃ／Ｌ、Ｗ
１０ｅ／ＬとするとＩ11／Ｉ12＝Ｗ１０ｃ／Ｗ１０ｅの
関係が成立し、Ｐ−ＭＯＳ１０ｅ，１０ｃのチャネル幅
寸法比によってのみ定電流値が所望の比に設定可能であ
る。よって、Ｐ−ＭＯＳ１０ｃの定電流出力も外部入力
信号Ｖｉｎの増加に伴って増加する図２２（ｂ）のＱ１
スロープをとる正の定電流出力特性を得る。
【０１９１】本実施形態のＮ型カレントミラー回路２０
が上記第２実施形態（図１５（ａ））と異なる点は、図
１５（ａ）中のＮ型カレントミラー回路２０のＮ−ＭＯ
Ｓ２０ｂ（外部入力信号Ｖｉｎがゲート入力）のソース
と電源電圧源ＶＤＤ間に接続されたＮ−ＭＯＳ２０ｄ
（帰還制御信号ＶFBがゲート入力）が、ノードＮ１２を
介してドレインとゲートが共通接続されたＮ−ＭＯＳ２
０ｅのソースと電源電圧源ＶＤＤ間に接続配置され、前
記Ｎ−ＭＯＳ２０ｂのソースが接地電圧源ＶＳＳに接地
せしめられた構成となるのみで、その他の回路接続・構
成においては何等変更はない。
が上記第２実施形態（図１５（ａ））と異なる点は、図
１５（ａ）中のＮ型カレントミラー回路２０のＮ−ＭＯ
Ｓ２０ｂ（外部入力信号Ｖｉｎがゲート入力）のソース
と電源電圧源ＶＤＤ間に接続されたＮ−ＭＯＳ２０ｄ
（帰還制御信号ＶFBがゲート入力）が、ノードＮ１２を
介してドレインとゲートが共通接続されたＮ−ＭＯＳ２
０ｅのソースと電源電圧源ＶＤＤ間に接続配置され、前
記Ｎ−ＭＯＳ２０ｂのソースが接地電圧源ＶＳＳに接地
せしめられた構成となるのみで、その他の回路接続・構
成においては何等変更はない。
【０１９２】本実施形態のＮ型カレントミラー回路２０
の具体的な回路構成は、図２０及び図２３（ａ）に示さ
れるように、外部入力信号Ｖｉｎがゲート入力されるＰ
−ＭＯＳ２０ａとＮ−ＭＯＳ２０ｂとがノードＮ１３を
介してドレインで共通接続された構造を有する反転増幅
器と、接地電圧源ＶＳＳとノードＮ１３間に増幅器３０
より帰還出力される帰還制御信号ＶFBをゲート入力とす
るＰ−ＭＯＳ２０ｄと、ノードＮ１３を介してドレイン
とゲートが共通接続され常に飽和領域で動作可能なＰ−
ＭＯＳ２０ｅとが、接地電圧源ＶＳＳとノードＮ１３間
に直列接続された回路構成をとることでＶBL信号を生成
出力し、さらに前記ノードＮ１３より出力されるＶBL信
号をゲート入力とするＮ−ＭＯＳ２０ｃが設けられた構
成となっている。
の具体的な回路構成は、図２０及び図２３（ａ）に示さ
れるように、外部入力信号Ｖｉｎがゲート入力されるＰ
−ＭＯＳ２０ａとＮ−ＭＯＳ２０ｂとがノードＮ１３を
介してドレインで共通接続された構造を有する反転増幅
器と、接地電圧源ＶＳＳとノードＮ１３間に増幅器３０
より帰還出力される帰還制御信号ＶFBをゲート入力とす
るＰ−ＭＯＳ２０ｄと、ノードＮ１３を介してドレイン
とゲートが共通接続され常に飽和領域で動作可能なＰ−
ＭＯＳ２０ｅとが、接地電圧源ＶＳＳとノードＮ１３間
に直列接続された回路構成をとることでＶBL信号を生成
出力し、さらに前記ノードＮ１３より出力されるＶBL信
号をゲート入力とするＮ−ＭＯＳ２０ｃが設けられた構
成となっている。
【０１９３】Ｎ型カレントミラー回路２０において、Ｎ
−ＭＯＳ２０ｅがノードＮ１３を介してＰ−ＭＯＳ２０
ｄのドレインに接続されることにより、増幅器３０より
出力される帰還制御信号ＶFBがＶＤＤレベルを出力する
状態では、Ｎ−ＭＯＳ２０ｄは温情帯であり、前記Ｎ−
ＭＯＳ２０ｅのソースは、ほぼＶＳＳレベルに接地せし
められている。
−ＭＯＳ２０ｅがノードＮ１３を介してＰ−ＭＯＳ２０
ｄのドレインに接続されることにより、増幅器３０より
出力される帰還制御信号ＶFBがＶＤＤレベルを出力する
状態では、Ｎ−ＭＯＳ２０ｄは温情帯であり、前記Ｎ−
ＭＯＳ２０ｅのソースは、ほぼＶＳＳレベルに接地せし
められている。
【０１９４】よって、この状態でのＮ−ＭＯＳ２０ｅ
は、外部入力信号Ｖｉｎによって制御されるＰ−ＭＯＳ
２０ａの定電流負荷として働き、且つ増幅器３０より出
力される帰還制御信号ＶFBの影響をノードＮ１３に常に
反映可能な状態にある。
は、外部入力信号Ｖｉｎによって制御されるＰ−ＭＯＳ
２０ａの定電流負荷として働き、且つ増幅器３０より出
力される帰還制御信号ＶFBの影響をノードＮ１３に常に
反映可能な状態にある。
【０１９５】また、増幅器３０より帰還出力される帰還
制御信号ＶFBがＶＳＳレベルを出力する状態では、前記
Ｎ−ＭＯＳ２０ｄは完全にカットオフ状態にあり、Ｎ−
ＭＯＳ２０ｅのソースに接地電圧源ＶＳＳが供給されな
い状況にある。従って、この状態では、ノードＮ１３に
ドレイン及びゲートが共通接続されたＮ−ＭＯＳ２０ｅ
はノードＮ１３になんら影響を与えるものではない。
制御信号ＶFBがＶＳＳレベルを出力する状態では、前記
Ｎ−ＭＯＳ２０ｄは完全にカットオフ状態にあり、Ｎ−
ＭＯＳ２０ｅのソースに接地電圧源ＶＳＳが供給されな
い状況にある。従って、この状態では、ノードＮ１３に
ドレイン及びゲートが共通接続されたＮ−ＭＯＳ２０ｅ
はノードＮ１３になんら影響を与えるものではない。
【０１９６】よって、上記Ｎ−ＭＯＳ２０ｂとＰ−ＭＯ
Ｓ２０ａで構成される反転増幅器より出力されるＶBL信
号は図２３（ｂ）に表されたＱ４のスロープ（実線）の
入出力特性を示す。外部入力信号Ｖｉｎが共通にゲート
入力されるＰ−ＭＯＳ２０ａ及びＮ−ＭＯＳ２０ｂの各
ドレインがノードＮ１３を介して共通接続される回路構
成をとることにより、この反転増幅器の回路閾値電圧Ｖ
Ｎ20は、Ｐ−ＭＯＳ２０ａ、Ｎ−ＭＯＳ２０ｂの各トラ
ンジスタ寸法を各々Ｗ２０ａ／Ｌ、Ｗ２０ｂ／Ｌとする
と、
Ｓ２０ａで構成される反転増幅器より出力されるＶBL信
号は図２３（ｂ）に表されたＱ４のスロープ（実線）の
入出力特性を示す。外部入力信号Ｖｉｎが共通にゲート
入力されるＰ−ＭＯＳ２０ａ及びＮ−ＭＯＳ２０ｂの各
ドレインがノードＮ１３を介して共通接続される回路構
成をとることにより、この反転増幅器の回路閾値電圧Ｖ
Ｎ20は、Ｐ−ＭＯＳ２０ａ、Ｎ−ＭＯＳ２０ｂの各トラ
ンジスタ寸法を各々Ｗ２０ａ／Ｌ、Ｗ２０ｂ／Ｌとする
と、
【数１４】
と表現され、トランジスタ寸法比のみでＮ型カレントミ
ラー回路２０の回路閾値電圧ＶN20 を設定可能である。
ラー回路２０の回路閾値電圧ＶN20 を設定可能である。
【０１９７】この回路閾値電圧ＶN20 がＮ型カレントミ
ラー回路２０の回路閾値電圧であるが、上記第２実施形
態の図１５に示されるようにＮ型カレントミラー回路２
０の閾値電圧ＶN20 が接地電圧源ＶＳＳ近辺に設定され
る状態とは異なり、本第３実施形態の図２３（ｂ）で
は、電源電圧源ＶＤＤ近辺に設定されることを特徴とし
ている。
ラー回路２０の回路閾値電圧であるが、上記第２実施形
態の図１５に示されるようにＮ型カレントミラー回路２
０の閾値電圧ＶN20 が接地電圧源ＶＳＳ近辺に設定され
る状態とは異なり、本第３実施形態の図２３（ｂ）で
は、電源電圧源ＶＤＤ近辺に設定されることを特徴とし
ている。
【０１９８】ここで、帰還制御信号ＶFBがＶＤＤレベル
を出力する状態で、外部入力信号ＶｉｎがＶＤＤレベル
からＶＳＳレベルへ遷移する過渡応答においては、帰還
制御信号ＶFBがＶＤＤレベルを出力しているため、ノー
ドＮ１３を介してドレイン及びゲートが共通接続される
Ｐ−ＭＯＳ２０ｅのソースはＶＳＳレベルが供給され能
動状態にある。
を出力する状態で、外部入力信号ＶｉｎがＶＤＤレベル
からＶＳＳレベルへ遷移する過渡応答においては、帰還
制御信号ＶFBがＶＤＤレベルを出力しているため、ノー
ドＮ１３を介してドレイン及びゲートが共通接続される
Ｐ−ＭＯＳ２０ｅのソースはＶＳＳレベルが供給され能
動状態にある。
【０１９９】よって、ノードＮ１３の出力ＶBLは外部入
力信号Ｖｉｎによって制御されるＰ−ＭＯＳ２０ａが流
し得る電流と、外部入力信号Ｖｉｎによって同様に制御
されるＮ−ＭＯＳ２０ｂが流し得る電流とが等しい状態
になるＮ型カレントミラー回路２０の回路閾値電圧ＶN2
0 まで、Ｎ−ＭＯＳ２０ｅ，２０ｃの素子閾値電圧（Ｖ
ＳＳ＋Ｖｔｈｎ）以下にならず、ノードＮ１３がゲート
入力されるＮ−ＭＯＳ２０ｃをカットオフした状態のま
ま保持する働きをする。
力信号Ｖｉｎによって制御されるＰ−ＭＯＳ２０ａが流
し得る電流と、外部入力信号Ｖｉｎによって同様に制御
されるＮ−ＭＯＳ２０ｂが流し得る電流とが等しい状態
になるＮ型カレントミラー回路２０の回路閾値電圧ＶN2
0 まで、Ｎ−ＭＯＳ２０ｅ，２０ｃの素子閾値電圧（Ｖ
ＳＳ＋Ｖｔｈｎ）以下にならず、ノードＮ１３がゲート
入力されるＮ−ＭＯＳ２０ｃをカットオフした状態のま
ま保持する働きをする。
【０２００】さらに、外部入力信号Ｖｉｎが前記Ｎ型カ
レントミラー回路２０の回路閾値電圧ＶN20 以下にな
り、且つノードＮ１３から出力されるＶBL信号がＮ−Ｍ
ＯＳ２０ｅ，２０ｃの素子閾値電圧（ＶＳＳ＋Ｖｔｈ
ｎ）以上になった場合、能動負荷であるＮ−ＭＯＳ２０
ｅの定電流出力特性に従って、Ｐ−ＭＯＳ２０ａに負の
定電流を供給する図２３（ｂ）に示すＮ−ＭＯＳ２０ｄ
のオン特性（Ｑ３のスロープ）を得る。
レントミラー回路２０の回路閾値電圧ＶN20 以下にな
り、且つノードＮ１３から出力されるＶBL信号がＮ−Ｍ
ＯＳ２０ｅ，２０ｃの素子閾値電圧（ＶＳＳ＋Ｖｔｈ
ｎ）以上になった場合、能動負荷であるＮ−ＭＯＳ２０
ｅの定電流出力特性に従って、Ｐ−ＭＯＳ２０ａに負の
定電流を供給する図２３（ｂ）に示すＮ−ＭＯＳ２０ｄ
のオン特性（Ｑ３のスロープ）を得る。
【０２０１】従って、外部入力信号Ｖｉｎによって制御
されるＮ−ＭＯＳ２０ｂは外部入力信号Ｖｉｎの減少に
伴って定電流出力を減少させ、またその逆にＰ−ＭＯＳ
２０ａは定電流出力を増加させることで、ノードＮ１３
の出力ＶBLを増加せしめるためにＮ−ＭＯＳ２０ｅが温
情帯に遷移した瞬間にＮ−ＭＯＳ２０ｃは定電流出力を
開始する図２３（ｂ）のＮ−ＭＯＳ２０ｄのオン特性
（Ｑ３のスロープ）に従う。
されるＮ−ＭＯＳ２０ｂは外部入力信号Ｖｉｎの減少に
伴って定電流出力を減少させ、またその逆にＰ−ＭＯＳ
２０ａは定電流出力を増加させることで、ノードＮ１３
の出力ＶBLを増加せしめるためにＮ−ＭＯＳ２０ｅが温
情帯に遷移した瞬間にＮ−ＭＯＳ２０ｃは定電流出力を
開始する図２３（ｂ）のＮ−ＭＯＳ２０ｄのオン特性
（Ｑ３のスロープ）に従う。
【０２０２】ここで、ノードＮ１３をゲート入力とする
Ｎ−ＭＯＳ２０ｃに流れる電流をＩ22、能動負荷として
働くＮ−ＭＯＳ２０ｅに流れる電流をＩ21とすると、Ｎ
−ＭＯＳ２０ｅ，２０ｃの入力ゲートがノードＮ１３を
介し共通接続され常に同電位にあることにより、各Ｎ−
ＭＯＳ２０ｅ，２０ｃに流れる電流Ｉ21とＩ12の関係
は、各Ｎ−ＭＯＳ２０ｃ，２０ｅの各トランジスタ寸法
をそれぞれＷ20c ／Ｌ、Ｗ20e ／ＬとするとＩ22／Ｉ21
＝Ｗ20ｃ／Ｗ20e の関係が成立し、Ｎ−ＭＯＳ２０ｅ，
２０ｃのチャネル幅寸法比によってのみ定電流値を所望
の比に設定可能である。よって、Ｎ−ＭＯＳ２０ｃの定
電流出力Ｉ22も外部入力信号Ｖｉｎの減少に伴って増加
する図２３（ｂ）のＱ３スロープをとる負の定電流出力
特性を得る。
Ｎ−ＭＯＳ２０ｃに流れる電流をＩ22、能動負荷として
働くＮ−ＭＯＳ２０ｅに流れる電流をＩ21とすると、Ｎ
−ＭＯＳ２０ｅ，２０ｃの入力ゲートがノードＮ１３を
介し共通接続され常に同電位にあることにより、各Ｎ−
ＭＯＳ２０ｅ，２０ｃに流れる電流Ｉ21とＩ12の関係
は、各Ｎ−ＭＯＳ２０ｃ，２０ｅの各トランジスタ寸法
をそれぞれＷ20c ／Ｌ、Ｗ20e ／ＬとするとＩ22／Ｉ21
＝Ｗ20ｃ／Ｗ20e の関係が成立し、Ｎ−ＭＯＳ２０ｅ，
２０ｃのチャネル幅寸法比によってのみ定電流値を所望
の比に設定可能である。よって、Ｎ−ＭＯＳ２０ｃの定
電流出力Ｉ22も外部入力信号Ｖｉｎの減少に伴って増加
する図２３（ｂ）のＱ３スロープをとる負の定電流出力
特性を得る。
【０２０３】次に、図２０に示した本第３実施形態のシ
ュミット回路の動作について説明する。
ュミット回路の動作について説明する。
【０２０４】外部入力信号ＶｉｎがＶＤＤレベルにある
場合、Ｐ型カレントミラー回路１０中のＰ−ＭＯＳ１０
ａはオン状態で、Ｎ−ＭＯＳ１０ｂはカットオフ状態で
あり、Ｎ型カレントミラー回路２０中のＰ−ＭＯＳ２０
ａはオン状態で、Ｎ−ＭＯＳ２０ｂはカットオフ状態に
ある。その結果、各Ｐ型カレントミラー回路１０及びＮ
型カレントミラー回路２０中のノードＮ１１，Ｎ１２は
共にＶＤＤレベルを出力し、電流加算ノードＮ１１の出
力ＶｔｈｃはほぼＶＳＳレベルを出力している。よっ
て、増幅器３０より出力される外部出力信号Ｖｏｕｔ及
び帰還制御信号ＶFBも共にＶＳＳレベルを出力してい
る。
場合、Ｐ型カレントミラー回路１０中のＰ−ＭＯＳ１０
ａはオン状態で、Ｎ−ＭＯＳ１０ｂはカットオフ状態で
あり、Ｎ型カレントミラー回路２０中のＰ−ＭＯＳ２０
ａはオン状態で、Ｎ−ＭＯＳ２０ｂはカットオフ状態に
ある。その結果、各Ｐ型カレントミラー回路１０及びＮ
型カレントミラー回路２０中のノードＮ１１，Ｎ１２は
共にＶＤＤレベルを出力し、電流加算ノードＮ１１の出
力ＶｔｈｃはほぼＶＳＳレベルを出力している。よっ
て、増幅器３０より出力される外部出力信号Ｖｏｕｔ及
び帰還制御信号ＶFBも共にＶＳＳレベルを出力してい
る。
【０２０５】この状態で、帰還制御信号ＶFBが帰還接続
されるＰ型カレントミラー回路１０中のＰ−ＭＯＳ１０
ｄはオン状態にあり、ノードＮ１２にドレイン及びゲー
トが共通接続されるＰ−ＭＯＳ１０ｅのソース電位はＶ
ＤＤレベルに接地され動作可能な状態にある。一方、帰
還制御信号ＶFBが同様に帰還接続されるＮ型カレントミ
ラー回路２０中のＮ−ＭＯＳ２０ｄはカットオフ状態に
あり、ノードＮ１３にドレイン及びゲートが共通接続さ
れるＮ−ＭＯＳ２０ｅのソースには接地電圧源ＶＳＳが
供給されない状態にあるが、前記説明の通りノードＮ１
３にはなんら影響を与えない。
されるＰ型カレントミラー回路１０中のＰ−ＭＯＳ１０
ｄはオン状態にあり、ノードＮ１２にドレイン及びゲー
トが共通接続されるＰ−ＭＯＳ１０ｅのソース電位はＶ
ＤＤレベルに接地され動作可能な状態にある。一方、帰
還制御信号ＶFBが同様に帰還接続されるＮ型カレントミ
ラー回路２０中のＮ−ＭＯＳ２０ｄはカットオフ状態に
あり、ノードＮ１３にドレイン及びゲートが共通接続さ
れるＮ−ＭＯＳ２０ｅのソースには接地電圧源ＶＳＳが
供給されない状態にあるが、前記説明の通りノードＮ１
３にはなんら影響を与えない。
【０２０６】各部、各素子が上記の状態で外部入力信号
ＶｉｎがＶＳＳレベルよりＶＤＤレベルへ遷移する過渡
状態では、Ｐ型カレントミラー回路１０の回路閾値電圧
ＶＰ10以上の外部入力信号Ｖｉｎが入力された場合、Ｐ
型カレントミラー回路１０中のＰ−ＭＯＳ１０ｅが能動
状態にあることにより、外部入力信号Ｖｉｎがゲートで
共通接続されたＰ−ＭＯＳ１０ａ及びＮ−ＭＯＳ１０ｂ
で構成された反転増幅器が反転出力を開始する。そし
て、ノードＮ１２のＶBH信号をＶＳＳレベルへ遷移さ
せ、前記Ｐ−ＭＯＳ１０ｅの素子閾値電圧（ＶＤＤ−｜
Ｖｔｈｐ｜）以下になった瞬間に能動負荷であるＰ−Ｍ
ＯＳ１０ｅより定電流Ｉ11が供給されると共に、ノード
Ｎ１２を介してドレインとゲートが共通接続されたＰ−
ＭＯＳ１０ｅとノードＮ１２をゲート入力とするＰ−Ｍ
ＯＳ１０ｃとがカレントミラー接続される回路構成上、
同様にＰ−ＭＯＳ１０ｃも能動負荷として働くＰ−ＭＯ
Ｓ１０ｅの特性に従い定電流出力を開始する。
ＶｉｎがＶＳＳレベルよりＶＤＤレベルへ遷移する過渡
状態では、Ｐ型カレントミラー回路１０の回路閾値電圧
ＶＰ10以上の外部入力信号Ｖｉｎが入力された場合、Ｐ
型カレントミラー回路１０中のＰ−ＭＯＳ１０ｅが能動
状態にあることにより、外部入力信号Ｖｉｎがゲートで
共通接続されたＰ−ＭＯＳ１０ａ及びＮ−ＭＯＳ１０ｂ
で構成された反転増幅器が反転出力を開始する。そし
て、ノードＮ１２のＶBH信号をＶＳＳレベルへ遷移さ
せ、前記Ｐ−ＭＯＳ１０ｅの素子閾値電圧（ＶＤＤ−｜
Ｖｔｈｐ｜）以下になった瞬間に能動負荷であるＰ−Ｍ
ＯＳ１０ｅより定電流Ｉ11が供給されると共に、ノード
Ｎ１２を介してドレインとゲートが共通接続されたＰ−
ＭＯＳ１０ｅとノードＮ１２をゲート入力とするＰ−Ｍ
ＯＳ１０ｃとがカレントミラー接続される回路構成上、
同様にＰ−ＭＯＳ１０ｃも能動負荷として働くＰ−ＭＯ
Ｓ１０ｅの特性に従い定電流出力を開始する。
【０２０７】よって、外部入力信号ＶｉｎがＰ型カレン
トミラー回路１０の回路閾値電圧ＶＰ10以上の入力が印
加される状態では、Ｐ型カレントミラー回路１０及びＮ
型カレントミラー回路２０の各出力が相互接続された電
流加算ノードＮ１１で各Ｐ型カレントミラー回路１０の
出力電流Ｉ12とＮ型カレントミラー回路２０の出力電流
Ｉ22がノードＮ１１て電流加算を実行し、その定電流出
力比によってノードＮ１１の出力Ｖｔｈｃ電位を決定す
る。
トミラー回路１０の回路閾値電圧ＶＰ10以上の入力が印
加される状態では、Ｐ型カレントミラー回路１０及びＮ
型カレントミラー回路２０の各出力が相互接続された電
流加算ノードＮ１１で各Ｐ型カレントミラー回路１０の
出力電流Ｉ12とＮ型カレントミラー回路２０の出力電流
Ｉ22がノードＮ１１て電流加算を実行し、その定電流出
力比によってノードＮ１１の出力Ｖｔｈｃ電位を決定す
る。
【０２０８】上記Ｐ型カレントミラー回路１０及びＮ型
カレントミラー回路２０より出力される各定電流出力Ｉ
12，Ｉ22は外部入力信号Ｖｉｎｉよって制御され、Ｐ型
カレントミラー回路１０中のノードＮ１２のＶBH出力電
圧は
カレントミラー回路２０より出力される各定電流出力Ｉ
12，Ｉ22は外部入力信号Ｖｉｎｉよって制御され、Ｐ型
カレントミラー回路１０中のノードＮ１２のＶBH出力電
圧は
【数１５】
と表現され、出力ＶBHは外部入力信号Ｖｉｎによって制
御され、且つ
御され、且つ
【数１６】
に圧縮されている。
【０２０９】また、Ｎ型カレントミラー回路２０中のノ
ードＮ１３のＶBL出力電圧は、ほぼＶＤＤレベルを出力
した状態を維持している。
ードＮ１３のＶBL出力電圧は、ほぼＶＤＤレベルを出力
した状態を維持している。
【０２１０】このことにより、外部入力信号Ｖｉｎが、
Ｎ型カレントミラー回路２０の回路閾値電圧ＶN20 まで
Ｐ型カレントミラー回路１０中のノードＮ１２の出力Ｖ
BHを、（ＶBH＝ＶＤＤ−｜Ｖｔｈｐ｜−α）の電位に保
持した状態となる。さらに、ノードＮ１２をゲート入力
とするＰ型カレントミラー回路１０中のＰ−ＭＯＳ１０
ｃはゲートバイアス電位ＶBHが浅く、電流加算ノードＮ
１１は、Ｉ22≪Ｉ12の状態であるため、ノードＮ１１は
ほぼＶＳＳレベルを出力した状態を保持している。
Ｎ型カレントミラー回路２０の回路閾値電圧ＶN20 まで
Ｐ型カレントミラー回路１０中のノードＮ１２の出力Ｖ
BHを、（ＶBH＝ＶＤＤ−｜Ｖｔｈｐ｜−α）の電位に保
持した状態となる。さらに、ノードＮ１２をゲート入力
とするＰ型カレントミラー回路１０中のＰ−ＭＯＳ１０
ｃはゲートバイアス電位ＶBHが浅く、電流加算ノードＮ
１１は、Ｉ22≪Ｉ12の状態であるため、ノードＮ１１は
ほぼＶＳＳレベルを出力した状態を保持している。
【０２１１】前記の状態より、外部入力信号Ｖｉｎが更
に上昇しＮ型カレントミラー回路２０の回路閾値電圧Ｖ
N20 以上の入力電圧となった場合、Ｎ型カレントミラー
回路２０中の外部入力信号Ｖｉｎが共通にゲート入力さ
れるＰ−ＭＯＳ２０ａ及びＮ−ＭＯＳ２０ｂで構成され
た反転増幅器のノードＮ１３の出力ＶBLは、ＶＤＤレベ
ル出力状態から反転出力を開始し、ＶＳＳレベルを出力
する。
に上昇しＮ型カレントミラー回路２０の回路閾値電圧Ｖ
N20 以上の入力電圧となった場合、Ｎ型カレントミラー
回路２０中の外部入力信号Ｖｉｎが共通にゲート入力さ
れるＰ−ＭＯＳ２０ａ及びＮ−ＭＯＳ２０ｂで構成され
た反転増幅器のノードＮ１３の出力ＶBLは、ＶＤＤレベ
ル出力状態から反転出力を開始し、ＶＳＳレベルを出力
する。
【０２１２】この状態では、前記Ｎ型カレントミラー回
路２０のノードＮ１３の出力ＶBLはＶＤＤレベル出力状
態からＶＳＳレベル出力へ遷移するため、ノードＮ１３
をゲート入力とするＮ−ＭＯＳ２０ｃの出力電流Ｉ22を
急激に減少せしめ、電流加算ノードＮ１１の定電流出力
をＩ22＞Ｉ12とすることで、ノードＮ１１の出力Ｖｔｈ
ｃをＶＤＤレベルへ増幅せしめる。よって、このＶｔｈ
ｃ信号を増幅器３０にて更に増幅し、外部出力信号Ｖｏ
ｕｔ及び帰還制御信号ＶFBとして個々に生成出力してい
る。
路２０のノードＮ１３の出力ＶBLはＶＤＤレベル出力状
態からＶＳＳレベル出力へ遷移するため、ノードＮ１３
をゲート入力とするＮ−ＭＯＳ２０ｃの出力電流Ｉ22を
急激に減少せしめ、電流加算ノードＮ１１の定電流出力
をＩ22＞Ｉ12とすることで、ノードＮ１１の出力Ｖｔｈ
ｃをＶＤＤレベルへ増幅せしめる。よって、このＶｔｈ
ｃ信号を増幅器３０にて更に増幅し、外部出力信号Ｖｏ
ｕｔ及び帰還制御信号ＶFBとして個々に生成出力してい
る。
【０２１３】帰還制御信号ＶFBは、前述の通り、Ｐ型カ
レントミラー回路１０のＰ−ＭＯＳ１０ｄ、及びＮ型カ
レントミラー回路２０のＮ−ＭＯＳ２０ｄにそれぞれ帰
還出力されていることより、Ｐ−ＭＯＳ１０ｄはカット
オフ状態へ、Ｎ−ＭＯＳ２０ｄは温情帯へ遷移し、Ｐ型
カレントミラー回路１０中のＰ−ＭＯＳ１０ｅのソース
にＶＤＤレベルが供給されないために能動負荷として働
くＰ−ＭＯＳ１０ｅの定電流出力が阻止される。よっ
て、この状態では、ノードＮ１２の出力ＶBHを更にＶＳ
Ｓレベルへ変化せしめ、Ｐ型カレントミラー回路１０の
出力電流Ｉ12を増大させる。
レントミラー回路１０のＰ−ＭＯＳ１０ｄ、及びＮ型カ
レントミラー回路２０のＮ−ＭＯＳ２０ｄにそれぞれ帰
還出力されていることより、Ｐ−ＭＯＳ１０ｄはカット
オフ状態へ、Ｎ−ＭＯＳ２０ｄは温情帯へ遷移し、Ｐ型
カレントミラー回路１０中のＰ−ＭＯＳ１０ｅのソース
にＶＤＤレベルが供給されないために能動負荷として働
くＰ−ＭＯＳ１０ｅの定電流出力が阻止される。よっ
て、この状態では、ノードＮ１２の出力ＶBHを更にＶＳ
Ｓレベルへ変化せしめ、Ｐ型カレントミラー回路１０の
出力電流Ｉ12を増大させる。
【０２１４】また、逆にＮ型カレントミラー回路２０の
ノードＮ１３を介してドレインおよびゲートが共通接続
されるＮ−ＭＯＳ２０ｅのソースはＶＳＳレベルが供給
され能動状態となる。
ノードＮ１３を介してドレインおよびゲートが共通接続
されるＮ−ＭＯＳ２０ｅのソースはＶＳＳレベルが供給
され能動状態となる。
【０２１５】従って、外部入力信号Ｖｉｎによって制御
されるＰ−ＭＯＳ２０ａの能動負荷として働くＮ−ＭＯ
Ｓ２０ｅは定電流を出力し、ノードＮ１３の出力ＶBLを
更にＶＳＳレベルへ変化せしめ、Ｎ型カレントミラー回
路２０の定電流出力Ｉ22を阻止する。
されるＰ−ＭＯＳ２０ａの能動負荷として働くＮ−ＭＯ
Ｓ２０ｅは定電流を出力し、ノードＮ１３の出力ＶBLを
更にＶＳＳレベルへ変化せしめ、Ｎ型カレントミラー回
路２０の定電流出力Ｉ22を阻止する。
【０２１６】その結果、電流加算ノードＮ１１の出力電
流状態は、Ｉ12≫Ｉ22となり、更にＶｔｈｃ出力をＶＤ
Ｄレベルへ増幅することになり、Ｎ型カレントミラー回
路２０中のノードＮ１３の出力ＶBLは、Ｎ−ＭＯＳ２０
ｃの素子閾値電圧（ＶＳＳ＋Ｖｔｈｎ）以下となり、Ｎ
型カレントミラー回路２０の定電流出力Ｉ22がゼロ（Ｉ
22＝０）となることで、電流加算ノードＮ１１のＶｔｈ
ｃ出力電圧を完全にＶＤＤレベルまで増幅する結果とな
る。
流状態は、Ｉ12≫Ｉ22となり、更にＶｔｈｃ出力をＶＤ
Ｄレベルへ増幅することになり、Ｎ型カレントミラー回
路２０中のノードＮ１３の出力ＶBLは、Ｎ−ＭＯＳ２０
ｃの素子閾値電圧（ＶＳＳ＋Ｖｔｈｎ）以下となり、Ｎ
型カレントミラー回路２０の定電流出力Ｉ22がゼロ（Ｉ
22＝０）となることで、電流加算ノードＮ１１のＶｔｈ
ｃ出力電圧を完全にＶＤＤレベルまで増幅する結果とな
る。
【０２１７】よって、増幅器３０より出力される帰還制
御信号ＶFBをＰ型カレントミラー回路１０及びＮ型カレ
ントミラー回路２０個々に帰還出力し、正帰還の増幅器
を構成することで、ほぼ無限大の増幅度が得られ、低電
源電圧の条件下でも出力信号Ｖｏｕｔの遅延を最小限に
止めることが可能であり、且つ幅広い周波数領域で安定
動作が可能である。
御信号ＶFBをＰ型カレントミラー回路１０及びＮ型カレ
ントミラー回路２０個々に帰還出力し、正帰還の増幅器
を構成することで、ほぼ無限大の増幅度が得られ、低電
源電圧の条件下でも出力信号Ｖｏｕｔの遅延を最小限に
止めることが可能であり、且つ幅広い周波数領域で安定
動作が可能である。
【０２１８】図２４は、上記第３実施形態に関連したス
タンバイ機能付きシュミット回路の第１の例を示す回路
図であり、図２０と共通の要素には同一の符号が付され
ている。
タンバイ機能付きシュミット回路の第１の例を示す回路
図であり、図２０と共通の要素には同一の符号が付され
ている。
【０２１９】このシュミット回路は、前述の図２０に示
す回路において、各直流電流経路となり得る接地電圧源
ＶＳＳとＮ−ＭＯＳ１０ｂのソース間に電流カット用Ｎ
−ＭＯＳ４１を、また電源電圧源ＶＤＤとＰ−ＭＯＳ２
０ａのソース間に電流カット用Ｐ−ＭＯＳ４２を接続配
置し、各端子の電位を固定するためのＮ−ＭＯＳ４３、
Ｐ−ＭＯＳ４７、及びＮ−ＭＯＳ４４をそれぞれノード
Ｎ１２，Ｎ１３，Ｎ１１に接続し、さらに外部ＳＴＢＹ
信号を増幅せしめるインバータ回路４５，４６を備えた
回路構成となっている。
す回路において、各直流電流経路となり得る接地電圧源
ＶＳＳとＮ−ＭＯＳ１０ｂのソース間に電流カット用Ｎ
−ＭＯＳ４１を、また電源電圧源ＶＤＤとＰ−ＭＯＳ２
０ａのソース間に電流カット用Ｐ−ＭＯＳ４２を接続配
置し、各端子の電位を固定するためのＮ−ＭＯＳ４３、
Ｐ−ＭＯＳ４７、及びＮ−ＭＯＳ４４をそれぞれノード
Ｎ１２，Ｎ１３，Ｎ１１に接続し、さらに外部ＳＴＢＹ
信号を増幅せしめるインバータ回路４５，４６を備えた
回路構成となっている。
【０２２０】本回路によれば、外部ＳＴＢＹ信号がＶＳ
Ｓレベルの場合に各直流電流経路をカットオフすること
が可能であり、回路を動作させる必要がない場合に消費
電力を完全にゼロとすることが可能である。なお、外部
ＳＴＢＹ信号がＶＤＤレベルの動作可能状態である場
合、上記第３実施形態の機能、効果、作用に何等影響を
与えない。
Ｓレベルの場合に各直流電流経路をカットオフすること
が可能であり、回路を動作させる必要がない場合に消費
電力を完全にゼロとすることが可能である。なお、外部
ＳＴＢＹ信号がＶＤＤレベルの動作可能状態である場
合、上記第３実施形態の機能、効果、作用に何等影響を
与えない。
【０２２１】図２５は、上記第３実施形態に関連したス
タンバイ機能付きシュミット回路の第２の例を示す回路
図であり、図２０と共通の要素には同一の符号が付され
ている。
タンバイ機能付きシュミット回路の第２の例を示す回路
図であり、図２０と共通の要素には同一の符号が付され
ている。
【０２２２】このシュミット回路は、前述の図２０に示
す回路において、外部ＳＴＢＹ信号の過渡応答時に発生
する不正出力を抑制するために増幅器３０中のインバー
タ３０ａをＮＡＮＤ回路３０ａに置換し、且つＮＡＮＤ
回路３０ａの一方入力をノードＮ１１に接続し、他方入
力には外部ＳＴＢＹ信号を入力とするインバータ回路４
６の出力信号を入力するようにしたものである。
す回路において、外部ＳＴＢＹ信号の過渡応答時に発生
する不正出力を抑制するために増幅器３０中のインバー
タ３０ａをＮＡＮＤ回路３０ａに置換し、且つＮＡＮＤ
回路３０ａの一方入力をノードＮ１１に接続し、他方入
力には外部ＳＴＢＹ信号を入力とするインバータ回路４
６の出力信号を入力するようにしたものである。
【０２２３】本回路によれば、電流加算ノードＮ１１に
発生する不正出力を抑制することが可能となる。なお、
外部ＳＴＢＹ信号がＶＤＤレベルの動作可能状態である
場合、上記第３実施形態の機能、効果、作用に何等影響
を与えない。
発生する不正出力を抑制することが可能となる。なお、
外部ＳＴＢＹ信号がＶＤＤレベルの動作可能状態である
場合、上記第３実施形態の機能、効果、作用に何等影響
を与えない。
【０２２４】図２６は、上記第３実施形態に関連したス
タンバイ機能付きシュミット回路の第３の例を示す回路
図であり、図２０と共通の要素には同一の符号が付され
ている。
タンバイ機能付きシュミット回路の第３の例を示す回路
図であり、図２０と共通の要素には同一の符号が付され
ている。
【０２２５】このシュミット回路は、前述の図２０に示
す回路において、各直流電流経路となり得る接地電圧源
ＶＳＳとＮ−ＭＯＳ１０ｂのソース間に電流カット用Ｎ
−ＭＯＳ４１を、また電源電圧源ＶＤＤとＰ−ＭＯＳ２
０ａのソース間に電流カット用Ｐ−ＭＯＳ４２を接続配
置し、各端子の電位を固定するためのＮ−ＭＯＳ４３、
Ｐ−ＭＯＳ４７、及びＮ−ＭＯＳ４４を各ノードＮ１
２，Ｎ１３，Ｎ１１に接続し、さらに外部ＳＴＢＹ信号
を増幅せしめるインバータ回路４５，４６を備え、且つ
ノードＮ１１が接続される増幅器３０中のインバータ回
路３０ａをＮＯＲ回路３０ａに置換した回路構成となっ
ている。
す回路において、各直流電流経路となり得る接地電圧源
ＶＳＳとＮ−ＭＯＳ１０ｂのソース間に電流カット用Ｎ
−ＭＯＳ４１を、また電源電圧源ＶＤＤとＰ−ＭＯＳ２
０ａのソース間に電流カット用Ｐ−ＭＯＳ４２を接続配
置し、各端子の電位を固定するためのＮ−ＭＯＳ４３、
Ｐ−ＭＯＳ４７、及びＮ−ＭＯＳ４４を各ノードＮ１
２，Ｎ１３，Ｎ１１に接続し、さらに外部ＳＴＢＹ信号
を増幅せしめるインバータ回路４５，４６を備え、且つ
ノードＮ１１が接続される増幅器３０中のインバータ回
路３０ａをＮＯＲ回路３０ａに置換した回路構成となっ
ている。
【０２２６】これにより、外部ＳＴＢＹ信号がＶＳＳレ
ベルの場合に各直流経路をカットオフすることが可能で
あり、回路を動作させる必要がない場合に消費電力を完
全にゼロとすることが可能である。
ベルの場合に各直流経路をカットオフすることが可能で
あり、回路を動作させる必要がない場合に消費電力を完
全にゼロとすることが可能である。
【０２２７】また、ＮＡＮＤ回路３０ａの一方入力をノ
ードＮ１１に接続し、他方入力には外部ＳＴＢＹを入力
とするインバータ回路４５の出力信号を入力している。
これにより、加算ノードＮ１１に発生する不正出力を抑
制することが可能となる。なお、外部ＳＴＢＹ信号がＶ
ＤＤレベルの動作可能状態である場合、上記第３実施形
態の機能、効果、作用に何等影響を与えない。
ードＮ１１に接続し、他方入力には外部ＳＴＢＹを入力
とするインバータ回路４５の出力信号を入力している。
これにより、加算ノードＮ１１に発生する不正出力を抑
制することが可能となる。なお、外部ＳＴＢＹ信号がＶ
ＤＤレベルの動作可能状態である場合、上記第３実施形
態の機能、効果、作用に何等影響を与えない。
【０２２８】図２７は、上記第３実施形態に関連したシ
ュミット入力回路装置（ノイズ除去装置）の回路図であ
り、図２０と共通の要素には同一の符号が付されてい
る。
ュミット入力回路装置（ノイズ除去装置）の回路図であ
り、図２０と共通の要素には同一の符号が付されてい
る。
【０２２９】このシュミット入力回路装置は、異なる外
部入力信号が複数存在した場合に対応して、上記図２０
に示すシュミット回路を複数個配置して構成したもので
ある。
部入力信号が複数存在した場合に対応して、上記図２０
に示すシュミット回路を複数個配置して構成したもので
ある。
【０２３０】具体的には、このシュミット入力回路装置
は、上記図１９に示す装置と同様に、基準電圧発生回路
部（バイアス手段）５０が設けられ、Ｐ型カレントミラ
ー回路１０中の定電流負荷として働くＰ−ＭＯＳ１０ａ
のゲートバイアス信号ＶBPを生成出力し、且つＮ型カレ
ントミラー回路２０中の定電流負荷として働くＮ−ＭＯ
Ｓ２０ｂのゲートバイアス電圧ＶBNを個々に生成出力し
ている。
は、上記図１９に示す装置と同様に、基準電圧発生回路
部（バイアス手段）５０が設けられ、Ｐ型カレントミラ
ー回路１０中の定電流負荷として働くＰ−ＭＯＳ１０ａ
のゲートバイアス信号ＶBPを生成出力し、且つＮ型カレ
ントミラー回路２０中の定電流負荷として働くＮ−ＭＯ
Ｓ２０ｂのゲートバイアス電圧ＶBNを個々に生成出力し
ている。
【０２３１】上記図１９の説明で述べたように、Ｐ型カ
レントミラー回路１０及びＮ型カレントミラー回路２０
にそれぞれ設けられ外部入力信号Ｖｉｎ１，Ｖｉｎ２…
によって制御される入力トランジスタの定電流負荷とし
て働く各Ｐ−ＭＯＳ１０ａ及びＮ−ＭＯＳ２０ｂと、基
準電圧発生回路部５０の出力信号ＶBP，ＶBNとをカレン
トミラー接続することで、Ｐ型カレントミラー回路１０
及びＮ型カレントミラー回路２０の回路閾値電圧ＶＰ1
0，ＶＮ20の設定が容易になり、複数個準備されたシュ
ミット回路の個々の回路閾値電圧のばらつきを最小限に
とどめることが可能である。
レントミラー回路１０及びＮ型カレントミラー回路２０
にそれぞれ設けられ外部入力信号Ｖｉｎ１，Ｖｉｎ２…
によって制御される入力トランジスタの定電流負荷とし
て働く各Ｐ−ＭＯＳ１０ａ及びＮ−ＭＯＳ２０ｂと、基
準電圧発生回路部５０の出力信号ＶBP，ＶBNとをカレン
トミラー接続することで、Ｐ型カレントミラー回路１０
及びＮ型カレントミラー回路２０の回路閾値電圧ＶＰ1
0，ＶＮ20の設定が容易になり、複数個準備されたシュ
ミット回路の個々の回路閾値電圧のばらつきを最小限に
とどめることが可能である。
【０２３２】さらに、回路構成上、Ｐ−ＭＯＳ及びＮ−
ＭＯＳの移動度の違いによるトランジスタ寸法差を小さ
くする事ができ、対称性のよい回路構成とすることが可
能で、且つシュミット回路の回路パターン面積を削減可
能である。
ＭＯＳの移動度の違いによるトランジスタ寸法差を小さ
くする事ができ、対称性のよい回路構成とすることが可
能で、且つシュミット回路の回路パターン面積を削減可
能である。
【０２３３】図２８は、本発明の半導体集積回路の第４
実施形態に係るシュミット回路の回路図である。なお、
本実施形態のシュミット回路の基本的構成は図１に示す
ものと同じであり、また図２０と共通する要素には同一
の符号が付されている。
実施形態に係るシュミット回路の回路図である。なお、
本実施形態のシュミット回路の基本的構成は図１に示す
ものと同じであり、また図２０と共通する要素には同一
の符号が付されている。
【０２３４】このシュミット回路は、上記図２０に示す
回路において、Ｐ型カレントミラー回路１０における第
１の出力電流制御用トランジスタであるＰ−ＭＯＳ１０
ｄとＰ−ＭＯＳ１０ｅを入れ替え、同様に、Ｎ型カレン
トミラー回路２０における第２の出力電流制御用トラン
ジスタであるＮ−ＭＯＳ２０ｄとＮ−ＭＯＳ２０ｅを入
れ替えた構成となっている。
回路において、Ｐ型カレントミラー回路１０における第
１の出力電流制御用トランジスタであるＰ−ＭＯＳ１０
ｄとＰ−ＭＯＳ１０ｅを入れ替え、同様に、Ｎ型カレン
トミラー回路２０における第２の出力電流制御用トラン
ジスタであるＮ−ＭＯＳ２０ｄとＮ−ＭＯＳ２０ｅを入
れ替えた構成となっている。
【０２３５】このような構成においても、上記第３実施
形態と同様の作用効果を得ることができる。
形態と同様の作用効果を得ることができる。
【０２３６】
【発明の効果】以上詳細に説明したように、第１の発明
である半導体集積回路によれば、増幅器から出力される
帰還制御信号によりＰ型カレントミラー回路の定電流出
力を制御すると同時に、Ｎ型カレントミラー回路の定電
流出力を制御する構成となるので、ほぼ無限大の増幅度
が得られ、低電源電圧での外部出力信号の遅延を最小限
にとどめるとができ、幅広い周波数領域で安定動作を保
証することが可能となる。さらに、Ｐ型及びＮ型カレン
トミラー回路は、増幅器からの帰還制御信号の状態によ
り各々の回路閾値を変調させ、相補的に動作するので、
不要な直流電流経路をカットすることができ、低消費電
力化が可能となる。また、Ｐ型とＮ型カレントミラー回
路にそれぞれ第１と第２の出力電流制御用トランジスタ
を設けたので、第１と第２の出力電流制御用トランジス
タの出力電流制御作用によりＰ型とＮ型カレントミラー
回路の各々の回路閾値を所望の値に設定可能となり、ヒ
ステリシス特性の制御が容易となる。
である半導体集積回路によれば、増幅器から出力される
帰還制御信号によりＰ型カレントミラー回路の定電流出
力を制御すると同時に、Ｎ型カレントミラー回路の定電
流出力を制御する構成となるので、ほぼ無限大の増幅度
が得られ、低電源電圧での外部出力信号の遅延を最小限
にとどめるとができ、幅広い周波数領域で安定動作を保
証することが可能となる。さらに、Ｐ型及びＮ型カレン
トミラー回路は、増幅器からの帰還制御信号の状態によ
り各々の回路閾値を変調させ、相補的に動作するので、
不要な直流電流経路をカットすることができ、低消費電
力化が可能となる。また、Ｐ型とＮ型カレントミラー回
路にそれぞれ第１と第２の出力電流制御用トランジスタ
を設けたので、第１と第２の出力電流制御用トランジス
タの出力電流制御作用によりＰ型とＮ型カレントミラー
回路の各々の回路閾値を所望の値に設定可能となり、ヒ
ステリシス特性の制御が容易となる。
【０２３７】第２の発明である半導体入力装置によれ
ば、上記第１の発明と同様の効果が得られるほか、Ｐ型
とＮ型カレントミラー回路を相互接続した電流加算器を
入力装置に備えたので、出力電圧はＰ型とＮ型カレント
ミラー回路の出力電流比によってのみ決定され、安定な
外部出力信号を得ることが可能となる。さらに、前記入
力装置にＰ型とＮ型カレントミラー回路を使用したの
で、入力電圧（外部入力信号）に対応した出力電流が得
られ、安定した動作が可能となる。Ｐ型とＮ型カレント
ミラー回路にそれぞれ第１と第２の出力電流制御用トラ
ンジスタを設けたので、第１と第２の出力電流制御用ト
ランジスタの出力電流制御作用によりＰ型とＮ型カレン
トミラー回路の各々の回路閾値を所望の値に設定可能と
なり、ヒステリシス特性の制御が容易となる。
ば、上記第１の発明と同様の効果が得られるほか、Ｐ型
とＮ型カレントミラー回路を相互接続した電流加算器を
入力装置に備えたので、出力電圧はＰ型とＮ型カレント
ミラー回路の出力電流比によってのみ決定され、安定な
外部出力信号を得ることが可能となる。さらに、前記入
力装置にＰ型とＮ型カレントミラー回路を使用したの
で、入力電圧（外部入力信号）に対応した出力電流が得
られ、安定した動作が可能となる。Ｐ型とＮ型カレント
ミラー回路にそれぞれ第１と第２の出力電流制御用トラ
ンジスタを設けたので、第１と第２の出力電流制御用ト
ランジスタの出力電流制御作用によりＰ型とＮ型カレン
トミラー回路の各々の回路閾値を所望の値に設定可能と
なり、ヒステリシス特性の制御が容易となる。
【０２３８】
【０２３９】
【０２４０】第３の発明である半導体入力装置によれ
ば、上記第２の発明と同等の効果を得ることが可能であ
る。
ば、上記第２の発明と同等の効果を得ることが可能であ
る。
【０２４１】第４の発明である半導体入力装置によれ
ば、Ｐ型及びＮ型カレントミラー回路の回路閾値電圧の
設定が容易になる。さらに、各単位入力装置の個々の回
路閾値電圧のバラツキを最小限にとどめることが可能と
なる。
ば、Ｐ型及びＮ型カレントミラー回路の回路閾値電圧の
設定が容易になる。さらに、各単位入力装置の個々の回
路閾値電圧のバラツキを最小限にとどめることが可能と
なる。
【０２４２】
【図１】本発明の半導体集積回路の第１実施形態に係る
シュミット回路の基本構成を示すブロック図である。
シュミット回路の基本構成を示すブロック図である。
【図２】図１のシュミット回路の具体的構成を示す回路
図である。
図である。
【図３】Ｐ型カレントミラー回路１０を説明するための
図である。
図である。
【図４】Ｎ型カレントミラー回路２０を説明するための
図である。
図である。
【図５】第１実施形態のシュミット回路に係る方形波パ
ルス入力に対する各端子の応答を示す図である。
ルス入力に対する各端子の応答を示す図である。
【図６】従来のシュミット回路に係る方形波パルス入力
に対する各端子の応答を示す図である。
に対する各端子の応答を示す図である。
【図７】第１実施形態のシュミット回路に係る入力・出
力特性を示す図である。
力特性を示す図である。
【図８】従来回路に係る入力・出力特性を示す図であ
る。
る。
【図９】第１実施形態に関連したスタンバイ機能付きシ
ュミット回路の第１例を示す回路図である。
ュミット回路の第１例を示す回路図である。
【図１０】第１実施形態に関連したスタンバイ機能付き
シュミット回路の第２例を示す回路図である。
シュミット回路の第２例を示す回路図である。
【図１１】第１実施形態に関連したスタンバイ機能付き
シュミット回路の第３例を示す回路図である。
シュミット回路の第３例を示す回路図である。
【図１２】第１実施形態に関連したスタンバイ機能付き
シュミット回路の第４例を示す回路図である。
シュミット回路の第４例を示す回路図である。
【図１３】本発明の半導体集積回路の第２実施形態に係
るシュミット回路を示す図である。
るシュミット回路を示す図である。
【図１４】第２実施形態のシュミット回路におけるＰ型
カレントミラー回路部を示す図である。
カレントミラー回路部を示す図である。
【図１５】第２実施形態のシュミット回路におけるＮ型
カレントミラー回路部を示す図である。
カレントミラー回路部を示す図である。
【図１６】第２実施形態に関連したスタンバイ機能付き
シュミット回路の第１の例を示す回路図である。
シュミット回路の第１の例を示す回路図である。
【図１７】第２実施形態に関連したスタンバイ機能付き
シュミット回路の第２の例を示す回路図である。
シュミット回路の第２の例を示す回路図である。
【図１８】第２実施形態に関連したスタンバイ機能付き
シュミット回路の第３の例を示す回路図である。
シュミット回路の第３の例を示す回路図である。
【図１９】第２実施形態に関連したシュミット入力回路
装置の回路図である。
装置の回路図である。
【図２０】本発明の半導体集積回路の第３実施形態に係
るシュミット回路の構成を示す回路図である。
るシュミット回路の構成を示す回路図である。
【図２１】第３実施形態における入出力特性図である。
【図２２】第３実施形態のシュミット回路におけるＰ型
カレントミラー回路部を示す図である。
カレントミラー回路部を示す図である。
【図２３】第３実施形態のシュミット回路におけるＮ型
カレントミラー回路部を示す図である。
カレントミラー回路部を示す図である。
【図２４】第３実施形態に関連したスタンバイ機能付き
シュミット回路の第１の例を示す回路図である。
シュミット回路の第１の例を示す回路図である。
【図２５】第３実施形態に関連したスタンバイ機能付き
シュミット回路の第２の例を示す回路図である。
シュミット回路の第２の例を示す回路図である。
【図２６】第３実施形態に関連したスタンバイ機能付き
シュミット回路の第３の例を示す回路図である。
シュミット回路の第３の例を示す回路図である。
【図２７】第３実施形態に関連したシュミット入力回路
装置の回路図である。
装置の回路図である。
【図２８】本発明の半導体集積回路の第４実施形態に係
るシュミット回路の回路図である。
るシュミット回路の回路図である。
【図２９】従来のシュミット回路の構成を示す回路図で
ある。
ある。
【図３０】図２９の回路のヒステリシス特性図である。
【図３１】図２９の回路に関連したスタンバイ機能付き
シュミット回路の回路図である。
シュミット回路の回路図である。
【図３２】従来の他のシュミット回路の構成を示す回路
図である。
図である。
【図３３】図３２の回路のヒステリシス特性図である。
１０ Ｐ型カレントミラー回路
１０ａ Ｐ−ＭＯＳ（第１の定電流負荷手段）
１０ｂ Ｎ−ＭＯＳ（第１の入力トランジスタ）
１０ｃ Ｐ−ＭＯＳ（第１の出力トランジスタ）
１０ｄ 第１の出力電流制御用トランジスタ
２０ Ｎ型カレントミラー回路
２０ａ Ｐ−ＭＯＳ（第２の入力トランジスタ）
２０ｂ Ｎ−ＭＯＳ（第２の定電流負荷手段）
２０ｃ Ｎ−ＭＯＳ（第２の出力トランジスタ）
２０ｄ 第２の出力電流制御用トランジスタ
３０ 増幅器
５０ 基準電圧発生回路部
Ｎ１１ 出力ノード
Ｎ１２ 第１の入力ノード
Ｎ１３ 第２の入力ノード
Ｖｉｎ 外部入力信号
Ｖｏｕｔ 外部出力信号
ＶFB 帰還制御信号
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭58−50018（ＪＰ，Ａ)
特開 昭63−43416（ＪＰ，Ａ)
特開 平４−158609（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03F 3/45
H03F 3/343
Claims (4)
- 【請求項１】 第１の入力ノードと低電源との間に接続
され、外部入力信号により導通制御される第１の入力ト
ランジスタと、高電源と前記第１の入力ノードとの間に
接続され前記第１の入力トランジスタの定電流負荷とな
る第１の定電流負荷手段と、高電源と出力ノードとの間
に接続され、前記第１の入力ノードの電位に基づき導通
制御される第１の出力トランジスタと、高電源と前記第
１の入力ノードとの間に接続され、帰還制御信号に基づ
き導通制御される第１の出力電流制御用トランジスタと
で構成されるＰ型カレントミラー回路と、 高電源と第２の入力ノードとの間に接続され、前記外部
入力信号により前記第１の入力トランジスタに対して相
補的に動作する第２の入力トランジスタと、前記第２の
入力ノードと低電源との間に接続され、前記第２の入力
トランジスタの定電流負荷となる第２の定電流負荷手段
と、前記出力ノードと低電源との間に接続され、前記第
２の入力ノードの電位に基づき導通制御される第２の出
力トランジスタと、前記第２の入力ノードと低電源との
間に接続され、前記帰還制御信号に基づき導通制御され
る第２の出力電流制御用トランジスタとで構成されるＮ
型カレントミラー回路と、 前記出力ノードへ出力される出力電圧を増幅し、その増
幅出力の一方を前記帰還制御信号として出力し、他方を
外部出力信号として出力する増幅器とを備えたことを特
徴とする半導体集積回路。 - 【請求項２】 外部入力信号を正の定電流に変換する正
定電流源、及び該正定電流源の出力電流を制御する第１
の出力電流制御用トランジスタを有するＰ型カレントミ
ラー回路と、前記外部入力信号を負の定電流に変換する
負定電流源、及び該負定電流源の出力電流を制御する第
２の出力電流制御用トランジスタを有するＮ型カレント
ミラー回路とを相互接続した電流加算器を有する入力装
置と、 前記入力装置より出力される出力信号を増幅する増幅器
とを備え、前記第１の出力電流制御用トランジスタは、前記Ｐ型カ
レントミラー回路の回路閾値電圧を所定の値に設定し、
前記第２の出力電流制御用トランジスタは、前記Ｎ型カ
レントミラー回路の回路閾値電圧を所定の値に設定する
機能を有し、 前記増幅器は、外部出力信号の生成用として構成すると
共に、前記第１及び第２の出力電流制御用トランジスタ
の駆動用として構成したことを特徴とする半導体入力装
置。 - 【請求項３】 外部入力信号を正の定電流に変換する正
定電流源、及び該正定電流源の出力電流を制御する第１
の出力電流制御用トランジスタを有し、高電位基準電圧
を基に定電流を出力するＰ型カレントミラー回路と、前
記外部入力信号を負の定電流に変換する負定電流源、及
び該負定電流源の出力電流を制御する第２の出力電流制
御用トランジスタを有し、低電位基準電圧を基に定電流
を出力するＮ型カレントミラー回路とを相互接続した電
流加算器を具備した入力装置を備え、 前記第１の出力電流制御用トランジスタは、前記Ｐ型カ
レントミラー回路の回路閾値電圧を所定の値に設定し、
前記第２の出力電流制御用トランジスタは、前記Ｎ型カ
レントミラー回路の回路閾値電圧を所定の値に設定する
機能を有し、 前記入力装置より出力される出力信号を増幅して、外部
出力信号を生成すると共に前記第１及び第２の出力電流
制御用トランジスタ駆動用の帰還制御信号を生成する増
幅器を設けたことを特徴とする半導体入力装置。 - 【請求項４】 外部入力信号を正の定電流に変換する正
定電流源、及び該正定電流源の出力電流を制御する第１
の出力電流制御用トランジスタを有し、高電位基準電圧
を基に定電流を出力するＰ型カレントミラー回路と、前
記外部入力信号を負の定電流に変換する負定電流源、及
び該負定電流源の出力電流を制御する第２の出力電流制
御用トランジスタを有し、低電位基準電圧を基に定電流
を出力するＮ型カレントミラー回路とを相互接続した電
流加算器を有する入力装置と、 前記入力装置より出力される出力信号を増幅して、外部
出力信号を生成すると共に前記第１及び第２の出力電流
制御用トランジスタ駆動用の帰還制御信号を生成する増
幅器とを備えた単位入力装置を複数個設け、前記第１の
出力電流制御用トランジスタは、前記Ｐ型カレントミラ
ー回路の回路閾値電圧を所定の値に設定し、前記第２の
出力電流制御用トランジスタは、前記Ｎ型カレントミラ
ー回路の回路閾値電圧を所定の値に設定する機能を有
し、前記高電位基準電圧及び前記低電位基準電圧を発生
する基準電圧発生回路を具備したことを特徴とする半導
体入力装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26743895A JP3393964B2 (ja) | 1995-10-16 | 1995-10-16 | 半導体集積回路及び半導体入力装置 |
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| US08/730,058 US6008679A (en) | 1995-10-16 | 1996-10-15 | Semiconductor integrated circuit and semiconductor input system |
| KR1019960046187A KR100290186B1 (ko) | 1995-10-16 | 1996-10-16 | 반도체 집적 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26743895A JP3393964B2 (ja) | 1995-10-16 | 1995-10-16 | 半導体集積回路及び半導体入力装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH09116348A JPH09116348A (ja) | 1997-05-02 |
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ID=17444850
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|---|---|---|---|
| JP26743895A Expired - Fee Related JP3393964B2 (ja) | 1995-10-16 | 1995-10-16 | 半導体集積回路及び半導体入力装置 |
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|---|---|
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| TW (1) | TW312048B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106292813A (zh) * | 2015-05-14 | 2017-01-04 | 快捷半导体(苏州)有限公司 | 迟滞比较器、集成电路及电压比较方法 |
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| US6452414B1 (en) * | 2000-11-21 | 2002-09-17 | National Semiconductor Corp. Inc. | Low current power-on sense circuit |
| EP1217744B1 (en) * | 2000-12-21 | 2004-03-24 | STMicroelectronics S.r.l. | An output buffer with constant switching current |
| US6906651B2 (en) * | 2003-05-21 | 2005-06-14 | Spirox Corporation | Constant current source with threshold voltage and channel length modulation compensation |
| TWI298570B (en) * | 2005-09-08 | 2008-07-01 | Realtek Semiconductor Corp | Schmitt trigger with electrostatic discharge (esd) protection |
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| US8736333B1 (en) * | 2013-01-08 | 2014-05-27 | Freescale Semiconductor, Inc. | Schmitt trigger circuit with near rail-to-rail hysteresis |
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| JPS6290021A (ja) * | 1985-10-15 | 1987-04-24 | Nec Corp | シユミツトトリガ回路 |
-
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-
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- 1996-10-16 KR KR1019960046187A patent/KR100290186B1/ko not_active IP Right Cessation
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|---|---|---|---|---|
| CN106292813A (zh) * | 2015-05-14 | 2017-01-04 | 快捷半导体(苏州)有限公司 | 迟滞比较器、集成电路及电压比较方法 |
| CN106292813B (zh) * | 2015-05-14 | 2018-11-16 | 快捷半导体(苏州)有限公司 | 迟滞比较器、集成电路及电压比较方法 |
Also Published As
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|---|---|
| KR100290186B1 (ko) | 2001-06-01 |
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| KR970024172A (ko) | 1997-05-30 |
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| JPH09116348A (ja) | 1997-05-02 |
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