JPH08191243A - レベル変換回路 - Google Patents
レベル変換回路Info
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- JPH08191243A JPH08191243A JP7001504A JP150495A JPH08191243A JP H08191243 A JPH08191243 A JP H08191243A JP 7001504 A JP7001504 A JP 7001504A JP 150495 A JP150495 A JP 150495A JP H08191243 A JPH08191243 A JP H08191243A
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- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
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Abstract
(57)【要約】
【目的】 低消費電力且つ高速でありながら、ＬＳＩの
製造プロセスや動作条件がばらついた場合でも、安定し
た出力電圧を得ることが可能なレベル変換回路を提供す
ることである。 【構成】 ＣＭＯＳレベルの差動信号である第１のＣＭ
ＯＳレベル信号とその反転信号の第２のＣＭＯＳレベル
信号とを入力し、この入力信号に基づいた電流を出力す
る第１の入力部と、前記第１の入力部の出力に基づい
て、前記ＰＥＣＬレベルの差動信号である第１のＰＥＣ
Ｌレベル信号とその反転信号の第２のＰＥＣＬレベル信
号とを出力する第１の変換出力部と、第１及び第２の電
流制御信号により前記第１の変換出力部の出力電流を制
御して、それぞれ前記第１及び第２のＰＥＣＬレベル信
号における高レベル及び低レベルを決定する第１の電流
制御部とを備えたものである。
製造プロセスや動作条件がばらついた場合でも、安定し
た出力電圧を得ることが可能なレベル変換回路を提供す
ることである。 【構成】 ＣＭＯＳレベルの差動信号である第１のＣＭ
ＯＳレベル信号とその反転信号の第２のＣＭＯＳレベル
信号とを入力し、この入力信号に基づいた電流を出力す
る第１の入力部と、前記第１の入力部の出力に基づい
て、前記ＰＥＣＬレベルの差動信号である第１のＰＥＣ
Ｌレベル信号とその反転信号の第２のＰＥＣＬレベル信
号とを出力する第１の変換出力部と、第１及び第２の電
流制御信号により前記第１の変換出力部の出力電流を制
御して、それぞれ前記第１及び第２のＰＥＣＬレベル信
号における高レベル及び低レベルを決定する第１の電流
制御部とを備えたものである。
Description
【０００１】
【産業上の利用分野】本発明は、小振幅インターフェー
スであるＰＥＣＬインターフェース等に利用され、ＣＭ
ＯＳレベルからＰＥＣＬレベルへ電圧レベルの変換を行
うレベル変換回路に関する。
スであるＰＥＣＬインターフェース等に利用され、ＣＭ
ＯＳレベルからＰＥＣＬレベルへ電圧レベルの変換を行
うレベル変換回路に関する。
【０００２】
【従来の技術】従来、この種のレベル変換回路として
は、例えば図６に示すようなものがあった。図６は、従
来のＣＭＯＳ−ＰＥＣＬレベル変換回路の一構成例を示
す回路図である。
は、例えば図６に示すようなものがあった。図６は、従
来のＣＭＯＳ−ＰＥＣＬレベル変換回路の一構成例を示
す回路図である。
【０００３】このＣＭＯＳ−ＰＥＣＬレベル変換回路
は、ＣＭＯＳレベル（０Ｖ〜５Ｖ）の差動信号Ａ，ＡＮ
（Ａの反転信号）がそれぞれ印加される入力端子１０
１，１０２を有し、そのうち入力端子１０２には、Ｐチ
ャネルＭＯＳトランジスタ（以下、Ｐ−ＭＯＳという）
１０３のゲートが接続されている。Ｐ−ＭＯＳ１０３
は、Ｐ−ＭＯＳ１０４と共に電源Ｖｄｄ（５Ｖ）と出力
端子１０５との間に接続されている。
は、ＣＭＯＳレベル（０Ｖ〜５Ｖ）の差動信号Ａ，ＡＮ
（Ａの反転信号）がそれぞれ印加される入力端子１０
１，１０２を有し、そのうち入力端子１０２には、Ｐチ
ャネルＭＯＳトランジスタ（以下、Ｐ−ＭＯＳという）
１０３のゲートが接続されている。Ｐ−ＭＯＳ１０３
は、Ｐ−ＭＯＳ１０４と共に電源Ｖｄｄ（５Ｖ）と出力
端子１０５との間に接続されている。
【０００４】同様に、入力端子１０１には、Ｐ−ＭＯＳ
１０６のゲートが接続されている。Ｐ−ＭＯＳ１０６
は、Ｐ−ＭＯＳ１０７と共に電源Ｖｄｄと出力端子１０
８との間に接続されている。さらに、出力端子１０５，
１０８にはそれぞれ抵抗Ｒｔを介して電源Ｖｔ（３Ｖ）
が接続されている。なお、各抵抗Ｒｔは、それぞれ伝送
線の特性インピーダンスＺｔとマッチングしている。
１０６のゲートが接続されている。Ｐ−ＭＯＳ１０６
は、Ｐ−ＭＯＳ１０７と共に電源Ｖｄｄと出力端子１０
８との間に接続されている。さらに、出力端子１０５，
１０８にはそれぞれ抵抗Ｒｔを介して電源Ｖｔ（３Ｖ）
が接続されている。なお、各抵抗Ｒｔは、それぞれ伝送
線の特性インピーダンスＺｔとマッチングしている。
【０００５】そして、出力端子１０５，１０８からは、
ＰＥＣＬレベル（３．３Ｖ〜４．１Ｖ）の差動信号Ｚ，
ＺＮ（Ｚの反転信号）がそれぞれ出力されるようになっ
ている。以下、“Ｌ”レベルのＰＥＣＬレベル信号Ｚ，
ＺＮを出力する場合の電流はＩｏｌとし、“Ｈ”レベル
を出力する場合の電流はＩｏｈとする。
ＰＥＣＬレベル（３．３Ｖ〜４．１Ｖ）の差動信号Ｚ，
ＺＮ（Ｚの反転信号）がそれぞれ出力されるようになっ
ている。以下、“Ｌ”レベルのＰＥＣＬレベル信号Ｚ，
ＺＮを出力する場合の電流はＩｏｌとし、“Ｈ”レベル
を出力する場合の電流はＩｏｈとする。
【０００６】前記Ｐ−ＭＯＳ１０４，１０７は、常にオ
ンしており、電流Ｉｏｌが流れるようにトランジスタサ
イズ（ゲート幅）によって調節されている。また、Ｐ−
ＭＯＳ１０３，１０６は、オン時に、電流Ｉｏｈから電
流Ｉｏｌを差し引いた電流Ｉｏｈ−Ｉｏｌが流れるよう
にトランジスタサイズによって調整されている。
ンしており、電流Ｉｏｌが流れるようにトランジスタサ
イズ（ゲート幅）によって調節されている。また、Ｐ−
ＭＯＳ１０３，１０６は、オン時に、電流Ｉｏｈから電
流Ｉｏｌを差し引いた電流Ｉｏｈ−Ｉｏｌが流れるよう
にトランジスタサイズによって調整されている。
【０００７】ＣＭＯＳレベルの信号Ａ（＝“Ｌ”レベ
ル），信号ＡＮ（＝“Ｈ”レベル）が入力端子１０１，
１０２に入力されると、Ｐ−ＭＯＳ１０３はオフ、Ｐ−
ＭＯＳ１０６はオンするので、出力端子１０５の電流は
Ｉｏｌとなり、“Ｌ”レベルのＰＥＣＬレベル信号Ｚを
出力する。一方、出力端子１０８の電流はＩｏｈとな
り、“Ｈ”レベルのＰＥＣＬレベル信号ＺＮを出力す
る。
ル），信号ＡＮ（＝“Ｈ”レベル）が入力端子１０１，
１０２に入力されると、Ｐ−ＭＯＳ１０３はオフ、Ｐ−
ＭＯＳ１０６はオンするので、出力端子１０５の電流は
Ｉｏｌとなり、“Ｌ”レベルのＰＥＣＬレベル信号Ｚを
出力する。一方、出力端子１０８の電流はＩｏｈとな
り、“Ｈ”レベルのＰＥＣＬレベル信号ＺＮを出力す
る。
【０００８】逆に、ＣＭＯＳレベルの信号Ａ（＝“Ｈ”
レベル），信号ＡＮ（＝“Ｌ”レベル）が入力される
と、同様にして出力端子１０５は“Ｈ”レベルのＰＥＣ
Ｌレベル信号Ｚを出力し、出力端子１０８は“Ｌ”レベ
ルのＰＥＣＬレベル信号ＺＮを出力する。
レベル），信号ＡＮ（＝“Ｌ”レベル）が入力される
と、同様にして出力端子１０５は“Ｈ”レベルのＰＥＣ
Ｌレベル信号Ｚを出力し、出力端子１０８は“Ｌ”レベ
ルのＰＥＣＬレベル信号ＺＮを出力する。
【０００９】このようにして、ＣＭＯＳレベルの差動信
号をＰＥＣＬレベルの差動信号に変換することができ
る。
号をＰＥＣＬレベルの差動信号に変換することができ
る。
【００１０】
【発明が解決しようとする課題】しかしながら、上述の
従来のレベル変換回路では、トランジスタサイズによっ
て出力の電流や電圧を決定しているため、ＬＳＩの製造
プロセスや、電源・温度・伝送線の特性インピーダンス
等の動作条件がばらついた場合に、出力電圧が大きく変
動するという問題があった。
従来のレベル変換回路では、トランジスタサイズによっ
て出力の電流や電圧を決定しているため、ＬＳＩの製造
プロセスや、電源・温度・伝送線の特性インピーダンス
等の動作条件がばらついた場合に、出力電圧が大きく変
動するという問題があった。
【００１１】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、ＬＳＩの製造
プロセスや動作条件がばらついた場合であっても、変動
の少ない安定した出力電圧を得ることができるレベル変
換回路を提供することである。またその他の目的は、動
作条件がばらついた場合であっても、変動の少ない安定
した出力電圧を得ることができ、しかも高速動作が可能
なレベル変換回路を提供することである。さらに、低消
費電力且つ高速でありながら、ＬＳＩの製造プロセスや
動作条件がばらついた場合でも、安定した出力電圧を得
ることが可能なレベル変換回路を提供することである。
するためになされたもので、その目的は、ＬＳＩの製造
プロセスや動作条件がばらついた場合であっても、変動
の少ない安定した出力電圧を得ることができるレベル変
換回路を提供することである。またその他の目的は、動
作条件がばらついた場合であっても、変動の少ない安定
した出力電圧を得ることができ、しかも高速動作が可能
なレベル変換回路を提供することである。さらに、低消
費電力且つ高速でありながら、ＬＳＩの製造プロセスや
動作条件がばらついた場合でも、安定した出力電圧を得
ることが可能なレベル変換回路を提供することである。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明の特徴は、ＣＭＯＳレベルの差動信号を
ＰＥＣＬレベルの差動信号に変換するレベル変換回路に
おいて、前記ＣＭＯＳレベルの差動信号である第１のＣ
ＭＯＳレベル信号とその反転信号の第２のＣＭＯＳレベ
ル信号とを入力し、この入力信号に基づいた電流を出力
する第１の入力部と、前記第１の入力部の出力に基づい
て、前記ＰＥＣＬレベルの差動信号である第１のＰＥＣ
Ｌレベル信号とその反転信号の第２のＰＥＣＬレベル信
号とを出力する第１の変換出力部と、第１及び第２の電
流制御信号により前記第１の変換出力部の出力電流を制
御して、それぞれ前記第１及び第２のＰＥＣＬレベル信
号における高レベル及び低レベルを決定する第１の電流
制御部とを備えたことにある。
に、第１の発明の特徴は、ＣＭＯＳレベルの差動信号を
ＰＥＣＬレベルの差動信号に変換するレベル変換回路に
おいて、前記ＣＭＯＳレベルの差動信号である第１のＣ
ＭＯＳレベル信号とその反転信号の第２のＣＭＯＳレベ
ル信号とを入力し、この入力信号に基づいた電流を出力
する第１の入力部と、前記第１の入力部の出力に基づい
て、前記ＰＥＣＬレベルの差動信号である第１のＰＥＣ
Ｌレベル信号とその反転信号の第２のＰＥＣＬレベル信
号とを出力する第１の変換出力部と、第１及び第２の電
流制御信号により前記第１の変換出力部の出力電流を制
御して、それぞれ前記第１及び第２のＰＥＣＬレベル信
号における高レベル及び低レベルを決定する第１の電流
制御部とを備えたことにある。
【００１３】第２の発明の特徴は、上記第１の発明にお
いて、前記第１の入力部、前記第１の変換出力部及び前
記第１の電流制御部とそれぞれ同一構成の第２の入力
部、第２の変換出力部及び第２の電流制御部を設けると
共に、前記第２の変換出力部から出力される第３のＰＥ
ＣＬレベル信号に基づいて第１のフィードバック信号を
生成する第１の信号生成手段と、前記第２の変換出力部
から出力される前記第３のＰＥＣＬレベル信号の反転信
号である第４のＰＥＣＬレベル信号に基づいて第２のフ
ィードバック信号を生成する第２の信号生成手段とを設
け、前記第１及び第２のフィードバック信号を前記第２
の電流制御部にフィードバックし、且つ前記第２の入力
部の入力信号を第１及び第２の電源としてレプリカバイ
アス回路を構成し、前記レプリカバイアス回路から出力
される前記第１及び第２のフィードバック信号をそれぞ
れ前記第１及び第２の電流制御信号としたことにある。
いて、前記第１の入力部、前記第１の変換出力部及び前
記第１の電流制御部とそれぞれ同一構成の第２の入力
部、第２の変換出力部及び第２の電流制御部を設けると
共に、前記第２の変換出力部から出力される第３のＰＥ
ＣＬレベル信号に基づいて第１のフィードバック信号を
生成する第１の信号生成手段と、前記第２の変換出力部
から出力される前記第３のＰＥＣＬレベル信号の反転信
号である第４のＰＥＣＬレベル信号に基づいて第２のフ
ィードバック信号を生成する第２の信号生成手段とを設
け、前記第１及び第２のフィードバック信号を前記第２
の電流制御部にフィードバックし、且つ前記第２の入力
部の入力信号を第１及び第２の電源としてレプリカバイ
アス回路を構成し、前記レプリカバイアス回路から出力
される前記第１及び第２のフィードバック信号をそれぞ
れ前記第１及び第２の電流制御信号としたことにある。
【００１４】第３の発明の特徴は、第１及び第２のノー
ドと共通ノードとの間にそれぞれ接続され、ＣＭＯＳレ
ベルの差動信号である第１のＣＭＯＳレベル信号とその
反転信号の第２のＣＭＯＳレベル信号とに基づき交互に
オン／オフ動作する第１及び第２のスイッチング用トラ
ンジスタと、前記第１のノードに流れる電流に応じて、
ＰＥＣＬレベルの差動信号のうちの第１のＰＥＣＬレベ
ル信号を第１の出力ノードへ出力する第１の変換出力部
と、前記第２のノードに流れる電流に応じて前記第１の
ＰＥＣＬレベル信号の反転信号の第２のＰＥＣＬレベル
信号を第２の出力ノードへ出力する第２の変換出力部
と、第１の電流制御信号に基づき前記共通ノードに流れ
る電流を制御する第１の電流制御用トランジスタと、第
２の電流制御信号に基づき前記第１のノードに流れる電
流を制御する第２の電流制御トランジスタと、前記第２
の電流制御信号に基づき前記第２のノードに流れる電流
を制御する第３の電流制御トランジスタとを備えたこと
にある。
ドと共通ノードとの間にそれぞれ接続され、ＣＭＯＳレ
ベルの差動信号である第１のＣＭＯＳレベル信号とその
反転信号の第２のＣＭＯＳレベル信号とに基づき交互に
オン／オフ動作する第１及び第２のスイッチング用トラ
ンジスタと、前記第１のノードに流れる電流に応じて、
ＰＥＣＬレベルの差動信号のうちの第１のＰＥＣＬレベ
ル信号を第１の出力ノードへ出力する第１の変換出力部
と、前記第２のノードに流れる電流に応じて前記第１の
ＰＥＣＬレベル信号の反転信号の第２のＰＥＣＬレベル
信号を第２の出力ノードへ出力する第２の変換出力部
と、第１の電流制御信号に基づき前記共通ノードに流れ
る電流を制御する第１の電流制御用トランジスタと、第
２の電流制御信号に基づき前記第１のノードに流れる電
流を制御する第２の電流制御トランジスタと、前記第２
の電流制御信号に基づき前記第２のノードに流れる電流
を制御する第３の電流制御トランジスタとを備えたこと
にある。
【００１５】第４の発明の特徴は、上記第３の発明にお
いて、前記第１及び第２のスイッチング用トランジス
タ、前記第１乃至第３の電流制御用トランジスタ並びに
前記第１及び第２の変換出力部とそれぞれ同一構成の第
３及び第４のスイッチング用トランジスタ、第４乃至第
６の電流制御用トランジスタ並びに第３及び第４の変換
出力部を設けると共に、前記第３の変換出力部から第３
の出力ノードへ出力される第３のＰＥＣＬレベル信号に
基づいて第１のフィードバック信号を生成する第１の信
号生成手段と、前記第４の変換出力部から第４の出力ノ
ードへ出力される前記第３のＰＥＣＬレベル信号の反転
信号である第４のＰＥＣＬレベル信号に基づいて第２の
フィードバック信号を生成する第２の信号生成手段とを
設け、前記第１のフィードバック信号を前記第４の電流
制御用トランジスタの制御電極にフィードバックし、前
記第２のフィードバック信号を前記第５及び第６の電流
制御用トランジスタの制御電極にフィードバックし、且
つ前記第３及び第４のスイッチング用トランジスタの各
制御電極にそれぞれ第１と第２の電源を接続してレプリ
カバイアス回路を構成し、前記レプリカバイアス回路か
ら出力される前記第１のフィードバック信号を前記第１
の電流制御信号として前記第１の電流制御用トランジス
タの制御電極に供給し、前記第２のフィードバック信号
を前記第２の電流制御信号として前記第２及び第３の電
流制御用トランジスタの各制御電極にそれぞれ供給する
ように構成したことにある。
いて、前記第１及び第２のスイッチング用トランジス
タ、前記第１乃至第３の電流制御用トランジスタ並びに
前記第１及び第２の変換出力部とそれぞれ同一構成の第
３及び第４のスイッチング用トランジスタ、第４乃至第
６の電流制御用トランジスタ並びに第３及び第４の変換
出力部を設けると共に、前記第３の変換出力部から第３
の出力ノードへ出力される第３のＰＥＣＬレベル信号に
基づいて第１のフィードバック信号を生成する第１の信
号生成手段と、前記第４の変換出力部から第４の出力ノ
ードへ出力される前記第３のＰＥＣＬレベル信号の反転
信号である第４のＰＥＣＬレベル信号に基づいて第２の
フィードバック信号を生成する第２の信号生成手段とを
設け、前記第１のフィードバック信号を前記第４の電流
制御用トランジスタの制御電極にフィードバックし、前
記第２のフィードバック信号を前記第５及び第６の電流
制御用トランジスタの制御電極にフィードバックし、且
つ前記第３及び第４のスイッチング用トランジスタの各
制御電極にそれぞれ第１と第２の電源を接続してレプリ
カバイアス回路を構成し、前記レプリカバイアス回路か
ら出力される前記第１のフィードバック信号を前記第１
の電流制御信号として前記第１の電流制御用トランジス
タの制御電極に供給し、前記第２のフィードバック信号
を前記第２の電流制御信号として前記第２及び第３の電
流制御用トランジスタの各制御電極にそれぞれ供給する
ように構成したことにある。
【００１６】第５の発明の特徴は、上記第４の発明にお
いて、前記第１の電源と前記第１の出力ノードとの間に
接続され、前記第２のＣＭＯＳレベル信号に基づいて導
通制御される第１の低消費電力用トランジスタと、前記
第１の電源と前記第２の出力ノードとの間に接続され、
前記第１のＣＭＯＳレベル信号に基づいて導通制御され
る第２の低消費電力用トランジスタとを設け、前記レプ
リカバイアス回路に、前記第１の電源と前記第３の出力
ノードとの間に接続され且つ制御電極が前記第２の電源
に接続された第３の低消費電力用トランジスタと、前記
第１の電源と前記第４の出力ノードとの間に接続され且
つ制御電極が前記第１の電源に接続された第４の低消費
電力用トランジスタとを設けたことにある。なお、ここ
で、上記第１，第２，第３，第４の低消費電力用トラン
ジスタは同一構成となっている。
いて、前記第１の電源と前記第１の出力ノードとの間に
接続され、前記第２のＣＭＯＳレベル信号に基づいて導
通制御される第１の低消費電力用トランジスタと、前記
第１の電源と前記第２の出力ノードとの間に接続され、
前記第１のＣＭＯＳレベル信号に基づいて導通制御され
る第２の低消費電力用トランジスタとを設け、前記レプ
リカバイアス回路に、前記第１の電源と前記第３の出力
ノードとの間に接続され且つ制御電極が前記第２の電源
に接続された第３の低消費電力用トランジスタと、前記
第１の電源と前記第４の出力ノードとの間に接続され且
つ制御電極が前記第１の電源に接続された第４の低消費
電力用トランジスタとを設けたことにある。なお、ここ
で、上記第１，第２，第３，第４の低消費電力用トラン
ジスタは同一構成となっている。
【００１７】第６の発明の特徴は、上記第５の発明にお
いて、前記第１乃至第４の低消費電力用トランジスタの
制御電極を第２の電源に接続したことにある。
いて、前記第１乃至第４の低消費電力用トランジスタの
制御電極を第２の電源に接続したことにある。
【００１８】第７の発明の特徴は、第１の電源と共通ノ
ードとの間に接続され、ＣＭＯＳレベルの差動信号のう
ちの第１のＣＭＯＳレベル信号を反転して第１のノード
へ出力する第１のＣＭＯＳインバータと、第１の電源と
共通ノードとの間に接続され、前記第１のＣＭＯＳレベ
ル信号の反転信号の第２のＣＭＯＳレベル信号を反転し
て第２のノードへ出力する第２のＣＭＯＳインバータ
と、前記共通ノードと第２の電源との間に接続され、第
１の電流制御信号に基づき該共通ノードに流れる電流を
制御する第１の電流制御用トランジスタと、前記第１の
電源と第１の出力ノードとの間に接続され第２の電流制
御信号に基づき導通制御される第１の出力トランジスタ
を有し、前記第１のノードに流れる電流に応じてＰＥＣ
Ｌレベルの差動信号のうちの第１のＰＥＣＬレベル信号
を前記第１の出力ノードへ出力する第１の変換出力部
と、前記第１の電源と第２の出力ノードとの間に接続さ
れ前記第２の電流制御信号に基づき導通制御される第２
の出力トランジスタを有し、前記第２のノードに流れる
電流に応じて前記第１のＰＥＣＬレベル信号の反転信号
の第２のＰＥＣＬレベル信号を前記第２の出力ノードへ
出力する第２の変換出力部とを備えたことにある。
ードとの間に接続され、ＣＭＯＳレベルの差動信号のう
ちの第１のＣＭＯＳレベル信号を反転して第１のノード
へ出力する第１のＣＭＯＳインバータと、第１の電源と
共通ノードとの間に接続され、前記第１のＣＭＯＳレベ
ル信号の反転信号の第２のＣＭＯＳレベル信号を反転し
て第２のノードへ出力する第２のＣＭＯＳインバータ
と、前記共通ノードと第２の電源との間に接続され、第
１の電流制御信号に基づき該共通ノードに流れる電流を
制御する第１の電流制御用トランジスタと、前記第１の
電源と第１の出力ノードとの間に接続され第２の電流制
御信号に基づき導通制御される第１の出力トランジスタ
を有し、前記第１のノードに流れる電流に応じてＰＥＣ
Ｌレベルの差動信号のうちの第１のＰＥＣＬレベル信号
を前記第１の出力ノードへ出力する第１の変換出力部
と、前記第１の電源と第２の出力ノードとの間に接続さ
れ前記第２の電流制御信号に基づき導通制御される第２
の出力トランジスタを有し、前記第２のノードに流れる
電流に応じて前記第１のＰＥＣＬレベル信号の反転信号
の第２のＰＥＣＬレベル信号を前記第２の出力ノードへ
出力する第２の変換出力部とを備えたことにある。
【００１９】第８の発明の特徴は、上記第７の発明にお
いて、前記第１及び第２のＣＭＯＳインバータ、前記第
１及び第２の変換出力部、前記第１の電流制御用トラン
ジスタ並びに前記第１及び第２の出力トランジスタとそ
れぞれ同一構成の第３及び第４のＣＭＯＳインバータ、
第３及び第４の変換出力部、第２の電流制御用トランジ
スタ並びに第３及び第４の出力トランジスタを設けると
共に、前記第３の変換出力部から第３の出力ノードへ出
力される第３のＰＥＣＬレベル信号に基づいて第１のフ
ィードバック信号を生成する第１の信号生成手段と、前
記第４の変換出力部から第４の出力ノードへ出力される
前記第３のＰＥＣＬレベル信号の反転信号である第４の
ＰＥＣＬレベル信号に基づいて第２のフィードバック信
号を生成する第２の信号生成手段とを設け、前記第１の
フィードバック信号を前記第２の電流制御用トランジス
タの制御電極にフィードバックすると共に、前記第２の
フィードバック信号を前記第３及び第４の出力トランジ
スタの制御電極にフィードバックし、且つ前記第３及び
第４のＣＭＯＳインバータの入力側にそれぞれ前記第１
と第２の電源をそれぞれ接続してレプリカバイアス回路
を構成し、前記レプリカバイアス回路から出力される前
記第１及び第２のフィードバック信号をそれぞれ前記第
１及び第２の電流制御信号としたことにある。
いて、前記第１及び第２のＣＭＯＳインバータ、前記第
１及び第２の変換出力部、前記第１の電流制御用トラン
ジスタ並びに前記第１及び第２の出力トランジスタとそ
れぞれ同一構成の第３及び第４のＣＭＯＳインバータ、
第３及び第４の変換出力部、第２の電流制御用トランジ
スタ並びに第３及び第４の出力トランジスタを設けると
共に、前記第３の変換出力部から第３の出力ノードへ出
力される第３のＰＥＣＬレベル信号に基づいて第１のフ
ィードバック信号を生成する第１の信号生成手段と、前
記第４の変換出力部から第４の出力ノードへ出力される
前記第３のＰＥＣＬレベル信号の反転信号である第４の
ＰＥＣＬレベル信号に基づいて第２のフィードバック信
号を生成する第２の信号生成手段とを設け、前記第１の
フィードバック信号を前記第２の電流制御用トランジス
タの制御電極にフィードバックすると共に、前記第２の
フィードバック信号を前記第３及び第４の出力トランジ
スタの制御電極にフィードバックし、且つ前記第３及び
第４のＣＭＯＳインバータの入力側にそれぞれ前記第１
と第２の電源をそれぞれ接続してレプリカバイアス回路
を構成し、前記レプリカバイアス回路から出力される前
記第１及び第２のフィードバック信号をそれぞれ前記第
１及び第２の電流制御信号としたことにある。
【００２０】
【作用】上述の如き構成の第１の発明によれば、第１の
入力部は、第１のＣＭＯＳレベル信号と第２のＣＭＯＳ
レベル信号とに基づいた電流を出力し、第１の変換出力
部は、前記第１の入力部の出力に基づいて、第１のＰＥ
ＣＬレベル信号と第２のＰＥＣＬレベル信号とを出力す
る。その際に、第１の電流制御部は、第１及び第２の電
流制御信号により第１の変換出力部の出力電流を制御し
て、それぞれ第１及び第２のＰＥＣＬレベル信号におけ
る高レベル及び低レベルを決定する。これにより、２種
類の第１及び第２の電流制御信号をＬＳＩの製造プロセ
スや動作条件などのばらつきを補償するものにすること
により、ＬＳＩの製造プロセスや電源・温度・伝送線の
特性インピーダンス等の動作条件がばらついた場合で
も、第１及び第２のＰＥＣＬレベル信号はほとんど変動
することがなくなる。
入力部は、第１のＣＭＯＳレベル信号と第２のＣＭＯＳ
レベル信号とに基づいた電流を出力し、第１の変換出力
部は、前記第１の入力部の出力に基づいて、第１のＰＥ
ＣＬレベル信号と第２のＰＥＣＬレベル信号とを出力す
る。その際に、第１の電流制御部は、第１及び第２の電
流制御信号により第１の変換出力部の出力電流を制御し
て、それぞれ第１及び第２のＰＥＣＬレベル信号におけ
る高レベル及び低レベルを決定する。これにより、２種
類の第１及び第２の電流制御信号をＬＳＩの製造プロセ
スや動作条件などのばらつきを補償するものにすること
により、ＬＳＩの製造プロセスや電源・温度・伝送線の
特性インピーダンス等の動作条件がばらついた場合で
も、第１及び第２のＰＥＣＬレベル信号はほとんど変動
することがなくなる。
【００２１】第２の発明によれば、上記第１の発明にお
いて、レプリカバイアス回路から出力される第１及び第
２のフィードバック信号をそれぞれ前記第１及び第２の
電流制御信号としたので、ＬＳＩの製造プロセスや動作
条件などのばらつきを補償するための第１及び第２の電
流制御信号を簡易かつ正確に生成することができる。
いて、レプリカバイアス回路から出力される第１及び第
２のフィードバック信号をそれぞれ前記第１及び第２の
電流制御信号としたので、ＬＳＩの製造プロセスや動作
条件などのばらつきを補償するための第１及び第２の電
流制御信号を簡易かつ正確に生成することができる。
【００２２】第３の発明によれば、第１及び第２のスイ
ッチング用トランジスタは、第１と第２のＣＭＯＳレベ
ル信号とに基づき交互にオン／オフ動作し、共通ノード
の電流を第１ノード側へ流すかあるいは第２のノード側
へ流すかの切り替えを行う。第１の変換出力部は、第１
のノードに流れる電流に応じて第１のＰＥＣＬレベル信
号を第１の出力ノードへ出力し、第２の変換出力部は、
前記第２のノードに流れる電流に応じて第２のＰＥＣＬ
レベル信号を第２の出力ノードへ出力する。その際、第
２の電流制御用トランジスタは、第１の電流制御用トラ
ンジスタと共働して第１のＰＥＣＬレベル信号の高レベ
ル及び低レベルを決定し、第３の電流制御用トランジス
タは、前記第１の電流制御用トランジスタと共働して前
記第２のＰＥＣＬレベル信号の高レベル及び低レベルを
決定する。これにより、２種類の第１及び第２の電流制
御信号をＬＳＩの製造プロセスや動作条件などのばらつ
きを補償するものとすることにより、ＬＳＩの製造プロ
セスや動作条件等がばらついた場合でも、第１及び第２
のＰＥＣＬレベル信号はほとんど変動することがなくな
る。さらに、第１と第２のＣＭＯＳレベル信号とに基づ
いて、共通ノードの電流を第１ノード側へ流すかあるい
は第２のノード側へ流すかの切り替えを行うだけで第１
及び第２のＰＥＣＬレベル信号を出力するので、動作が
高速となる。
ッチング用トランジスタは、第１と第２のＣＭＯＳレベ
ル信号とに基づき交互にオン／オフ動作し、共通ノード
の電流を第１ノード側へ流すかあるいは第２のノード側
へ流すかの切り替えを行う。第１の変換出力部は、第１
のノードに流れる電流に応じて第１のＰＥＣＬレベル信
号を第１の出力ノードへ出力し、第２の変換出力部は、
前記第２のノードに流れる電流に応じて第２のＰＥＣＬ
レベル信号を第２の出力ノードへ出力する。その際、第
２の電流制御用トランジスタは、第１の電流制御用トラ
ンジスタと共働して第１のＰＥＣＬレベル信号の高レベ
ル及び低レベルを決定し、第３の電流制御用トランジス
タは、前記第１の電流制御用トランジスタと共働して前
記第２のＰＥＣＬレベル信号の高レベル及び低レベルを
決定する。これにより、２種類の第１及び第２の電流制
御信号をＬＳＩの製造プロセスや動作条件などのばらつ
きを補償するものとすることにより、ＬＳＩの製造プロ
セスや動作条件等がばらついた場合でも、第１及び第２
のＰＥＣＬレベル信号はほとんど変動することがなくな
る。さらに、第１と第２のＣＭＯＳレベル信号とに基づ
いて、共通ノードの電流を第１ノード側へ流すかあるい
は第２のノード側へ流すかの切り替えを行うだけで第１
及び第２のＰＥＣＬレベル信号を出力するので、動作が
高速となる。
【００２３】第４の発明によれば、上記第３の発明のレ
ベル変換回路に用いられる、ＬＳＩの製造プロセスや動
作条件などのばらつきを補償するための第１及び第２の
電流制御信号をより簡単かつ正確に生成することができ
る。
ベル変換回路に用いられる、ＬＳＩの製造プロセスや動
作条件などのばらつきを補償するための第１及び第２の
電流制御信号をより簡単かつ正確に生成することができ
る。
【００２４】第５の発明によれば、第１及び第２の低消
費電力用トランジスタは、それぞれ第１または第２の出
力ノードより高レベルを出力するときに導通状態とな
り、この時の出力電流の一部は該第１または第２の低消
費電力用トランジスタへ流れるので、消費電力が減少す
る。
費電力用トランジスタは、それぞれ第１または第２の出
力ノードより高レベルを出力するときに導通状態とな
り、この時の出力電流の一部は該第１または第２の低消
費電力用トランジスタへ流れるので、消費電力が減少す
る。
【００２５】第６の発明によれば、第１及び第２の低消
費電力用トランジスタが常に導通状態であり、高レベル
／低レベル出力時の出力電流の一部は該第１及び第２の
低消費電力用トランジスタへ流れるので、消費電力が減
少する。
費電力用トランジスタが常に導通状態であり、高レベル
／低レベル出力時の出力電流の一部は該第１及び第２の
低消費電力用トランジスタへ流れるので、消費電力が減
少する。
【００２６】第７の発明によれば、低レベル出力時の出
力電流は、第１及び第２の出力トランジスタを第２の電
流制御信号で制御することにより出力する。また、高レ
ベル出力時の出力電流のうち低レベル出力時の出力電流
までを第１及び第２の出力トランジスタの電流とし、そ
れ以外の電流を例えばカレントミラーを用いて第１の電
流制御信号で制御するので、消費電力が減少する。さら
に、第１と第２のＣＭＯＳレベル信号とに基づいて、第
１及び第２のＣＭＯＳインバータにより共通ノードの電
流を第１ノード側へ流すかあるいは第２のノード側へ流
すかの切り替えを行うだけで第１及び第２のＰＥＣＬレ
ベル信号を出力するので、動作が高速となる。
力電流は、第１及び第２の出力トランジスタを第２の電
流制御信号で制御することにより出力する。また、高レ
ベル出力時の出力電流のうち低レベル出力時の出力電流
までを第１及び第２の出力トランジスタの電流とし、そ
れ以外の電流を例えばカレントミラーを用いて第１の電
流制御信号で制御するので、消費電力が減少する。さら
に、第１と第２のＣＭＯＳレベル信号とに基づいて、第
１及び第２のＣＭＯＳインバータにより共通ノードの電
流を第１ノード側へ流すかあるいは第２のノード側へ流
すかの切り替えを行うだけで第１及び第２のＰＥＣＬレ
ベル信号を出力するので、動作が高速となる。
【００２７】第８の発明によれば、上記第７の発明のレ
ベル変換回路に用いられる、ＬＳＩの製造プロセスや動
作条件などのばらつきを補償するための第１及び第２の
電流制御信号をより簡単かつ正確に生成することができ
る。
ベル変換回路に用いられる、ＬＳＩの製造プロセスや動
作条件などのばらつきを補償するための第１及び第２の
電流制御信号をより簡単かつ正確に生成することができ
る。
【００２８】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は、本発明の第１実施例に係るレベル変換回
路の回路図である。
する。図１は、本発明の第１実施例に係るレベル変換回
路の回路図である。
【００２９】このレベル変換回路は、ＣＭＯＳレベルの
差動信号をＰＥＣＬレベルの差動信号に変換するもので
あり、第１の入力部の第１及び第２のスイッチング用ト
ランジスタをそれぞれ構成するＮチャネルＭＯＳトラン
ジスタ（以下、Ｎ−ＭＯＳという）１，２を有してい
る。
差動信号をＰＥＣＬレベルの差動信号に変換するもので
あり、第１の入力部の第１及び第２のスイッチング用ト
ランジスタをそれぞれ構成するＮチャネルＭＯＳトラン
ジスタ（以下、Ｎ−ＭＯＳという）１，２を有してい
る。
【００３０】Ｎ−ＭＯＳ１，２の各ゲートには、それぞ
れ入力端子３，４を介してＣＭＯＳレベルの差動信号で
ある第１のＣＭＯＳレベル信号Ａとその反転信号の第２
のＣＭＯＳレベル信号ＡＮとが入力され、該Ｎ−ＭＯＳ
１，２はこれらのＣＭＯＳレベルの差動信号により交互
にオン／オフ動作する。
れ入力端子３，４を介してＣＭＯＳレベルの差動信号で
ある第１のＣＭＯＳレベル信号Ａとその反転信号の第２
のＣＭＯＳレベル信号ＡＮとが入力され、該Ｎ−ＭＯＳ
１，２はこれらのＣＭＯＳレベルの差動信号により交互
にオン／オフ動作する。
【００３１】Ｎ−ＭＯＳ１，２の各ドレインはそれぞれ
第１及び第２のノードＮ１，Ｎ２に接続され、各ソース
は共通ノードＮ３に接続されている。第１のノードＮ１
には、カレントミラーの構造を有するＰ−ＭＯＳ５，６
が接続され、そのカレントミラーの出力側であるＰ−Ｍ
ＯＳ６のドレインには、出力端子７（第１の出力ノー
ド）が接続されている。このカレントミラーによれば、
Ｐ−ＭＯＳ５，６のトランジスタサイズの比が、Ｇ５：
Ｇ６＝１：ｎのとき（但し、Ｇ５，Ｇ６はそれぞれＰ−
ＭＯＳ５，６のゲート幅）、Ｐ−ＭＯＳ６の電流（出力
電流）はＰ−ＭＯＳ５の電流の約ｎ倍となる。
第１及び第２のノードＮ１，Ｎ２に接続され、各ソース
は共通ノードＮ３に接続されている。第１のノードＮ１
には、カレントミラーの構造を有するＰ−ＭＯＳ５，６
が接続され、そのカレントミラーの出力側であるＰ−Ｍ
ＯＳ６のドレインには、出力端子７（第１の出力ノー
ド）が接続されている。このカレントミラーによれば、
Ｐ−ＭＯＳ５，６のトランジスタサイズの比が、Ｇ５：
Ｇ６＝１：ｎのとき（但し、Ｇ５，Ｇ６はそれぞれＰ−
ＭＯＳ５，６のゲート幅）、Ｐ−ＭＯＳ６の電流（出力
電流）はＰ−ＭＯＳ５の電流の約ｎ倍となる。
【００３２】同様に、第２のノードＮ２には、カレント
ミラーの構造を有するＰ−ＭＯＳ８，９が接続され、そ
のカレントミラーの出力側であるＰ−ＭＯＳ９のドレイ
ンには出力端子１０（第２の出力ノード）が接続されて
いる。このカレントミラーによれば、Ｐ−ＭＯＳ８，９
のトランジスタサイズの比が、Ｇ８：Ｇ９＝１：ｎのと
き（但し、Ｇ８，Ｇ９はそれぞれＰ−ＭＯＳ８，９のゲ
ート幅）、Ｐ−ＭＯＳ９の電流（出力電流）はＰ−ＭＯ
Ｓ８の電流の約ｎ倍となる。
ミラーの構造を有するＰ−ＭＯＳ８，９が接続され、そ
のカレントミラーの出力側であるＰ−ＭＯＳ９のドレイ
ンには出力端子１０（第２の出力ノード）が接続されて
いる。このカレントミラーによれば、Ｐ−ＭＯＳ８，９
のトランジスタサイズの比が、Ｇ８：Ｇ９＝１：ｎのと
き（但し、Ｇ８，Ｇ９はそれぞれＰ−ＭＯＳ８，９のゲ
ート幅）、Ｐ−ＭＯＳ９の電流（出力電流）はＰ−ＭＯ
Ｓ８の電流の約ｎ倍となる。
【００３３】そして、前記共通ノードＮ３には、第１の
電流制御信号ＲＦ１により導通制御されるＮ−ＭＯＳ１
１（第１の電流制御用トランジスタ）のドレインが接続
され、そのソースが接地電源Ｖｓｓに接続されている。
さらに、前記第１のノードＮ１には、第２の電流制御信
号ＲＦ２により導通制御されるＮ−ＭＯＳ１２（第２の
電流制御用トランジスタ）のドレインが接続され、その
ソースが接地電源Ｖｓｓに接続されている。同様に、前
記第２のノードＮ２には、第２の電流制御信号ＲＦ２に
より導通制御されるＮ−ＭＯＳ１３（第３の電流制御用
トランジスタ）のドレインが接続され、そのソースが接
地電源Ｖｓｓに接続されている。
電流制御信号ＲＦ１により導通制御されるＮ−ＭＯＳ１
１（第１の電流制御用トランジスタ）のドレインが接続
され、そのソースが接地電源Ｖｓｓに接続されている。
さらに、前記第１のノードＮ１には、第２の電流制御信
号ＲＦ２により導通制御されるＮ−ＭＯＳ１２（第２の
電流制御用トランジスタ）のドレインが接続され、その
ソースが接地電源Ｖｓｓに接続されている。同様に、前
記第２のノードＮ２には、第２の電流制御信号ＲＦ２に
より導通制御されるＮ−ＭＯＳ１３（第３の電流制御用
トランジスタ）のドレインが接続され、そのソースが接
地電源Ｖｓｓに接続されている。
【００３４】これによって、Ｐ−ＭＯＳ５の電流はＮ−
ＭＯＳ１２の電流とＮ−ＭＯＳ１の電流とを合わせたも
のとなり、同様に、Ｐ−ＭＯＳ８の電流はＮ−ＭＯＳ１
３の電流とＮ−ＭＯＳ２の電流とを合わせたものとな
る。
ＭＯＳ１２の電流とＮ−ＭＯＳ１の電流とを合わせたも
のとなり、同様に、Ｐ−ＭＯＳ８の電流はＮ−ＭＯＳ１
３の電流とＮ−ＭＯＳ２の電流とを合わせたものとな
る。
【００３５】また、出力端子７，１０にはそれぞれ抵抗
Ｒｔを介して電源Ｖｔ（３Ｖ）が接続され、出力端子
７，１０からは、ＰＥＣＬレベル（３．３Ｖ〜４．１
Ｖ）の差動信号である第１のＰＥＣＬレベルＺとその反
転信号の第２のＰＥＣＬレベルＺＮがそれぞれ出力され
るようになっている。なお、各抵抗Ｒｔはそれぞれ伝送
線の特性インピーダンスＺｔとマッチングし、出力端子
７側の抵抗ＲｔとＰ−ＭＯＳ５，６とで第１の変換出力
部が、また出力端子１０側の抵抗ＲｔとＰ−ＭＯＳ８，
９とで第２の変換出力部がそれぞれ構成されている。
Ｒｔを介して電源Ｖｔ（３Ｖ）が接続され、出力端子
７，１０からは、ＰＥＣＬレベル（３．３Ｖ〜４．１
Ｖ）の差動信号である第１のＰＥＣＬレベルＺとその反
転信号の第２のＰＥＣＬレベルＺＮがそれぞれ出力され
るようになっている。なお、各抵抗Ｒｔはそれぞれ伝送
線の特性インピーダンスＺｔとマッチングし、出力端子
７側の抵抗ＲｔとＰ−ＭＯＳ５，６とで第１の変換出力
部が、また出力端子１０側の抵抗ＲｔとＰ−ＭＯＳ８，
９とで第２の変換出力部がそれぞれ構成されている。
【００３６】“Ｈ”レベルを出力する時の出力電流（Ｉ
ｏｈ）は、（４．１−３）／Ｒｔであり、“Ｌ”レベル
を出力するときの出力電流（Ｉｏｌ）は（３．３−３）
／Ｒｔである。また、Ｎ−ＭＯＳ１２の電流は、Ｎ−Ｍ
ＯＳ１３の電流とほぼ同じ（Ｉｏｈ／ｎ）であり、上述
したようにそれぞれゲートに供給される第２の電流制御
信号ＲＦ２によって制御されている。さらに、Ｎ−ＭＯ
Ｓ１１の電流は（Ｉｏｈ−Ｉｏｌ）／ｎであり、前述し
たようにゲートに供給される第１の電流制御信号ＲＦ１
によって制御されている。第１及び第２の電流制御信号
ＲＦ１，ＲＦ２は、ＬＳＩの製造プロセスや動作条件な
どのばらつきを補償するものであり、後述するように、
レプリカバイアス回路によって発生されるようになって
いる。
ｏｈ）は、（４．１−３）／Ｒｔであり、“Ｌ”レベル
を出力するときの出力電流（Ｉｏｌ）は（３．３−３）
／Ｒｔである。また、Ｎ−ＭＯＳ１２の電流は、Ｎ−Ｍ
ＯＳ１３の電流とほぼ同じ（Ｉｏｈ／ｎ）であり、上述
したようにそれぞれゲートに供給される第２の電流制御
信号ＲＦ２によって制御されている。さらに、Ｎ−ＭＯ
Ｓ１１の電流は（Ｉｏｈ−Ｉｏｌ）／ｎであり、前述し
たようにゲートに供給される第１の電流制御信号ＲＦ１
によって制御されている。第１及び第２の電流制御信号
ＲＦ１，ＲＦ２は、ＬＳＩの製造プロセスや動作条件な
どのばらつきを補償するものであり、後述するように、
レプリカバイアス回路によって発生されるようになって
いる。
【００３７】次に、以上のように構成されるレベル変換
回路の動作を説明する。
回路の動作を説明する。
【００３８】ＣＭＯＳレベルの信号Ａ（＝“Ｌ”レベ
ル），信号ＡＮ（＝“Ｈ”レベル）が入力端子３，４に
入力されると、Ｎ−ＭＯＳ１はオフ、Ｎ−ＭＯＳ２はオ
ンするので、Ｐ−ＭＯＳ５の電流はＮ−ＭＯＳ１２の電
流と等しくＩｏｌ／ｎである。また、Ｐ−ＭＯＳ６の電
流はカレントミラーによってＰ−ＭＯＳ５のｎ倍の出力
電流Ｉｏｌが流れるので、出力端子７には“Ｌ”レベル
のＰＥＣＬレベル信号Ｚが出力される。
ル），信号ＡＮ（＝“Ｈ”レベル）が入力端子３，４に
入力されると、Ｎ−ＭＯＳ１はオフ、Ｎ−ＭＯＳ２はオ
ンするので、Ｐ−ＭＯＳ５の電流はＮ−ＭＯＳ１２の電
流と等しくＩｏｌ／ｎである。また、Ｐ−ＭＯＳ６の電
流はカレントミラーによってＰ−ＭＯＳ５のｎ倍の出力
電流Ｉｏｌが流れるので、出力端子７には“Ｌ”レベル
のＰＥＣＬレベル信号Ｚが出力される。
【００３９】このとき、Ｐ−ＭＯＳ８の電流はＮ−ＭＯ
Ｓ１３の電流とＮ−ＭＯＳ１１の電流を合わせたものと
なり、Ｉｏｈ／ｎである。また、Ｐ−ＭＯＳ９の電流は
カレントミラーによってＰ−ＭＯＳ８のｎ倍の出力電流
Ｉｏｈが流れるので、出力端子１０には“Ｈ”レベルの
ＰＥＣＬレベルＺＮが出力される。
Ｓ１３の電流とＮ−ＭＯＳ１１の電流を合わせたものと
なり、Ｉｏｈ／ｎである。また、Ｐ−ＭＯＳ９の電流は
カレントミラーによってＰ−ＭＯＳ８のｎ倍の出力電流
Ｉｏｈが流れるので、出力端子１０には“Ｈ”レベルの
ＰＥＣＬレベルＺＮが出力される。
【００４０】逆に、ＣＭＯＳレベルの信号Ａ（＝“Ｈ”
レベル），信号ＡＮ（＝“Ｌ”レベル）が入力された場
合も、同様にして出力端子７は“Ｈ”レベルのＰＥＣＬ
レベル信号Ｚを出力し、出力端子１０は“Ｌ”レベルの
ＰＥＣＬレベル信号ＺＮを出力する。
レベル），信号ＡＮ（＝“Ｌ”レベル）が入力された場
合も、同様にして出力端子７は“Ｈ”レベルのＰＥＣＬ
レベル信号Ｚを出力し、出力端子１０は“Ｌ”レベルの
ＰＥＣＬレベル信号ＺＮを出力する。
【００４１】図２は、前記電流制御信号ＲＦ１，ＲＦ２
を発生するレプリカバイアス回路を含んだ本実施例のＣ
ＭＯＳ−ＰＥＣＬレベル変換回路の回路図である。
を発生するレプリカバイアス回路を含んだ本実施例のＣ
ＭＯＳ−ＰＥＣＬレベル変換回路の回路図である。
【００４２】このＣＭＯＳ−ＰＥＣＬレベル変換回路
は、上記図１に示すレベル変換回路をレベル変換部５０
とし、このレベル変換部５０に、電流制御信号ＲＦ１，
ＲＦ２を発生するレプリカバイアス回路６０が接続され
て構成されている。
は、上記図１に示すレベル変換回路をレベル変換部５０
とし、このレベル変換部５０に、電流制御信号ＲＦ１，
ＲＦ２を発生するレプリカバイアス回路６０が接続され
て構成されている。
【００４３】バイアス回路６０は、上述のレベル変換部
５０と同一構成の回路を含むものである。すなわち、上
述のレベル変換部５０におけるＮ−ＭＯＳ１，２、Ｐ−
ＭＯＳ５，６、Ｐ−ＭＯＳ８，９、Ｎ−ＭＯＳ１１，１
２，１３及び抵抗Ｒｔと、それぞれ同一構成（トランジ
スタサイズも同じ）のＮ−ＭＯＳ１ａ，２ａ（第３及び
第４のスイッチングトランジスタ）、Ｐ−ＭＯＳ５ａ，
６ａ、Ｐ−ＭＯＳ８ａ，９ａ、Ｎ−ＭＯＳ１１ａ，１２
ａ，１３ａ及び抵抗Ｒｔ’が同一の製造プロセスで形成
されている。
５０と同一構成の回路を含むものである。すなわち、上
述のレベル変換部５０におけるＮ−ＭＯＳ１，２、Ｐ−
ＭＯＳ５，６、Ｐ−ＭＯＳ８，９、Ｎ−ＭＯＳ１１，１
２，１３及び抵抗Ｒｔと、それぞれ同一構成（トランジ
スタサイズも同じ）のＮ−ＭＯＳ１ａ，２ａ（第３及び
第４のスイッチングトランジスタ）、Ｐ−ＭＯＳ５ａ，
６ａ、Ｐ−ＭＯＳ８ａ，９ａ、Ｎ−ＭＯＳ１１ａ，１２
ａ，１３ａ及び抵抗Ｒｔ’が同一の製造プロセスで形成
されている。
【００４４】そして、このバイアス回路の出力、つまり
出力端子７ａ（第３の出力ノード）へ出力される第３の
ＰＥＣＬレベル信号ＺＢが“Ｈ”レベルに、出力端子１
０ａ（第４の出力ノード）へ出力される第４のＰＥＣＬ
レベル信号ＺＮＢが“Ｌ”レベルになるように、第２の
入力部を構成するＮ−ＭＯＳ１ａ，２ａの各ゲートに
は、それぞれ第１の電源Ｖｄｄと第２の電源Ｖｓｓとが
入力されている。
出力端子７ａ（第３の出力ノード）へ出力される第３の
ＰＥＣＬレベル信号ＺＢが“Ｈ”レベルに、出力端子１
０ａ（第４の出力ノード）へ出力される第４のＰＥＣＬ
レベル信号ＺＮＢが“Ｌ”レベルになるように、第２の
入力部を構成するＮ−ＭＯＳ１ａ，２ａの各ゲートに
は、それぞれ第１の電源Ｖｄｄと第２の電源Ｖｓｓとが
入力されている。
【００４５】さらに、該バイアス回路６０には、オペア
ンプ２１，２２（第１及び第２の信号生成手段）が設け
られている。そのうちオペアンプ２１の負極入力側には
前記ＰＥＣＬレベル信号ＺＢが入力され、その正極入力
側には“Ｈ”レベルの基準電圧ＶＯＨＢが入力され、そ
のオペアンプ２１の出力である第１の電流制御信号ＲＦ
１（第１のフィードバック信号）がＮ−ＭＯＳ１１ａの
ゲートへ供給されている。これによってＰＥＣＬレベル
信号ＺＢが基準電圧ＶＯＨＢと等しくなるようにフィー
ドバックされている。
ンプ２１，２２（第１及び第２の信号生成手段）が設け
られている。そのうちオペアンプ２１の負極入力側には
前記ＰＥＣＬレベル信号ＺＢが入力され、その正極入力
側には“Ｈ”レベルの基準電圧ＶＯＨＢが入力され、そ
のオペアンプ２１の出力である第１の電流制御信号ＲＦ
１（第１のフィードバック信号）がＮ−ＭＯＳ１１ａの
ゲートへ供給されている。これによってＰＥＣＬレベル
信号ＺＢが基準電圧ＶＯＨＢと等しくなるようにフィー
ドバックされている。
【００４６】同様に、オペアンプ２２の負極入力側には
前記ＰＥＣＬレベル信号ＺＮＢが入力され、その正極入
力側には“Ｌ”レベルの基準電圧ＶＯＬＢが入力され、
そのオペアンプ２２の出力である第２の電流制御信号Ｒ
Ｆ２（第２のフィードバック信号）がＮ−ＭＯＳ１２
ａ，１３ａのゲートへ供給されている。これによってＰ
ＥＣＬレベル信号ＺＮＢが基準電圧ＶＯＬＢと等しくな
るようにフィードバックされている。
前記ＰＥＣＬレベル信号ＺＮＢが入力され、その正極入
力側には“Ｌ”レベルの基準電圧ＶＯＬＢが入力され、
そのオペアンプ２２の出力である第２の電流制御信号Ｒ
Ｆ２（第２のフィードバック信号）がＮ−ＭＯＳ１２
ａ，１３ａのゲートへ供給されている。これによってＰ
ＥＣＬレベル信号ＺＮＢが基準電圧ＶＯＬＢと等しくな
るようにフィードバックされている。
【００４７】前記オペアンプ２１，２２から出力される
前記第１及び第２の電流制御信号ＲＦ１，ＲＦ２（第１
及び第２のフィードバック信号）は、前述した製造プロ
セスや動作条件等がばらついた場合にも、ＺＢ＝ＶＯＨ
Ｂ，ＺＮＢ＝ＶＯＬＢとなるように電流を制御し、前記
レベル変換部５０へ供給される。
前記第１及び第２の電流制御信号ＲＦ１，ＲＦ２（第１
及び第２のフィードバック信号）は、前述した製造プロ
セスや動作条件等がばらついた場合にも、ＺＢ＝ＶＯＨ
Ｂ，ＺＮＢ＝ＶＯＬＢとなるように電流を制御し、前記
レベル変換部５０へ供給される。
【００４８】図２に示すレベル変換回路におけるバイア
ス回路６０は、レベル変換部５０と同じ製造プロセスで
形成された同一構成の回路を含むレプリカバイアス回路
であるので、レベル変換部５０に動作条件にばらつきが
生ずれば、そのばらつき成分はバイアス回路６０の同一
構成回路にも発生することになる。そして、このばらつ
き成分を補償するように電流制御信号ＲＦ１，ＲＦ２が
設定され、この電流制御信号ＲＦ１，ＲＦ２により、レ
ベル変換部５０の出力電流Ｉｏｈ，Ｉｏｌが制御され
る。つまりＰＥＣＬレベル信号Ｚ，ＺＮの“Ｈ”レベル
及び“Ｌ”レベルが決定される。
ス回路６０は、レベル変換部５０と同じ製造プロセスで
形成された同一構成の回路を含むレプリカバイアス回路
であるので、レベル変換部５０に動作条件にばらつきが
生ずれば、そのばらつき成分はバイアス回路６０の同一
構成回路にも発生することになる。そして、このばらつ
き成分を補償するように電流制御信号ＲＦ１，ＲＦ２が
設定され、この電流制御信号ＲＦ１，ＲＦ２により、レ
ベル変換部５０の出力電流Ｉｏｈ，Ｉｏｌが制御され
る。つまりＰＥＣＬレベル信号Ｚ，ＺＮの“Ｈ”レベル
及び“Ｌ”レベルが決定される。
【００４９】従って、ＬＳＩの製造プロセスや電源・温
度・伝送線の特性インピーダンス等の動作条件がばらつ
いた場合でも、レベル変換部５０の出力電圧（ＰＥＣＬ
レベル信号Ｚ，ＺＮ）はほとんど変動しない。
度・伝送線の特性インピーダンス等の動作条件がばらつ
いた場合でも、レベル変換部５０の出力電圧（ＰＥＣＬ
レベル信号Ｚ，ＺＮ）はほとんど変動しない。
【００５０】また、本実施例では、ばらつきに応じて設
定された電流制御信号ＲＦ１，ＲＦ２は一定であるの
で、Ｎ−ＭＯＳ１１，１２，１３の電流が一定となり、
信号Ａ，ＡＮによって、Ｎ−ＭＯＳ１１の電流をＮ−Ｍ
ＯＳ１側／Ｎ−ＭＯＳ２側のいずれに流すかを切り換え
ているだけでＰＥＣＬレベル信号Ｚ，ＺＮを出力してい
るので、動作が高速となる。
定された電流制御信号ＲＦ１，ＲＦ２は一定であるの
で、Ｎ−ＭＯＳ１１，１２，１３の電流が一定となり、
信号Ａ，ＡＮによって、Ｎ−ＭＯＳ１１の電流をＮ−Ｍ
ＯＳ１側／Ｎ−ＭＯＳ２側のいずれに流すかを切り換え
ているだけでＰＥＣＬレベル信号Ｚ，ＺＮを出力してい
るので、動作が高速となる。
【００５１】さらに、レベル変換回路が複数必要な場合
にもバイアス回路は１個のみ設ければよい。
にもバイアス回路は１個のみ設ければよい。
【００５２】また、本実施例では、電流の直流的なパス
が存在するが、カレントミラーに使用しているトランシ
ズタ（Ｐ−ＭＯＳ５，６、Ｐ−ＭＯＳ８，９）のサイズ
比（Ｇ５：Ｇ６、Ｇ８，Ｇ９）を大きくすれば回路内部
の電流を小さくすることができる。
が存在するが、カレントミラーに使用しているトランシ
ズタ（Ｐ−ＭＯＳ５，６、Ｐ−ＭＯＳ８，９）のサイズ
比（Ｇ５：Ｇ６、Ｇ８，Ｇ９）を大きくすれば回路内部
の電流を小さくすることができる。
【００５３】図３は、本発明の第２実施例に係るレベル
変換回路の回路図であり、図２と共通の要素には同一の
符号を付して説明を省略する。
変換回路の回路図であり、図２と共通の要素には同一の
符号を付して説明を省略する。
【００５４】上記第１実施例のレベル変換回路では、前
述したようにカレントミラーに使用しているトランシズ
タのサイズ比を大きくすることによって消費電力を小さ
くすることもできるが、本実施例では、“Ｈ”レベルを
出力するときにオンするような低消費電力用トランジス
タを設けて、この第１実施例よりも一層低消費電力化を
図ったものである。
述したようにカレントミラーに使用しているトランシズ
タのサイズ比を大きくすることによって消費電力を小さ
くすることもできるが、本実施例では、“Ｈ”レベルを
出力するときにオンするような低消費電力用トランジス
タを設けて、この第１実施例よりも一層低消費電力化を
図ったものである。
【００５５】具体的には、上記の図２に示すレベル変換
部５０において、電源Ｖｄｄと出力端子７との間に接続
されＣＭＯＳレベル信号ＡＮによりオン／オフ制御され
るＰ−ＭＯＳ３１（第１の低消費電力用トランジスタ）
と、電源Ｖｄｄと出力端子１０との間に接続されＣＭＯ
Ｓレベル信号Ａによりオン／オフ制御されるＰ−ＭＯＳ
３２（第２の低消費電力用トランジスタ）とを設けてレ
ベル変換部５０ａを構成する。
部５０において、電源Ｖｄｄと出力端子７との間に接続
されＣＭＯＳレベル信号ＡＮによりオン／オフ制御され
るＰ−ＭＯＳ３１（第１の低消費電力用トランジスタ）
と、電源Ｖｄｄと出力端子１０との間に接続されＣＭＯ
Ｓレベル信号Ａによりオン／オフ制御されるＰ−ＭＯＳ
３２（第２の低消費電力用トランジスタ）とを設けてレ
ベル変換部５０ａを構成する。
【００５６】そして、バイアス回路６０には、電源Ｖｄ
ｄと出力端子７ａとの間に接続され且つ制御電極が電源
Ｖｓｓに接続されたＰ−ＭＯＳ３１ａ（第３の低消費電
力用トランジスタ）と、電源Ｖｄｄと出力端子１０ａと
の間に接続され且つ制御電極が電源Ｖｄｄに接続された
Ｐ−ＭＯＳ３２ａ（第４の低消費電力用トランジスタ）
とを設けて、レプリカバイアス回路６０ａを構成する。
なお、ここで、上記Ｐ−ＭＯＳ３１，３２，３１ａ，３
２ａは同一構成となっている。
ｄと出力端子７ａとの間に接続され且つ制御電極が電源
Ｖｓｓに接続されたＰ−ＭＯＳ３１ａ（第３の低消費電
力用トランジスタ）と、電源Ｖｄｄと出力端子１０ａと
の間に接続され且つ制御電極が電源Ｖｄｄに接続された
Ｐ−ＭＯＳ３２ａ（第４の低消費電力用トランジスタ）
とを設けて、レプリカバイアス回路６０ａを構成する。
なお、ここで、上記Ｐ−ＭＯＳ３１，３２，３１ａ，３
２ａは同一構成となっている。
【００５７】“Ｈ”レベルの出力電流Ｉｏｈは、上記第
１実施例ではカレントミラー用のＰ−ＭＯＳ６または９
に全て流れていたが、本実施例では、出力電流Ｉｏｈの
一部を低消費電力用トランジスタであるＰ−ＭＯＳ３１
または３２に流すことにより、カレントミラー用のＰ−
ＭＯＳ６または９の電流が減るため回路内部の消費電力
は減少する。この場合、低消費電力用トランジスタの電
流は出力電流Ｉｏｈよりも小さくなければならない。
１実施例ではカレントミラー用のＰ−ＭＯＳ６または９
に全て流れていたが、本実施例では、出力電流Ｉｏｈの
一部を低消費電力用トランジスタであるＰ−ＭＯＳ３１
または３２に流すことにより、カレントミラー用のＰ−
ＭＯＳ６または９の電流が減るため回路内部の消費電力
は減少する。この場合、低消費電力用トランジスタの電
流は出力電流Ｉｏｈよりも小さくなければならない。
【００５８】図４は、本発明の第３実施例に係るレベル
変換回路の回路図であり、図３と共通の要素には同一の
符号を付して説明を省略する。
変換回路の回路図であり、図３と共通の要素には同一の
符号を付して説明を省略する。
【００５９】本実施例のレベル変換回路は、上記図３に
示す回路（第２実施例）において、Ｐ−ＭＯＳ３１，３
２，３１ａ，３２ａ（前記第１〜第４の低消費電力用ト
ランジスタ）の制御電極を第２の電源Ｖｓｓに接続して
レベル変換部５０ｂ及びバイアス回路６０ｂを構成し、
低消費電力化を図ったものである。
示す回路（第２実施例）において、Ｐ−ＭＯＳ３１，３
２，３１ａ，３２ａ（前記第１〜第４の低消費電力用ト
ランジスタ）の制御電極を第２の電源Ｖｓｓに接続して
レベル変換部５０ｂ及びバイアス回路６０ｂを構成し、
低消費電力化を図ったものである。
【００６０】本実施例のレベル変換回路によれば、低消
費電力用トランジスタであるＰ−ＭＯＳ３１，３２，３
１ａ，３２ａが常にオンしており、出力電流ＩｏｌとＩ
ｏｈの一部を該低消費電力用トランジスタに流すことに
より、カレントミラー用のＰ−ＭＯＳ６または９の電流
を減らし、回路内部の消費電力が減少する。この場合、
前記低消費電力用トランジスタの電流は出力電流Ｉｏｌ
より小さくなければならない。
費電力用トランジスタであるＰ−ＭＯＳ３１，３２，３
１ａ，３２ａが常にオンしており、出力電流ＩｏｌとＩ
ｏｈの一部を該低消費電力用トランジスタに流すことに
より、カレントミラー用のＰ−ＭＯＳ６または９の電流
を減らし、回路内部の消費電力が減少する。この場合、
前記低消費電力用トランジスタの電流は出力電流Ｉｏｌ
より小さくなければならない。
【００６１】図５は、本発明の第４実施例に係るレベル
変換回路の回路図である。
変換回路の回路図である。
【００６２】本実施例のレベル変換回路も、低消費電力
且つ高速でありながら、上述の動作条件がばらついた場
合でも、出力電圧であるＰＥＣＬレベル信号Ｚ，ＺＮを
安定化することができるようにしたものである。
且つ高速でありながら、上述の動作条件がばらついた場
合でも、出力電圧であるＰＥＣＬレベル信号Ｚ，ＺＮを
安定化することができるようにしたものである。
【００６３】具体的に説明すると、図５に示すように本
実施例のレベル変換部５０ｃは、図３のレベル変換部５
０ｂにおいて、Ｎ−ＭＯＳ１，２で構成される入力部
を、Ｐ−ＭＯＳ４１とＮ−ＭＯＳ４２から成る第１のＣ
ＭＯＳインバータと、Ｐ−ＭＯＳ４３とＮ−ＭＯＳ４４
から成る第２のＣＭＯＳインバータとで構成し、電流制
御用トランジスタであるＮ−ＭＯＳ１２，１３を削除し
たものである。
実施例のレベル変換部５０ｃは、図３のレベル変換部５
０ｂにおいて、Ｎ−ＭＯＳ１，２で構成される入力部
を、Ｐ−ＭＯＳ４１とＮ−ＭＯＳ４２から成る第１のＣ
ＭＯＳインバータと、Ｐ−ＭＯＳ４３とＮ−ＭＯＳ４４
から成る第２のＣＭＯＳインバータとで構成し、電流制
御用トランジスタであるＮ−ＭＯＳ１２，１３を削除し
たものである。
【００６４】これに伴ってバイアス回路６０ｃも同様の
構成にする。即ち、Ｐ−ＭＯＳ４１ａとＮ−ＭＯＳ４２
ａから成る第３のＣＭＯＳインバータと、Ｐ−ＭＯＳ４
３ａとＮ−ＭＯＳ４４ａから成る第４のＣＭＯＳインバ
ータとで構成し、Ｎ−ＭＯＳ１２ａ，１３ａを削除す
る。
構成にする。即ち、Ｐ−ＭＯＳ４１ａとＮ−ＭＯＳ４２
ａから成る第３のＣＭＯＳインバータと、Ｐ−ＭＯＳ４
３ａとＮ−ＭＯＳ４４ａから成る第４のＣＭＯＳインバ
ータとで構成し、Ｎ−ＭＯＳ１２ａ，１３ａを削除す
る。
【００６５】そして、Ｐ−ＭＯＳ３１，３２をそれぞれ
第１及び第２の出力トランジスタとして、オペアンプ２
２から出力される第２の電流制御信号ＲＦ２によりオン
／オフ制御すると同様に、バイアス回路６０ｃ側のＰ−
ＭＯＳ３１ａ，３２ａにも第２の電流制御信号ＲＦ２に
よりオン／オフ制御するように構成する。
第１及び第２の出力トランジスタとして、オペアンプ２
２から出力される第２の電流制御信号ＲＦ２によりオン
／オフ制御すると同様に、バイアス回路６０ｃ側のＰ−
ＭＯＳ３１ａ，３２ａにも第２の電流制御信号ＲＦ２に
よりオン／オフ制御するように構成する。
【００６６】なお、本実施例では、カレントミラー５，
６、第１の出力トランジスタのＰ−ＭＯＳ３１及び抵抗
Ｒｔで第１の変換出力部が構成され、カレントミラー
８，９、第２の出力トランジスタのＰ−ＭＯＳ３２及び
抵抗Ｒｔで第２の変換出力部が構成されている。また、
これに対応する第３及び第４の変換出力部がバイアス回
路６０ｃ側に構成されている。
６、第１の出力トランジスタのＰ−ＭＯＳ３１及び抵抗
Ｒｔで第１の変換出力部が構成され、カレントミラー
８，９、第２の出力トランジスタのＰ−ＭＯＳ３２及び
抵抗Ｒｔで第２の変換出力部が構成されている。また、
これに対応する第３及び第４の変換出力部がバイアス回
路６０ｃ側に構成されている。
【００６７】本実施例のレベル変換回路によれば、出力
電流Ｉｏｌはカレントミラーを用いずにＰ−ＭＯＳ３
１，３２を電流制御信号ＲＦ２で制御することにより出
力している。また、出力電流ＩｏｈのうちのＩｏｌまで
を前記Ｐ−ＭＯＳ３１，３２の電流とし、それ以外の電
流をカレントミラーを用いて電流制御信号ＲＦ１で制御
する。これによって、カレントミラー用のトランジスタ
の電流が減少するので回路内部の消費電力を低減するこ
とができる。
電流Ｉｏｌはカレントミラーを用いずにＰ−ＭＯＳ３
１，３２を電流制御信号ＲＦ２で制御することにより出
力している。また、出力電流ＩｏｈのうちのＩｏｌまで
を前記Ｐ−ＭＯＳ３１，３２の電流とし、それ以外の電
流をカレントミラーを用いて電流制御信号ＲＦ１で制御
する。これによって、カレントミラー用のトランジスタ
の電流が減少するので回路内部の消費電力を低減するこ
とができる。
【００６８】なお、上述の第２，第３及び第４実施例の
示した低消費電力化の手法は、それぞれ組み合わせて使
用することも可能である。
示した低消費電力化の手法は、それぞれ組み合わせて使
用することも可能である。
【００６９】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、ＬＳＩの製造プロセスや電源・温度・伝送線
の特性インピーダンス等の動作条件などがばらついた場
合でも、出力電圧の第１及び第２のＰＥＣＬレベル信号
を安定化することが可能となる。
によれば、ＬＳＩの製造プロセスや電源・温度・伝送線
の特性インピーダンス等の動作条件などがばらついた場
合でも、出力電圧の第１及び第２のＰＥＣＬレベル信号
を安定化することが可能となる。
【００７０】第２の発明によれば、第１の発明のレベル
変換回路に用いられる、ＬＳＩの製造プロセスや動作条
件などのばらつきを補償するための第１及び第２の電流
制御信号を簡易かつ正確に生成することができる。
変換回路に用いられる、ＬＳＩの製造プロセスや動作条
件などのばらつきを補償するための第１及び第２の電流
制御信号を簡易かつ正確に生成することができる。
【００７１】第３の発明によれば、ＬＳＩの製造プロセ
スや動作条件等がばらついた場合でも、出力電圧の第１
及び第２のＰＥＣＬレベル信号を安定化することがで
き、しかも高速動作が可能となる。
スや動作条件等がばらついた場合でも、出力電圧の第１
及び第２のＰＥＣＬレベル信号を安定化することがで
き、しかも高速動作が可能となる。
【００７２】第４の発明によれば、第３の発明のレベル
変換回路に用いられる、ＬＳＩの製造プロセスや動作条
件などのばらつきを補償するための第１及び第２の電流
制御信号をより簡単かつ正確に生成することができる。
変換回路に用いられる、ＬＳＩの製造プロセスや動作条
件などのばらつきを補償するための第１及び第２の電流
制御信号をより簡単かつ正確に生成することができる。
【００７３】第５の発明によれば、低消費電力且つ高速
でありながら、ＬＳＩの製造プロセスや動作条件等がば
らついた場合でも、出力電圧の第１及び第２のＰＥＣＬ
レベル信号を安定させることが可能となる。
でありながら、ＬＳＩの製造プロセスや動作条件等がば
らついた場合でも、出力電圧の第１及び第２のＰＥＣＬ
レベル信号を安定させることが可能となる。
【００７４】第６の発明によれば、第５の発明と同様の
効果を得ることができる。
効果を得ることができる。
【００７５】第７の発明によれば、第５の発明と同様の
効果を得ることができる。
効果を得ることができる。
【００７６】第８の発明によれば、第７の発明のレベル
変換回路に用いられる、ＬＳＩの製造プロセスや動作条
件などのばらつきを補償するための第１及び第２の電流
制御信号をより簡単かつ正確に生成することができる。
変換回路に用いられる、ＬＳＩの製造プロセスや動作条
件などのばらつきを補償するための第１及び第２の電流
制御信号をより簡単かつ正確に生成することができる。
【図１】本発明の第１実施例に係るレベル変換回路の回
路図である。
路図である。
【図２】レプリカバイアス回路を含んだ第１実施例のＣ
ＭＯＳ−ＰＥＣＬレベル変換回路の回路図である。
ＭＯＳ−ＰＥＣＬレベル変換回路の回路図である。
【図３】本発明の第２実施例に係るレベル変換回路の回
路図である。
路図である。
【図４】本発明の第３実施例に係るレベル変換回路の回
路図である。
路図である。
【図５】本発明の第４実施例に係るレベル変換回路の回
路図である。
路図である。
【図６】従来のＣＭＯＳ−ＰＥＣＬレベル変換回路の一
構成例を示す回路図である。
構成例を示す回路図である。
１，２ Ｎ−ＭＯＳ（第１及び第２のスイッチング用ト
ランジスタ） ５，６ Ｐ−ＭＯＳ（カレントミラー） ７，１０ 出力端子（第１及び第２の出力ノード） ８，９ Ｐ−ＭＯＳ（カレントミラー） １１，１２，１３ Ｎ−ＭＯＳ（第１、第２及び第３の
電流制御用トランジスタ） ２１，２２ オペアンプ（第１及び第２の信号生成手
段） ３１，３２ Ｐ−ＭＯＳ（第１及び第２の低消費電力用
トランジスタ） ４１，４２ 第１のＣＭＯＳインバータ ４３，４４ 第２のＣＭＯＳインバータ ６０，６０ａ，６０ｂ，６０ｃ レプリカバイアス回路 Ｚ，ＺＮ 第１及び第２のＰＥＣＬレベル信号 Ｎ１，Ｎ２ 第１及び第２のノード Ａ，ＡＮ 第１及び第２のＣＭＯＳレベル信号 ＲＦ１，ＲＦ２ 第１及び第２の電流制御信号
ランジスタ） ５，６ Ｐ−ＭＯＳ（カレントミラー） ７，１０ 出力端子（第１及び第２の出力ノード） ８，９ Ｐ−ＭＯＳ（カレントミラー） １１，１２，１３ Ｎ−ＭＯＳ（第１、第２及び第３の
電流制御用トランジスタ） ２１，２２ オペアンプ（第１及び第２の信号生成手
段） ３１，３２ Ｐ−ＭＯＳ（第１及び第２の低消費電力用
トランジスタ） ４１，４２ 第１のＣＭＯＳインバータ ４３，４４ 第２のＣＭＯＳインバータ ６０，６０ａ，６０ｂ，６０ｃ レプリカバイアス回路 Ｚ，ＺＮ 第１及び第２のＰＥＣＬレベル信号 Ｎ１，Ｎ２ 第１及び第２のノード Ａ，ＡＮ 第１及び第２のＣＭＯＳレベル信号 ＲＦ１，ＲＦ２ 第１及び第２の電流制御信号
Claims (8)
- 【請求項１】 ＣＭＯＳレベルの差動信号をＰＥＣＬレ
ベルの差動信号に変換するレベル変換回路において、 前記ＣＭＯＳレベルの差動信号である第１のＣＭＯＳレ
ベル信号とその反転信号の第２のＣＭＯＳレベル信号と
を入力し、この入力信号に基づいた電流を出力する第１
の入力部と、 前記第１の入力部の出力に基づいて、前記ＰＥＣＬレベ
ルの差動信号である第１のＰＥＣＬレベル信号とその反
転信号の第２のＰＥＣＬレベル信号とを出力する第１の
変換出力部と、 第１及び第２の電流制御信号により前記第１の変換出力
部の出力電流を制御して、それぞれ前記第１及び第２の
ＰＥＣＬレベル信号における高レベル及び低レベルを決
定する第１の電流制御部とを備えたことを特徴とするレ
ベル変換回路。 - 【請求項２】 前記第１の入力部、前記第１の変換出力
部及び前記第１の電流制御部とそれぞれ同一構成の第２
の入力部、第２の変換出力部及び第２の電流制御部を設
けると共に、 前記第２の変換出力部から出力される第３のＰＥＣＬレ
ベル信号に基づいて第１のフィードバック信号を生成す
る第１の信号生成手段と、前記第２の変換出力部から出
力される前記第３のＰＥＣＬレベル信号の反転信号であ
る第４のＰＥＣＬレベル信号に基づいて第２のフィード
バック信号を生成する第２の信号生成手段とを設け、 前記第１及び第２のフィードバック信号を前記第２の電
流制御部にフィードバックし、且つ前記第２の入力部の
入力信号を第１及び第２の電源としてレプリカバイアス
回路を構成し、 前記レプリカバイアス回路から出力される前記第１及び
第２のフィードバック信号をそれぞれ前記第１及び第２
の電流制御信号としたことを特徴とする請求項１記載の
レベル変換回路。 - 【請求項３】 第１及び第２のノードと共通ノードとの
間にそれぞれ接続され、ＣＭＯＳレベルの差動信号であ
る第１のＣＭＯＳレベル信号とその反転信号の第２のＣ
ＭＯＳレベル信号とに基づき交互にオン／オフ動作する
第１及び第２のスイッチング用トランジスタと、 前記第１のノードに流れる電流に応じて、ＰＥＣＬレベ
ルの差動信号のうちの第１のＰＥＣＬレベル信号を第１
の出力ノードへ出力する第１の変換出力部と、 前記第２のノードに流れる電流に応じて、前記第１のＰ
ＥＣＬレベル信号の反転信号の第２のＰＥＣＬレベル信
号を第２の出力ノードへ出力する第２の変換出力部と、 第１の電流制御信号に基づき前記共通ノードに流れる電
流を制御する第１の電流制御用トランジスタと、 第２の電流制御信号に基づき前記第１のノードに流れる
電流を制御する第２の電流制御トランジスタと、 前記第２の電流制御信号に基づき前記第２のノードに流
れる電流を制御する第３の電流制御トランジスタとを備
えたことを特徴とするレベル変換回路。 - 【請求項４】 前記第１及び第２のスイッチング用トラ
ンジスタ、前記第１乃至第３の電流制御用トランジスタ
並びに前記第１及び第２の変換出力部とそれぞれ同一構
成の第３及び第４のスイッチング用トランジスタ、第４
乃至第６の電流制御用トランジスタ並びに第３及び第４
の変換出力部を設けると共に、 前記第３の変換出力部から第３の出力ノードへ出力され
る第３のＰＥＣＬレベル信号に基づいて第１のフィード
バック信号を生成する第１の信号生成手段と、前記第４
の変換出力部から第４の出力ノードへ出力される前記第
３のＰＥＣＬレベル信号の反転信号である第４のＰＥＣ
Ｌレベル信号に基づいて第２のフィードバック信号を生
成する第２の信号生成手段とを設け、 前記第１のフィードバック信号を前記第４の電流制御用
トランジスタの制御電極にフィードバックし、前記第２
のフィードバック信号を前記第５及び第６の電流制御用
トランジスタの制御電極にフィードバックし、且つ前記
第３及び第４のスイッチング用トランジスタの各制御電
極にそれぞれ第１と第２の電源を接続してレプリカバイ
アス回路を構成し、 前記レプリカバイアス回路から出力される前記第１のフ
ィードバック信号を前記第１の電流制御信号として前記
第１の電流制御用トランジスタの制御電極に供給し、前
記第２のフィードバック信号を前記第２の電流制御信号
として前記第２及び第３の電流制御用トランジスタの各
制御電極にそれぞれ供給するように構成したことを特徴
とする請求項３記載のレベル変換回路。 - 【請求項５】 前記第１の電源と前記第１の出力ノード
との間に接続され、前記第２のＣＭＯＳレベル信号に基
づいて導通制御される第１の低消費電力用トランジスタ
と、前記第１の電源と前記第２の出力ノードとの間に接
続され、前記第１のＣＭＯＳレベル信号に基づいて導通
制御される第２の低消費電力用トランジスタとを設け、 前記レプリカバイアス回路に、 前記第１の電源と前記第３の出力ノードとの間に接続さ
れ且つ制御電極が前記第２の電源に接続され前記第１の
低消費電力用トランジスタと同一構成の第３の低消費電
力用トランジスタと、前記第１の電源と前記第４の出力
ノードとの間に接続され且つ制御電極が前記第１の電源
に接続され前記第２の低消費電力用トランジスタと同一
構成の第４の低消費電力用トランジスタとを設けたこと
を特徴とする請求項４記載のレベル変換回路。 - 【請求項６】 前記第１乃至第４の低消費電力用トラン
ジスタの制御電極を第２の電源に接続したことを特徴と
する請求項５記載のレベル変換回路。 - 【請求項７】 第１の電源と共通ノードとの間に接続さ
れ、ＣＭＯＳレベルの差動信号のうちの第１のＣＭＯＳ
レベル信号を反転して第１のノードへ出力する第１のＣ
ＭＯＳインバータと、 第１の電源と共通ノードとの間に接続され、前記第１の
ＣＭＯＳレベル信号の反転信号の第２のＣＭＯＳレベル
信号を反転して第２のノードへ出力する第２のＣＭＯＳ
インバータと、 前記共通ノードと第２の電源との間に接続され、第１の
電流制御信号に基づき該共通ノードに流れる電流を制御
する第１の電流制御用トランジスタと、 前記第１の電源と第１の出力ノードとの間に接続され第
２の電流制御信号に基づき導通制御される第１の出力ト
ランジスタを有し、前記第１のノードに流れる電流に応
じてＰＥＣＬレベルの差動信号のうちの第１のＰＥＣＬ
レベル信号を前記第１の出力ノードへ出力する第１の変
換出力部と、 前記第１の電源と第２の出力ノードとの間に接続され前
記第２の電流制御信号に基づき導通制御される第２の出
力トランジスタを有し、前記第２のノードに流れる電流
に応じて前記第１のＰＥＣＬレベル信号の反転信号の第
２のＰＥＣＬレベル信号を前記第２の出力ノードへ出力
する第２の変換出力部とを備えたことを特徴とするレベ
ル変換回路。 - 【請求項８】 前記第１及び第２のＣＭＯＳインバー
タ、前記第１及び第２の変換出力部、前記第１の電流制
御用トランジスタ並びに前記第１及び第２の出力トラン
ジスタとそれぞれ同一構成の第３及び第４のＣＭＯＳイ
ンバータ、第３及び第４の変換出力部、第２の電流制御
用トランジスタ並びに第３及び第４の出力トランジスタ
を設けると共に、 前記第３の変換出力部から第３の出力ノードへ出力され
る第３のＰＥＣＬレベル信号に基づいて第１のフィード
バック信号を生成する第１の信号生成手段と、 前記第４の変換出力部から第４の出力ノードへ出力され
る前記第３のＰＥＣＬレベル信号の反転信号である第４
のＰＥＣＬレベル信号に基づいて第２のフィードバック
信号を生成する第２の信号生成手段とを設け、 前記第１のフィードバック信号を前記第２の電流制御用
トランジスタの制御電極にフィードバックすると共に、
前記第２のフィードバック信号を前記第３及び第４の出
力トランジスタの制御電極にフィードバックし、且つ前
記第３及び第４のＣＭＯＳインバータの入力側にそれぞ
れ前記第１と第２の電源をそれぞれ接続してレプリカバ
イアス回路を構成し、 前記レプリカバイアス回路から出力される前記第１及び
第２のフィードバック信号をそれぞれ前記第１及び第２
の電流制御信号としたことを特徴とする請求項７記載の
レベル変換回路。
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