JP3055501B2 - 差動増幅器及び差動増幅器を用いた電圧制御発振器 - Google Patents
差動増幅器及び差動増幅器を用いた電圧制御発振器Info
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Description
【０００１】
【発明の属する技術分野】本発明は、複数のＮＭＯＳト
ランジスタあるいはＰＭＯＳトランジスタあるいはそれ
らの組合せで構成される差動増幅器及びその差動増幅器
を用いて構成された電圧制御発振器に関する。
ランジスタあるいはＰＭＯＳトランジスタあるいはそれ
らの組合せで構成される差動増幅器及びその差動増幅器
を用いて構成された電圧制御発振器に関する。
【０００２】
【従来の技術】従来の差動増幅器及びそれを用いて構成
された電圧制御発振器を図６及び図７に示す。
された電圧制御発振器を図６及び図７に示す。
【０００３】図６は、従来の差動増幅器の構成を示す回
路図であり、１９９４年電子通信学会春期大会論文集５
−２３２頁「Ｃ−６６４ 電流制御差動形ＶＣＯの検
討」に書かれているものである。図７は、その差動増幅
器を用いて構成された電圧制御発振器のブロック図であ
る。
路図であり、１９９４年電子通信学会春期大会論文集５
−２３２頁「Ｃ−６６４ 電流制御差動形ＶＣＯの検
討」に書かれているものである。図７は、その差動増幅
器を用いて構成された電圧制御発振器のブロック図であ
る。
【０００４】図６に示されるように従来の差動増幅器
は、それぞれのソース電極が共通接続された第１及び第
２のＮＭＯＳトランジスタ６０１，６０２の共通接続点
を制御電圧入力端子６１２の電圧によって電流値が増減
する定電流源６０３に接続し、第１及び第２のＮＭＯＳ
トランジスタ６０１，６０２のドレイン電極をゲート電
極とドレイン電極が共通接続された第１及び第２ののＰ
ＭＯＳトランジスタ６０４，６０５の共通接続点にそれ
ぞれ接続し、第１及び第２のＰＭＯＳトランジスタ６０
４，６０５のソース電極を正電源６０６にそれぞれ接続
し、第１及び第２のＮＭＯＳトランジスタ６０１，６０
２のゲート電極を正入力端子６０７及び負入力端子６０
８にそれぞれ接続し、第１及び第２のＮＭＯＳトランジ
スタ６０１，６０２のドレイン電極を負出力端子６０９
及び正出力端子６１０にそれぞれ接続して構成されてい
る。
は、それぞれのソース電極が共通接続された第１及び第
２のＮＭＯＳトランジスタ６０１，６０２の共通接続点
を制御電圧入力端子６１２の電圧によって電流値が増減
する定電流源６０３に接続し、第１及び第２のＮＭＯＳ
トランジスタ６０１，６０２のドレイン電極をゲート電
極とドレイン電極が共通接続された第１及び第２ののＰ
ＭＯＳトランジスタ６０４，６０５の共通接続点にそれ
ぞれ接続し、第１及び第２のＰＭＯＳトランジスタ６０
４，６０５のソース電極を正電源６０６にそれぞれ接続
し、第１及び第２のＮＭＯＳトランジスタ６０１，６０
２のゲート電極を正入力端子６０７及び負入力端子６０
８にそれぞれ接続し、第１及び第２のＮＭＯＳトランジ
スタ６０１，６０２のドレイン電極を負出力端子６０９
及び正出力端子６１０にそれぞれ接続して構成されてい
る。
【０００５】従来の電圧制御発振器は、この従来の差動
増幅器を複数個用いて構成されている。図７は、３個の
従来の差動増幅器を用いて構成された例である。第１の
差動増幅器７０１の正入力端子（ＩＰ）と負入力端子
（ＩＮ）がそれぞれ第３の差動増幅器７０３の負出力端
子（ＯＮ）と正出力端子（ＯＰ）に接続され、第２の差
動増幅器７０２の正入力端子（ＩＰ）と負入力端子（Ｉ
Ｎ）がそれぞれ第１の差動増幅器７０１の負出力端子
（０Ｎ）と正出力端子（ＯＰ）に接続され、第３の差動
増幅器７０３の正入力端子（ＩＰ）と負入力端子（Ｉ
Ｎ）がそれぞれ第２の差動増幅器７０２の負出力端子
（ＯＮ）と正出力端子（０Ｐ）に接続され、第１の入力
端子７０４が第１、第２、第３の差動増幅器７０１，７
０２，７０３各々の制御電圧入力端子（ＩＣ）に接続さ
れて構成されている。
増幅器を複数個用いて構成されている。図７は、３個の
従来の差動増幅器を用いて構成された例である。第１の
差動増幅器７０１の正入力端子（ＩＰ）と負入力端子
（ＩＮ）がそれぞれ第３の差動増幅器７０３の負出力端
子（ＯＮ）と正出力端子（ＯＰ）に接続され、第２の差
動増幅器７０２の正入力端子（ＩＰ）と負入力端子（Ｉ
Ｎ）がそれぞれ第１の差動増幅器７０１の負出力端子
（０Ｎ）と正出力端子（ＯＰ）に接続され、第３の差動
増幅器７０３の正入力端子（ＩＰ）と負入力端子（Ｉ
Ｎ）がそれぞれ第２の差動増幅器７０２の負出力端子
（ＯＮ）と正出力端子（０Ｐ）に接続され、第１の入力
端子７０４が第１、第２、第３の差動増幅器７０１，７
０２，７０３各々の制御電圧入力端子（ＩＣ）に接続さ
れて構成されている。
【０００６】次に、従来の差動増幅器の動作を説明す
る。図６の差動増幅器は、制御電圧入力端子６１２に入
力される電圧によって定電流源６０３の電流値が決ま
り、正入力端子６０７の電位が負入力端子６０８の電位
より高い場合は、第１のＰＭＯＳトランジスタ６０４に
その電流が流れ、負出力端子６０９の電位は、｛（正電
源６０６の電位）−（第１のＰＭＯＳトランジスタ６０
４の出力抵抗）×（定電流源６０３の電流値）｝となる
が、一方、第２のＰＭＯＳトランジスタ６０５には電流
が流れず、正出力端子６１０の電位は、｛（正電源６０
６の電位）−（第２のＰＭＯＳトランジスタ６０５のし
きい値電圧の絶対値）｝となる。これとは逆に正入力端
子６０７の電位が負入力端子６０８の電位より低い場合
は、第２のＰＭＯＳトランジスタ６０５にその電流が流
れ、正出力端子６１０の電位は、｛（正電源６０６の電
位）−（第２のＰＭＯＳトランジスタ６０５の出力抵
抗）×（定電流源６０３の電流値）｝となるが、一方、
第１のＰＭＯＳトランジスタ６０４には電流が流れず、
負出力端子６０９の電位は、｛（正電源６０６の電位）
−（第１のＰＭＯＳトランジスタ６０４のしきい値電圧
の絶対値）｝となる。したがって、定電流源６０３の電
流値が大きい時の電流が流れるほうのＰＭＯＳトランジ
スタのドレイン電極につながる端子の電位は、定電流源
６０３の電流値が小さい時の電流が流れるほうのＰＭＯ
Ｓトランジスタのドレイン電極につながる端子の電位よ
り下がるが、電流が流れないほうのＰＭＯＳトランジス
タのドレイン電極につながる端子の電位には差がない。
る。図６の差動増幅器は、制御電圧入力端子６１２に入
力される電圧によって定電流源６０３の電流値が決ま
り、正入力端子６０７の電位が負入力端子６０８の電位
より高い場合は、第１のＰＭＯＳトランジスタ６０４に
その電流が流れ、負出力端子６０９の電位は、｛（正電
源６０６の電位）−（第１のＰＭＯＳトランジスタ６０
４の出力抵抗）×（定電流源６０３の電流値）｝となる
が、一方、第２のＰＭＯＳトランジスタ６０５には電流
が流れず、正出力端子６１０の電位は、｛（正電源６０
６の電位）−（第２のＰＭＯＳトランジスタ６０５のし
きい値電圧の絶対値）｝となる。これとは逆に正入力端
子６０７の電位が負入力端子６０８の電位より低い場合
は、第２のＰＭＯＳトランジスタ６０５にその電流が流
れ、正出力端子６１０の電位は、｛（正電源６０６の電
位）−（第２のＰＭＯＳトランジスタ６０５の出力抵
抗）×（定電流源６０３の電流値）｝となるが、一方、
第１のＰＭＯＳトランジスタ６０４には電流が流れず、
負出力端子６０９の電位は、｛（正電源６０６の電位）
−（第１のＰＭＯＳトランジスタ６０４のしきい値電圧
の絶対値）｝となる。したがって、定電流源６０３の電
流値が大きい時の電流が流れるほうのＰＭＯＳトランジ
スタのドレイン電極につながる端子の電位は、定電流源
６０３の電流値が小さい時の電流が流れるほうのＰＭＯ
Ｓトランジスタのドレイン電極につながる端子の電位よ
り下がるが、電流が流れないほうのＰＭＯＳトランジス
タのドレイン電極につながる端子の電位には差がない。
【０００７】上述の、従来の差動増幅器の出力動作を表
す模式的な出力信号波形を図８に示す。図８の波形ａ，
ｂはそれぞれ定電流源６０３の電流値が小さい場合の差
動増幅器の正出力端子６１０と負出力端子６０９の信号
波形であり、図８の波形ｃ，ｄは定電流源６０３の電流
値が大きい場合の差動増幅器の正出力端子６１０と負出
力端子６０９の信号波形である。
す模式的な出力信号波形を図８に示す。図８の波形ａ，
ｂはそれぞれ定電流源６０３の電流値が小さい場合の差
動増幅器の正出力端子６１０と負出力端子６０９の信号
波形であり、図８の波形ｃ，ｄは定電流源６０３の電流
値が大きい場合の差動増幅器の正出力端子６１０と負出
力端子６０９の信号波形である。
【０００８】従来の差動増幅器においては、上述の動作
の説明の通り、高出力レベルは図８の波形ａ，ｃのよう
に定電流源６０３の電流値の大小に関わらず一定である
が、低出力レベルは、図８の波形ｂのように定電流源６
０３の電流値が小さいとき定電流源６０３の電流値が大
きいときに比べて持ち上がり、差動増幅器の出力信号の
中点（動作点）が変動する。
の説明の通り、高出力レベルは図８の波形ａ，ｃのよう
に定電流源６０３の電流値の大小に関わらず一定である
が、低出力レベルは、図８の波形ｂのように定電流源６
０３の電流値が小さいとき定電流源６０３の電流値が大
きいときに比べて持ち上がり、差動増幅器の出力信号の
中点（動作点）が変動する。
【０００９】また、従来の差動増幅器７０１，７０２，
７０３を用いて構成された電圧制御発振器７００の動作
は、次のようになる。差動増幅器７０１，７０２，７０
３の定電流源の電流値が大きい場合は、差動増幅器７０
１，７０２，７０３の低出力レべルが図８の波形ｄのよ
うに低く、流れる電流が大きいので寄生容量への充電時
間は短く伝搬遅延時間が小さくなるため、電圧制御発振
器７００が出力する発振周波数は大きくなる。一方、差
動増幅器７０１，７０２，７０３の定電流源の電流値が
小さい場合は、低出力レべルが図８の波形ｂように定電
流源の電流値が大きい場合の図８の波形ｄに比べて高
く、流れる電流が小さいので寄生容量への充電に時間が
かかるため伝搬遅延時間が大きくなり、電圧制御発振器
７００が出力する発振周波数は小さくなる。すなわち、
電圧制御発振器７００の発振周波数は、これを構成して
いる差動増幅器の定電流源の電流値を制御電圧で変える
ことにより変更できるが、このとき電圧制御発振器７０
０の差動出力信号の低出力レベルも変動するので、前記
差動出力信号の中点（動作点）が変動してしまう。
７０３を用いて構成された電圧制御発振器７００の動作
は、次のようになる。差動増幅器７０１，７０２，７０
３の定電流源の電流値が大きい場合は、差動増幅器７０
１，７０２，７０３の低出力レべルが図８の波形ｄのよ
うに低く、流れる電流が大きいので寄生容量への充電時
間は短く伝搬遅延時間が小さくなるため、電圧制御発振
器７００が出力する発振周波数は大きくなる。一方、差
動増幅器７０１，７０２，７０３の定電流源の電流値が
小さい場合は、低出力レべルが図８の波形ｂように定電
流源の電流値が大きい場合の図８の波形ｄに比べて高
く、流れる電流が小さいので寄生容量への充電に時間が
かかるため伝搬遅延時間が大きくなり、電圧制御発振器
７００が出力する発振周波数は小さくなる。すなわち、
電圧制御発振器７００の発振周波数は、これを構成して
いる差動増幅器の定電流源の電流値を制御電圧で変える
ことにより変更できるが、このとき電圧制御発振器７０
０の差動出力信号の低出力レベルも変動するので、前記
差動出力信号の中点（動作点）が変動してしまう。
【００１０】この電圧制御発振器７００の差動出力信号
を、非差動回路を用いたデジタル回路に入力する場合、
図９のような差動信号を非差動信号に変換する回路を介
して使用する。図９の回路では、正入力端子９０１を第
１のＰＭＯＳトランジスタ９０３のゲート電極に接続
し、負入力端子９０２を第２のＰＭＯＳトランジスタ９
０４のゲート電極に接続し、第１のＰＭＯＳトランジス
タ９０３及び第２のＰＭＯＳトランジスタ９０４のソー
ス電極を共に正電源９０５に接続し、第１のＰＭＯＳト
ランジスタ９０３のドレイン電極を第１のＮＭＯＳトラ
ンジスタ９０６のドレイン電極に接続し、第２のＰＭＯ
Ｓトランジスタ９０４のドレイン電極を第２のＮＭＯＳ
トランジスタ９０７のドレイン電極に接続し、第１のＮ
ＭＯＳトランジスタ９０６及び第２のＮＭＯＳトランジ
スタ９０７のゲート電極を第１のＮＭＯＳトランジスタ
９０６のドレイン電極に接続し、第１のＮＭＯＳトラン
ジスタ９０６及び第２のＮＭＯＳトランジスタ９０７の
ソース電極を共に負電源９０８に接続し、出力端子９０
９を第２のＰＭＯＳトランジスタ９０４のドレイン電極
に接続して構成しており、正入力端子９０１の電位が負
入力端子９０２の電位より高い時は、出力端子９０９の
電位が上がりデジタル信号で“１”を出力し、正入力端
子９０１の電位が負入力端子９０２の電位より低い時
は、出力端子９０９の電位が下がりデジタル信号で
“０”を出力する。
を、非差動回路を用いたデジタル回路に入力する場合、
図９のような差動信号を非差動信号に変換する回路を介
して使用する。図９の回路では、正入力端子９０１を第
１のＰＭＯＳトランジスタ９０３のゲート電極に接続
し、負入力端子９０２を第２のＰＭＯＳトランジスタ９
０４のゲート電極に接続し、第１のＰＭＯＳトランジス
タ９０３及び第２のＰＭＯＳトランジスタ９０４のソー
ス電極を共に正電源９０５に接続し、第１のＰＭＯＳト
ランジスタ９０３のドレイン電極を第１のＮＭＯＳトラ
ンジスタ９０６のドレイン電極に接続し、第２のＰＭＯ
Ｓトランジスタ９０４のドレイン電極を第２のＮＭＯＳ
トランジスタ９０７のドレイン電極に接続し、第１のＮ
ＭＯＳトランジスタ９０６及び第２のＮＭＯＳトランジ
スタ９０７のゲート電極を第１のＮＭＯＳトランジスタ
９０６のドレイン電極に接続し、第１のＮＭＯＳトラン
ジスタ９０６及び第２のＮＭＯＳトランジスタ９０７の
ソース電極を共に負電源９０８に接続し、出力端子９０
９を第２のＰＭＯＳトランジスタ９０４のドレイン電極
に接続して構成しており、正入力端子９０１の電位が負
入力端子９０２の電位より高い時は、出力端子９０９の
電位が上がりデジタル信号で“１”を出力し、正入力端
子９０１の電位が負入力端子９０２の電位より低い時
は、出力端子９０９の電位が下がりデジタル信号で
“０”を出力する。
【００１１】
【発明が解決しようとする課題】従来の差動増幅器を用
いた電圧制御発振器の発振周波数は、上述ように電圧制
御発振器を構成している差動増幅器の定電流源の電流値
を制御電圧で変えることにより変更されているため、電
圧制御発振器の発振周波数を変更すると、その出力信号
は図８のように低出力レべルのみが変動してしまう。
いた電圧制御発振器の発振周波数は、上述ように電圧制
御発振器を構成している差動増幅器の定電流源の電流値
を制御電圧で変えることにより変更されているため、電
圧制御発振器の発振周波数を変更すると、その出力信号
は図８のように低出力レべルのみが変動してしまう。
【００１２】したがって、従来の差動増幅器を用いた電
圧制御発振器の差動出力信号を非差動信号を用いたデジ
タル回路に入力する場合、図９に示されるような差動信
号を非差動信号に変換する回路の入力信号の低入力レべ
ルのみが変動することになるので入力信号の中点（動作
点）が変動してしまい、ディジタル回路の入力信号とな
る非差動出力信号のデューティ比を変動させてしまうと
いう問題がある。
圧制御発振器の差動出力信号を非差動信号を用いたデジ
タル回路に入力する場合、図９に示されるような差動信
号を非差動信号に変換する回路の入力信号の低入力レべ
ルのみが変動することになるので入力信号の中点（動作
点）が変動してしまい、ディジタル回路の入力信号とな
る非差動出力信号のデューティ比を変動させてしまうと
いう問題がある。
【００１３】
【課題を解決するための手段】本発明の第１の差動増幅
器は、それぞれのソース電極が共通接続された第１及び
第２のＮＭＯＳトランジスタの共通接続点を制御電圧入
力端子の電圧によって電流値が増減する定電流源に接続
し、これら第１及び第２のＮＭＯＳトランジスタのドレ
イン電極をゲート電極とドレイン電極とが共通接続され
た第１及び第２のＰＭＯＳトランジスタの共通接続点に
それぞれ接続し、前記第１及び第２のＰＭＯＳトランジ
スタのソース電極を正電源にそれぞれ接続し、前記第１
及び第２のＰＭＯＳトランジスタのウェル電極をウェル
電圧入力端子に接続し、前記第１のＮＭＯＳトランジス
タのゲート電極を正入力端子に接続し、前記第２のＮＭ
ＯＳトランジスタのゲート電極を負入力端子に接続し、
前記第１のＮＭＯＳトランジスタのドレイン電極を負出
力端子に接続し、前記第２のＮＭＯＳトランジスタのド
レイン電極を正出力端子に接続して、前記定電流源の電
流値に応じて前記ウェル電圧入力端子の電圧を変化でき
るようになっている。
器は、それぞれのソース電極が共通接続された第１及び
第２のＮＭＯＳトランジスタの共通接続点を制御電圧入
力端子の電圧によって電流値が増減する定電流源に接続
し、これら第１及び第２のＮＭＯＳトランジスタのドレ
イン電極をゲート電極とドレイン電極とが共通接続され
た第１及び第２のＰＭＯＳトランジスタの共通接続点に
それぞれ接続し、前記第１及び第２のＰＭＯＳトランジ
スタのソース電極を正電源にそれぞれ接続し、前記第１
及び第２のＰＭＯＳトランジスタのウェル電極をウェル
電圧入力端子に接続し、前記第１のＮＭＯＳトランジス
タのゲート電極を正入力端子に接続し、前記第２のＮＭ
ＯＳトランジスタのゲート電極を負入力端子に接続し、
前記第１のＮＭＯＳトランジスタのドレイン電極を負出
力端子に接続し、前記第２のＮＭＯＳトランジスタのド
レイン電極を正出力端子に接続して、前記定電流源の電
流値に応じて前記ウェル電圧入力端子の電圧を変化でき
るようになっている。
【００１４】また、本発明の他の差動増幅器は、それぞ
れのソース電極が共通接続された第１及び第２のＮＭＯ
Ｓトランジスタの共通接続点を制御電圧入力端子の電圧
によって電流値が増減する定電流源に接続し、これら第
１及び第２のＮＭＯＳトランジスタのドレイン電極をゲ
ート電極とドレイン電極とが共通接続された第３及び第
４のＮＭＯＳトランジスタのソース電極にそれぞれ接続
し、前記第３及び第４のＮＭＯＳトランジスタの共通接
続点を正電源に接続し、前記第３及び第４のＮＭＯＳト
ランジスタのウェル電極をウェル電圧入力端子に接続
し、前記第１のＮＭＯＳトランジスタのゲート電極を正
入力端子に接続し、前記第２のＮＭＯＳトランジスタの
ゲート電極を負入力端子に接続し、前記第１のＮＭＯＳ
トランジスタのドレイン電極を負出力端子に接続し、前
記第２のＮＭＯＳトランジスタのドレイン電極を正出力
端子に接続して、前記定電流源の電流値に応じて前記ウ
ェル電圧入力端子の電圧を変化できるようになってい
る。
れのソース電極が共通接続された第１及び第２のＮＭＯ
Ｓトランジスタの共通接続点を制御電圧入力端子の電圧
によって電流値が増減する定電流源に接続し、これら第
１及び第２のＮＭＯＳトランジスタのドレイン電極をゲ
ート電極とドレイン電極とが共通接続された第３及び第
４のＮＭＯＳトランジスタのソース電極にそれぞれ接続
し、前記第３及び第４のＮＭＯＳトランジスタの共通接
続点を正電源に接続し、前記第３及び第４のＮＭＯＳト
ランジスタのウェル電極をウェル電圧入力端子に接続
し、前記第１のＮＭＯＳトランジスタのゲート電極を正
入力端子に接続し、前記第２のＮＭＯＳトランジスタの
ゲート電極を負入力端子に接続し、前記第１のＮＭＯＳ
トランジスタのドレイン電極を負出力端子に接続し、前
記第２のＮＭＯＳトランジスタのドレイン電極を正出力
端子に接続して、前記定電流源の電流値に応じて前記ウ
ェル電圧入力端子の電圧を変化できるようになってい
る。
【００１５】また、本発明の電圧制御発振器は、上述の
本発明の差動増幅器のいずれか一方を複数個用いて、こ
の差動増幅器の正入力端子が前段の負出力端子に接続さ
れ、負入力端子が前段の正出力端子に接続されるように
直列に接続し最終段の正出力端子を第１段目の負入力端
子に接続し、最終段の負出力端子を第１段目の正入力端
子に接続し、最終段の差動増幅器の正出力端子及び負出
力端子を各々出力端子とし、各差動増幅器の制御電圧入
力端子を全て第１の入力端子に接続し、各差動増幅器の
ウェル電圧入力端子を全て第２の入力端子に接続して、
前記各差動増幅器の定電流源の電流値に応じて前記ウェ
ル電圧入力端子の電圧を変化させることができるように
なっている。
本発明の差動増幅器のいずれか一方を複数個用いて、こ
の差動増幅器の正入力端子が前段の負出力端子に接続さ
れ、負入力端子が前段の正出力端子に接続されるように
直列に接続し最終段の正出力端子を第１段目の負入力端
子に接続し、最終段の負出力端子を第１段目の正入力端
子に接続し、最終段の差動増幅器の正出力端子及び負出
力端子を各々出力端子とし、各差動増幅器の制御電圧入
力端子を全て第１の入力端子に接続し、各差動増幅器の
ウェル電圧入力端子を全て第２の入力端子に接続して、
前記各差動増幅器の定電流源の電流値に応じて前記ウェ
ル電圧入力端子の電圧を変化させることができるように
なっている。
【００１６】上述の差動増幅器は、その定電流源の電流
値が小さくなるとき、つまり差動増幅器の低出力レべル
が上がる時には、第１及び第２のＰＭＯＳトランジスタ
のウェル電位を上げて（又は、第３及び第４のＮＭＯＳ
トランジスタのウェル電位を下げて）第１及び第２のＰ
ＭＯＳトランジスタのしきい値電圧（又は、第３及び第
４のＮＭＯＳトランジスタのしきい値電圧）の絶対値を
大きくすることにより差動増幅器の高出力レべルを下げ
ることができ、一方、差動増幅器の定電流源の電流値が
大きくなるとき、つまり差動増幅器の低出力レべルが下
がる時には、第１及び第２のＰＭＯＳトランジスタのウ
ェル電位を下げて（又は、第３及び第４のＮＭＯＳトラ
ンジスタのウェル電位を上げて）第１及び第２のＰＭＯ
Ｓトランジスタのしきい値電圧（又は、第３及び第４の
ＮＭＯＳトランジスタのしきい値電圧）の絶対値を小さ
くすることにより差動増幅器の高出力レべルを上げるこ
とができるので差動増幅器の出力レべルの中点（動作
点）が変動しないようにすることができる。
値が小さくなるとき、つまり差動増幅器の低出力レべル
が上がる時には、第１及び第２のＰＭＯＳトランジスタ
のウェル電位を上げて（又は、第３及び第４のＮＭＯＳ
トランジスタのウェル電位を下げて）第１及び第２のＰ
ＭＯＳトランジスタのしきい値電圧（又は、第３及び第
４のＮＭＯＳトランジスタのしきい値電圧）の絶対値を
大きくすることにより差動増幅器の高出力レべルを下げ
ることができ、一方、差動増幅器の定電流源の電流値が
大きくなるとき、つまり差動増幅器の低出力レべルが下
がる時には、第１及び第２のＰＭＯＳトランジスタのウ
ェル電位を下げて（又は、第３及び第４のＮＭＯＳトラ
ンジスタのウェル電位を上げて）第１及び第２のＰＭＯ
Ｓトランジスタのしきい値電圧（又は、第３及び第４の
ＮＭＯＳトランジスタのしきい値電圧）の絶対値を小さ
くすることにより差動増幅器の高出力レべルを上げるこ
とができるので差動増幅器の出力レべルの中点（動作
点）が変動しないようにすることができる。
【００１７】これにより、本発明の差動増幅器を複数個
用いて構成された電圧制御発振器は、出力差動信号を図
９のような差動信号を非差動信号に変換する回路を介し
て非差動信号で動作するディジタル回路に入力させる場
合に前記電圧制御発振器の発振周波数を変化させてもデ
ューティ比を一定に保つことができる。
用いて構成された電圧制御発振器は、出力差動信号を図
９のような差動信号を非差動信号に変換する回路を介し
て非差動信号で動作するディジタル回路に入力させる場
合に前記電圧制御発振器の発振周波数を変化させてもデ
ューティ比を一定に保つことができる。
【００１８】
【発明の実施の形態】本発明の差動増幅器及び電圧制御
発振器の実施の形態を、図を用いて詳細に説明する。
発振器の実施の形態を、図を用いて詳細に説明する。
【００１９】図１は、本発明の第１の実施形態の差動増
幅器の回路図である。
幅器の回路図である。
【００２０】本発明の第１の実施形態の差動増幅器は、
それぞれのソース電極を接続した第１及び第２のＮＭＯ
Ｓトランジスタ１，２のソース電極が制御電圧入力端子
１２の電圧によって電流値を増減する定電流源３に共に
接続され、第１及び第２のＮＭＯＳトランジスタ１，２
のドレイン電極がゲート電極とドレイン電極を接続した
第１及び第２のＰＭＯＳトランジスタ４，５のドレイン
電極にそれぞれ接続され、ゲート電極とドレイン電極を
接続した第１及び第２のＰＭＯＳトランジスタ４，５の
ソース電極が正電源６に共に接続され、第１のＮＭＯＳ
トランジスタ１のゲート電極が正入力端子７に接続さ
れ、第２のＮＭＯＳトランジスタ２のゲート電極が負入
力端子８に接続され、第１のＮＭＯＳトランジスタ１の
ドレイン電極が負出力端子９に接続され、第２のＮＭＯ
Ｓトランジスタ２のドレイン電極が正出力端子１０に接
続されており、ゲート電極とドレイン電極を接続した第
１及び第２のＰＭＯＳトランジスタ４，５のウェル電位
がウェル電圧入力端子１３の電圧により定まるように構
成されている。
それぞれのソース電極を接続した第１及び第２のＮＭＯ
Ｓトランジスタ１，２のソース電極が制御電圧入力端子
１２の電圧によって電流値を増減する定電流源３に共に
接続され、第１及び第２のＮＭＯＳトランジスタ１，２
のドレイン電極がゲート電極とドレイン電極を接続した
第１及び第２のＰＭＯＳトランジスタ４，５のドレイン
電極にそれぞれ接続され、ゲート電極とドレイン電極を
接続した第１及び第２のＰＭＯＳトランジスタ４，５の
ソース電極が正電源６に共に接続され、第１のＮＭＯＳ
トランジスタ１のゲート電極が正入力端子７に接続さ
れ、第２のＮＭＯＳトランジスタ２のゲート電極が負入
力端子８に接続され、第１のＮＭＯＳトランジスタ１の
ドレイン電極が負出力端子９に接続され、第２のＮＭＯ
Ｓトランジスタ２のドレイン電極が正出力端子１０に接
続されており、ゲート電極とドレイン電極を接続した第
１及び第２のＰＭＯＳトランジスタ４，５のウェル電位
がウェル電圧入力端子１３の電圧により定まるように構
成されている。
【００２１】次に、前述の本発明の第１の実施形態の差
動増幅器の動作を説明する。
動増幅器の動作を説明する。
【００２２】図１の差動増幅器は、制御電圧入力端子１
２に入力される電圧によって定電流源３の電流値が決ま
り、正入力端子７の電位が負入力端子８の電位より高い
場合は、第１のＰＭＯＳトランジスタ４にその電流が流
れ、負出力端子９の電位は、｛（正電源６の電位）−
（第１のＰＭＯＳトランジスタ４の出力抵抗）×（定電
流源３の電流値）｝となるが、一方、第２のＰＭＯＳト
ランジスタ５には電流が流れず、正出力端子１０の電位
は、｛（正電源６の電位）−（第２のＰＭＯＳトランジ
スタ５のしきい値電圧の絶対値）｝となる。これとは逆
に正入力端子７の電位が負入力端子８の電位より低い場
合は、第２のＰＭＯＳトランジスタ５にその電流が流
れ、正出力端子１０の電位は、｛（正電源６の電位）−
（第２のＰＭＯＳトランジスタ５の出力抵抗）×（定電
流源３の電流値）｝となるが、一方、第１のＰＭＯＳト
ランジスタ４には電流が流れず、負出力端子９の電位
は、｛（正電源６の電位）−（第１のＰＭＯＳトランジ
スタ４のしきい値電圧の絶対値）｝となる。つまり差動
増幅器の出力信号の低出力レべルは、定電流源３の電流
値が大きい時は下がり、電流値が小さい時は上がる。こ
こで、定電流源３の電流値が小さい時には、第１及び第
２のＰＭＯＳトランジスタ４，５のウェル電圧を上げる
とＭＯＳトランジスタの基板バイアス効果によって第１
及び第２のＰＭＯＳトランジスタ４，５のしきい値電圧
の絶対値が大きくなって差動増幅器の高出力レべルが下
がり、ウェル電圧を下げると第１及び第２のＰＭＯＳト
ランジスタ４，５のしきい値電圧の絶対値が小さくなっ
て高出力レべルが高くなる。したがって、定電流源３の
電流値が小さい時には、差動増幅器の低出力レべルが上
がるとともに高出力レべルは下がり、定電流源３の電流
値が大きい時には、低出力レべルが下がるとともに高出
力レべルが上がる。つまり差動増幅器の出力信号の中点
（動作点）は変化しないことになる。
２に入力される電圧によって定電流源３の電流値が決ま
り、正入力端子７の電位が負入力端子８の電位より高い
場合は、第１のＰＭＯＳトランジスタ４にその電流が流
れ、負出力端子９の電位は、｛（正電源６の電位）−
（第１のＰＭＯＳトランジスタ４の出力抵抗）×（定電
流源３の電流値）｝となるが、一方、第２のＰＭＯＳト
ランジスタ５には電流が流れず、正出力端子１０の電位
は、｛（正電源６の電位）−（第２のＰＭＯＳトランジ
スタ５のしきい値電圧の絶対値）｝となる。これとは逆
に正入力端子７の電位が負入力端子８の電位より低い場
合は、第２のＰＭＯＳトランジスタ５にその電流が流
れ、正出力端子１０の電位は、｛（正電源６の電位）−
（第２のＰＭＯＳトランジスタ５の出力抵抗）×（定電
流源３の電流値）｝となるが、一方、第１のＰＭＯＳト
ランジスタ４には電流が流れず、負出力端子９の電位
は、｛（正電源６の電位）−（第１のＰＭＯＳトランジ
スタ４のしきい値電圧の絶対値）｝となる。つまり差動
増幅器の出力信号の低出力レべルは、定電流源３の電流
値が大きい時は下がり、電流値が小さい時は上がる。こ
こで、定電流源３の電流値が小さい時には、第１及び第
２のＰＭＯＳトランジスタ４，５のウェル電圧を上げる
とＭＯＳトランジスタの基板バイアス効果によって第１
及び第２のＰＭＯＳトランジスタ４，５のしきい値電圧
の絶対値が大きくなって差動増幅器の高出力レべルが下
がり、ウェル電圧を下げると第１及び第２のＰＭＯＳト
ランジスタ４，５のしきい値電圧の絶対値が小さくなっ
て高出力レべルが高くなる。したがって、定電流源３の
電流値が小さい時には、差動増幅器の低出力レべルが上
がるとともに高出力レべルは下がり、定電流源３の電流
値が大きい時には、低出力レべルが下がるとともに高出
力レべルが上がる。つまり差動増幅器の出力信号の中点
（動作点）は変化しないことになる。
【００２３】図２は、本発明の第２の実施形態の差動増
幅器の回路図である。
幅器の回路図である。
【００２４】本発明の第２の実施形態の差動増幅器は、
それぞれのソース電極を共通接続した第１及び第２のＮ
ＭＯＳトランジスタ２０１，２０２の共通接続点が制御
電圧入力端子２１２の電圧によって電流値を増減する定
電流源２０３に接続され、第１及び第２のＮＭＯＳトラ
ンジスタ２０１，２０２のドレイン電極がゲート電極と
ドレイン電極とを共通接続した第３及び第４のＮＭＯＳ
トランジスタ２０４，２０５のソース電極にそれぞれ接
続され、前記第３及び第４のＮＭＯＳトランジスタ２０
４，２０５の共通接続点が正電源２０６にそれぞれ接続
され、第１のＮＭＯＳトランジスタ２０１のゲート電極
が正入力端子２０７に接続され、第２のＮＭＯＳトラン
ジスタ２０２のゲート電極が負入力端子２０８に接続さ
れ、第１のＮＭＯＳトランジスタ２０１のドレイン電極
が負出力端子２０９に接続され、第２のＮＭＯＳトラン
ジスタ２０２のドレイン電極が正出力端子２１０に接続
されており、前記第３及び第４のＮＭＯＳトランジスタ
２０４，２０５のウェル電位がウェル電圧入力端子２１
３の電圧により定まるように構成されている。
それぞれのソース電極を共通接続した第１及び第２のＮ
ＭＯＳトランジスタ２０１，２０２の共通接続点が制御
電圧入力端子２１２の電圧によって電流値を増減する定
電流源２０３に接続され、第１及び第２のＮＭＯＳトラ
ンジスタ２０１，２０２のドレイン電極がゲート電極と
ドレイン電極とを共通接続した第３及び第４のＮＭＯＳ
トランジスタ２０４，２０５のソース電極にそれぞれ接
続され、前記第３及び第４のＮＭＯＳトランジスタ２０
４，２０５の共通接続点が正電源２０６にそれぞれ接続
され、第１のＮＭＯＳトランジスタ２０１のゲート電極
が正入力端子２０７に接続され、第２のＮＭＯＳトラン
ジスタ２０２のゲート電極が負入力端子２０８に接続さ
れ、第１のＮＭＯＳトランジスタ２０１のドレイン電極
が負出力端子２０９に接続され、第２のＮＭＯＳトラン
ジスタ２０２のドレイン電極が正出力端子２１０に接続
されており、前記第３及び第４のＮＭＯＳトランジスタ
２０４，２０５のウェル電位がウェル電圧入力端子２１
３の電圧により定まるように構成されている。
【００２５】この差動増幅器の動作も、次に説明すると
おり第１の実施形態の差動増幅器と全く同様である。
おり第１の実施形態の差動増幅器と全く同様である。
【００２６】図２の差動増幅器は、制御電圧入力端子２
１２に入力される電圧によって定電流源２０３の電流値
が決まり、正入力端子２０７の電位が負入力端子２０８
の電位より高い場合は、第３のＮＭＯＳトランジスタ２
０４にその電流が流れ、負出力端子２０９の電位は、
｛（正電源２０６の電位）−（第３のＮＭＯＳトランジ
スタ２０４の出力抵抗）×（定電流源２０３の電流
値）｝となるが、一方、第４のＮＭＯＳトランジスタ２
０５には電流が流れず、正出力端子２１０の電位は、
｛（正電源２０６の電位）−（第４のＮＭＯＳトランジ
スタ２０５のしきい値電圧の絶対値）｝となる。これと
は逆に正入力端子２０７の電位が負入力端子２０８の電
位より低い場合は、第４のＮＭＯＳトランジスタ２０５
にその電流が流れ、正出力端子２１０の電位は、｛（正
電源２０６の電位）−（第４のＮＭＯＳトランジスタ２
０５の出力抵抗）×（定電流源２０３の電流値）｝とな
るが、一方、第３のＮＭＯＳトランジスタ２０４には電
流が流れず、負出力端子２０９の電位は、｛（正電源２
０６の電位）−（第３のＮＭＯＳトランジスタ２０４の
しきい値電圧の絶対値）｝となる。つまり差動増幅器の
出力信号の低出力レべルは、定電流源２０３の電流値が
大きい時は下がり、電流値が小さい時は上がる。ここ
で、定電流源２０３の電流値が小さい時には、第３及び
第４のＮＭＯＳトランジスタ２０４，２０５のウェル電
圧を下げるとＭＯＳトランジスタの基板バイアス効果に
よって第３及び第４のＮＭＯＳトランジスタ２０４，２
０５のしきい値電圧の絶対値が大きくなって差動増幅器
の高出力レべルが下がり、ウェル電圧を上げると第３及
び第４のＮＭＯＳトランジスタ２０４，２０５のしきい
値電圧の絶対値が小さくなって高出力レべルが高くな
る。したがって、定電流源２０３の電流値が小さい時に
は、差動増幅器の低出力レべルが上がるとともに高出力
レべルは下がり、定電流源２０３の電流値が大きい時に
は、低出力レべルが下がるとともに高出力レべルが上が
る。つまり差動増幅器の出力信号の中点（動作点）はや
はり変化しないことになる。
１２に入力される電圧によって定電流源２０３の電流値
が決まり、正入力端子２０７の電位が負入力端子２０８
の電位より高い場合は、第３のＮＭＯＳトランジスタ２
０４にその電流が流れ、負出力端子２０９の電位は、
｛（正電源２０６の電位）−（第３のＮＭＯＳトランジ
スタ２０４の出力抵抗）×（定電流源２０３の電流
値）｝となるが、一方、第４のＮＭＯＳトランジスタ２
０５には電流が流れず、正出力端子２１０の電位は、
｛（正電源２０６の電位）−（第４のＮＭＯＳトランジ
スタ２０５のしきい値電圧の絶対値）｝となる。これと
は逆に正入力端子２０７の電位が負入力端子２０８の電
位より低い場合は、第４のＮＭＯＳトランジスタ２０５
にその電流が流れ、正出力端子２１０の電位は、｛（正
電源２０６の電位）−（第４のＮＭＯＳトランジスタ２
０５の出力抵抗）×（定電流源２０３の電流値）｝とな
るが、一方、第３のＮＭＯＳトランジスタ２０４には電
流が流れず、負出力端子２０９の電位は、｛（正電源２
０６の電位）−（第３のＮＭＯＳトランジスタ２０４の
しきい値電圧の絶対値）｝となる。つまり差動増幅器の
出力信号の低出力レべルは、定電流源２０３の電流値が
大きい時は下がり、電流値が小さい時は上がる。ここ
で、定電流源２０３の電流値が小さい時には、第３及び
第４のＮＭＯＳトランジスタ２０４，２０５のウェル電
圧を下げるとＭＯＳトランジスタの基板バイアス効果に
よって第３及び第４のＮＭＯＳトランジスタ２０４，２
０５のしきい値電圧の絶対値が大きくなって差動増幅器
の高出力レべルが下がり、ウェル電圧を上げると第３及
び第４のＮＭＯＳトランジスタ２０４，２０５のしきい
値電圧の絶対値が小さくなって高出力レべルが高くな
る。したがって、定電流源２０３の電流値が小さい時に
は、差動増幅器の低出力レべルが上がるとともに高出力
レべルは下がり、定電流源２０３の電流値が大きい時に
は、低出力レべルが下がるとともに高出力レべルが上が
る。つまり差動増幅器の出力信号の中点（動作点）はや
はり変化しないことになる。
【００２７】次に、上述の実施形態の差動増幅器の出力
動作を表す模式的な出力信号波形を図５に示す。図５の
波形Ａ，Ｂは、それぞれ定電流源３（又は２０３）の電
流値が小さい場合の差動増幅器の正出力端子１０（又は
２１０）と負出力端子９（又は２０９）の出力信号波形
を示し、図５の波形Ｃ，Ｄは、それぞれ定電流源３（又
は２０３）の電流値が大きい場合の差動増幅器の正出力
端子１０（又は２１０）と負出力端子（又は２０９）９
の出力信号波形を示す。定電流源３（又は２０３）の電
流値が大きい場合は、図５の波形Ｃ，Ｄのように高出力
レベルは高く低出力レべルが低く、流れる電流が大きい
ため寄生容量への充電時間も短く伝搬遅延時間は小さく
なる。一方、定電流源３（又は２０３）の電流値が小さ
い場合は、図５の波形Ａ，Ｂのように定電流源３（又は
２０３）の電流値が大きい場合に比べて高出力レベルは
低く低出力レべルが高くなり、流れる電流が小さいため
寄生容量への充電に時間がかかり伝搬遅延時間は大きく
なる。
動作を表す模式的な出力信号波形を図５に示す。図５の
波形Ａ，Ｂは、それぞれ定電流源３（又は２０３）の電
流値が小さい場合の差動増幅器の正出力端子１０（又は
２１０）と負出力端子９（又は２０９）の出力信号波形
を示し、図５の波形Ｃ，Ｄは、それぞれ定電流源３（又
は２０３）の電流値が大きい場合の差動増幅器の正出力
端子１０（又は２１０）と負出力端子（又は２０９）９
の出力信号波形を示す。定電流源３（又は２０３）の電
流値が大きい場合は、図５の波形Ｃ，Ｄのように高出力
レベルは高く低出力レべルが低く、流れる電流が大きい
ため寄生容量への充電時間も短く伝搬遅延時間は小さく
なる。一方、定電流源３（又は２０３）の電流値が小さ
い場合は、図５の波形Ａ，Ｂのように定電流源３（又は
２０３）の電流値が大きい場合に比べて高出力レベルは
低く低出力レべルが高くなり、流れる電流が小さいため
寄生容量への充電に時間がかかり伝搬遅延時間は大きく
なる。
【００２８】本発明の電圧制御発振器は、この差動増幅
器を複数個用いて構成される。
器を複数個用いて構成される。
【００２９】図３は、本発明の第３の実施形態の電圧制
御発振器のブロック図をその発振制御部と共に示したも
のである。
御発振器のブロック図をその発振制御部と共に示したも
のである。
【００３０】本発明の第３の実施形態の電圧制御発振器
は、前記３個の第１の実施形態の差動増幅器を用いて構
成されており、第１の差動増幅器３０１の正入力端子
（ＩＰ）と負入力端子（ＩＮ）とがそれぞれ第３の差動
増幅器３０３の負出力端子（ＯＮ）と正出力端子（Ｏ
Ｐ）とに接続され、第２の差動増幅器３０２の正入力端
子（ＩＰ）と負入力端子（ＩＮ）とがそれぞれ第１の差
動増幅器３０１の負出力端子（ＯＮ）と正出力端子（Ｏ
Ｐ）とに接続され、第３の差動増幅器３０３の正入力端
子（ＩＰ）と負入力端子（ＩＮ）とがそれぞれ第２の差
動増幅器３０２の負出力端子（ＯＮ）と正出力端子（Ｏ
Ｐ）とに接続され、制御電圧入力端子４１４が第１，第
２，第３の差動増幅器３０１，３０２，３０３各々の制
御電圧入力端子（ＩＣ）に接続され、ウェル電圧入力端
子４１５が第１，第２，第３の差動増幅器３０１，３０
２，３０３各々のウェル電圧入力端子（ＩＢ）に接続さ
れ、第３の差動増幅器３０３の正出力端子（ＯＰ）と負
出力端子（ＯＮ）がそれぞれ電圧制御発振器３００の正
出力端子３０４と負出力端子３０５に接続されていて、
第１の入力端子３１２の電圧によって定まる第１，第
２，第３の差動増幅器３０１，３０２，３０３各々の定
電流源の電流値に応じて第２の入力端子３１３の電圧が
変えられる様になっている。
は、前記３個の第１の実施形態の差動増幅器を用いて構
成されており、第１の差動増幅器３０１の正入力端子
（ＩＰ）と負入力端子（ＩＮ）とがそれぞれ第３の差動
増幅器３０３の負出力端子（ＯＮ）と正出力端子（Ｏ
Ｐ）とに接続され、第２の差動増幅器３０２の正入力端
子（ＩＰ）と負入力端子（ＩＮ）とがそれぞれ第１の差
動増幅器３０１の負出力端子（ＯＮ）と正出力端子（Ｏ
Ｐ）とに接続され、第３の差動増幅器３０３の正入力端
子（ＩＰ）と負入力端子（ＩＮ）とがそれぞれ第２の差
動増幅器３０２の負出力端子（ＯＮ）と正出力端子（Ｏ
Ｐ）とに接続され、制御電圧入力端子４１４が第１，第
２，第３の差動増幅器３０１，３０２，３０３各々の制
御電圧入力端子（ＩＣ）に接続され、ウェル電圧入力端
子４１５が第１，第２，第３の差動増幅器３０１，３０
２，３０３各々のウェル電圧入力端子（ＩＢ）に接続さ
れ、第３の差動増幅器３０３の正出力端子（ＯＰ）と負
出力端子（ＯＮ）がそれぞれ電圧制御発振器３００の正
出力端子３０４と負出力端子３０５に接続されていて、
第１の入力端子３１２の電圧によって定まる第１，第
２，第３の差動増幅器３０１，３０２，３０３各々の定
電流源の電流値に応じて第２の入力端子３１３の電圧が
変えられる様になっている。
【００３１】更に、第１の入力端子３１２と第２の入力
端子３１３とは、発振制御電圧入力端子３１１の電圧に
応じて、ウェル電圧を発生するウェル電圧発生部３１５
と差動増幅器の定電流源の電流値を制御する制御電圧を
発生する制御電圧発生部３１４とからなる発振制御部３
１０のウェル電圧出力端子（ＷＶ）と定電流源制御電圧
出力端子（ＣＶ）にそれぞれ接続されている。
端子３１３とは、発振制御電圧入力端子３１１の電圧に
応じて、ウェル電圧を発生するウェル電圧発生部３１５
と差動増幅器の定電流源の電流値を制御する制御電圧を
発生する制御電圧発生部３１４とからなる発振制御部３
１０のウェル電圧出力端子（ＷＶ）と定電流源制御電圧
出力端子（ＣＶ）にそれぞれ接続されている。
【００３２】次いで、本発明の第３の実施形態の電圧制
御発振器の動作を説明する。
御発振器の動作を説明する。
【００３３】この電圧制御発振器を構成している差動増
幅器は、前述の通り、定電流源３の電流値が大きい場合
は、図５の波形Ｃ，Ｄのように高出力レベルは高く低出
力レべルが低く、流れる電流が大きいため寄生容量への
充電時間も短く伝搬遅延時間は小さくなり、この差動増
幅器を用いた電圧制御発振器の出力する発振周波数は大
きくなる。一方、定電流源３の電流値が小さい場合は、
図５の波形Ａ，Ｂのように定電流源３の電流値が大きい
場合に比べて高出力レベルは低く低出力レべルが高く、
流れる電流が小さいため寄生容量への充電に時間がかか
り伝搬遅延時間は大きくなり、この差動増幅器を用いた
電圧制御発振器の出力する発振周波数は小さくなる。し
かも、この差動増幅器は、図５に示されるようにその定
電流源の電流値が変化しても出力信号の中点は変化しな
いから、図３に示されている通り、差動増幅器の出力を
その出力としている本発明の第３の実施形態の電圧制御
発振器の出力信号の中点も変化しない。
幅器は、前述の通り、定電流源３の電流値が大きい場合
は、図５の波形Ｃ，Ｄのように高出力レベルは高く低出
力レべルが低く、流れる電流が大きいため寄生容量への
充電時間も短く伝搬遅延時間は小さくなり、この差動増
幅器を用いた電圧制御発振器の出力する発振周波数は大
きくなる。一方、定電流源３の電流値が小さい場合は、
図５の波形Ａ，Ｂのように定電流源３の電流値が大きい
場合に比べて高出力レベルは低く低出力レべルが高く、
流れる電流が小さいため寄生容量への充電に時間がかか
り伝搬遅延時間は大きくなり、この差動増幅器を用いた
電圧制御発振器の出力する発振周波数は小さくなる。し
かも、この差動増幅器は、図５に示されるようにその定
電流源の電流値が変化しても出力信号の中点は変化しな
いから、図３に示されている通り、差動増幅器の出力を
その出力としている本発明の第３の実施形態の電圧制御
発振器の出力信号の中点も変化しない。
【００３４】したがって、この電圧制御発振器の差動出
力信号を非差動信号を用いたデジタル回路に入力する場
合、前述の図９のような差動信号を非差動信号に変換す
る回路を介して入力しても、本発明の電圧制御発振器の
差動出力信号すなわち差動信号を非差動信号に変換する
回路への入力信号の中点（動作点）は、上述の通り変動
しないのでデューティが変動することはない。
力信号を非差動信号を用いたデジタル回路に入力する場
合、前述の図９のような差動信号を非差動信号に変換す
る回路を介して入力しても、本発明の電圧制御発振器の
差動出力信号すなわち差動信号を非差動信号に変換する
回路への入力信号の中点（動作点）は、上述の通り変動
しないのでデューティが変動することはない。
【００３５】図４は、上述の発振制御部３１０の簡単な
具体例を示す回路図である。第１のＮＭＯＳトランジス
タ３２１及び第１のＰＭＯＳトランジスタ３２２及び正
電源３２３及び負電源３２４から成る回路はウェル電圧
発生部３１５を構成し、発振制御電圧入力端子３１１の
電圧が低い時に第２の入力端子３１３に高い電圧を与
え、発振制御電圧入力端子３１１の電圧が高い時に第２
の入力端子３１３に低い電圧を与えることができる。ま
た、差動増幅器の定電流源の電流値を制御する制御電圧
は、制御電圧発生部３１４の定電流源制御電圧出力端子
（ＣＶ）を経由して発振制御電圧入力端子３１１の電圧
がそのまま第１の入力端子３１２へ供給されている。こ
の回路例は、第２の入力端子３１３に供給できる電圧の
範囲が、電圧制御発振器を構成する差動増幅器に含まれ
る負荷素子がＰＭＯＳトランジスタの場合は｛（正電源
源電圧−差動増幅器の負荷となっているＰＭＯＳトラン
ジスタのしきい値電圧の絶対値）〜正電源電圧の範囲｝
であり、電圧制御発振器を構成する差動増幅器に含まれ
る負荷素子がＮＭＯＳトランジスタの場合は｛負電源電
圧〜（負電源電圧＋差動増幅器の負荷となっているＮＭ
ＯＳトランジスタのしきい値電圧の絶対値）の範囲｝で
あって、いずれの場合も極めて限られており、電圧制御
発振器の発振周波数の可変範囲も狭いが、少ない素子で
簡単に構成できるという利点がある。
具体例を示す回路図である。第１のＮＭＯＳトランジス
タ３２１及び第１のＰＭＯＳトランジスタ３２２及び正
電源３２３及び負電源３２４から成る回路はウェル電圧
発生部３１５を構成し、発振制御電圧入力端子３１１の
電圧が低い時に第２の入力端子３１３に高い電圧を与
え、発振制御電圧入力端子３１１の電圧が高い時に第２
の入力端子３１３に低い電圧を与えることができる。ま
た、差動増幅器の定電流源の電流値を制御する制御電圧
は、制御電圧発生部３１４の定電流源制御電圧出力端子
（ＣＶ）を経由して発振制御電圧入力端子３１１の電圧
がそのまま第１の入力端子３１２へ供給されている。こ
の回路例は、第２の入力端子３１３に供給できる電圧の
範囲が、電圧制御発振器を構成する差動増幅器に含まれ
る負荷素子がＰＭＯＳトランジスタの場合は｛（正電源
源電圧−差動増幅器の負荷となっているＰＭＯＳトラン
ジスタのしきい値電圧の絶対値）〜正電源電圧の範囲｝
であり、電圧制御発振器を構成する差動増幅器に含まれ
る負荷素子がＮＭＯＳトランジスタの場合は｛負電源電
圧〜（負電源電圧＋差動増幅器の負荷となっているＮＭ
ＯＳトランジスタのしきい値電圧の絶対値）の範囲｝で
あって、いずれの場合も極めて限られており、電圧制御
発振器の発振周波数の可変範囲も狭いが、少ない素子で
簡単に構成できるという利点がある。
【００３６】より広い発振周波数に対応できるようにす
るためには、発振制御部３１０を構成しているウェル電
圧発生部３１５に、電圧制御発振器を構成する差動増幅
器がＰＭＯＳトランジスタを負荷素子として構成されて
いる場合は、発振制御部３１０のウェル電圧発生部３１
５にメモリ回路で周知の昇圧回路技術を適用すれば良
く、負荷素子がＮＭＯＳトランジスタの場合は、ＤＲＡ
Ｍ回路で周知の基板電圧発生回路技術を適用すればよ
い。
るためには、発振制御部３１０を構成しているウェル電
圧発生部３１５に、電圧制御発振器を構成する差動増幅
器がＰＭＯＳトランジスタを負荷素子として構成されて
いる場合は、発振制御部３１０のウェル電圧発生部３１
５にメモリ回路で周知の昇圧回路技術を適用すれば良
く、負荷素子がＮＭＯＳトランジスタの場合は、ＤＲＡ
Ｍ回路で周知の基板電圧発生回路技術を適用すればよ
い。
【００３７】また、制御電圧発生部３１４をどのように
構成するかは、ウェル電圧発生部３１５に適用される回
路技術や差動増幅器を構成する素子の特性、定電流源の
制御電圧依存性等を考慮して決めればよい設計事項であ
る。
構成するかは、ウェル電圧発生部３１５に適用される回
路技術や差動増幅器を構成する素子の特性、定電流源の
制御電圧依存性等を考慮して決めればよい設計事項であ
る。
【００３８】
【発明の効果】本発明の差動増幅器は、その定電流源の
電流値が小さくなるとき、つまり差動増幅器の低出力レ
べルが上がる時には、第１及び第２のＰＭＯＳトランジ
スタ（又は、第３及び第４のＮＭＯＳトランジスタ）の
ウェル電位を上げて（又は下げて）、第１及び第２のＰ
ＭＯＳトランジスタ（又は、第３及び第４のＮＭＯＳト
ランジスタ）のしきい値電圧の絶対値を大きくすること
により差動増幅器の高出力レべルを下げることができ、
一方、差動増幅器の定電流源の電流値が大きくなると
き、つまり差動増幅器の低出力レべルが下がる時には、
第１及び第２のＰＭＯＳトランジスタ（又は、第３及び
第４のＮＭＯＳトランジスタ）のウェル電位を下げて
（又は、上げて）、第１及び第２のＰＭＯＳトランジス
タ（又は、第３及び第４のＮＭＯＳトランジスタ）のし
きい値電圧の絶対値を小さくすることにより差動増幅器
の高出力レべルを上げることができるので、差動増幅器
の出力信号レべルの中点（動作点）が変動しないように
することができるという効果が得られる。
電流値が小さくなるとき、つまり差動増幅器の低出力レ
べルが上がる時には、第１及び第２のＰＭＯＳトランジ
スタ（又は、第３及び第４のＮＭＯＳトランジスタ）の
ウェル電位を上げて（又は下げて）、第１及び第２のＰ
ＭＯＳトランジスタ（又は、第３及び第４のＮＭＯＳト
ランジスタ）のしきい値電圧の絶対値を大きくすること
により差動増幅器の高出力レべルを下げることができ、
一方、差動増幅器の定電流源の電流値が大きくなると
き、つまり差動増幅器の低出力レべルが下がる時には、
第１及び第２のＰＭＯＳトランジスタ（又は、第３及び
第４のＮＭＯＳトランジスタ）のウェル電位を下げて
（又は、上げて）、第１及び第２のＰＭＯＳトランジス
タ（又は、第３及び第４のＮＭＯＳトランジスタ）のし
きい値電圧の絶対値を小さくすることにより差動増幅器
の高出力レべルを上げることができるので、差動増幅器
の出力信号レべルの中点（動作点）が変動しないように
することができるという効果が得られる。
【００３９】また、この差動増幅器を複数個用いて構成
した電圧制御発振器では、図９に示すような差動信号を
非差動信号に変換する回路を介してその差動出力信号を
非差動信号を用いたディジタル回路に入力する場合に、
電圧制御発振器の発振周波数が変化しても、ディジタル
回路への入力信号のデューテイ比を一定に保つことが出
来るという効果が得られる。
した電圧制御発振器では、図９に示すような差動信号を
非差動信号に変換する回路を介してその差動出力信号を
非差動信号を用いたディジタル回路に入力する場合に、
電圧制御発振器の発振周波数が変化しても、ディジタル
回路への入力信号のデューテイ比を一定に保つことが出
来るという効果が得られる。
【図１】本発明の第１の実施形態の差動増幅器の回路図
である。
である。
【図２】本発明の第２の実施形態の差動増幅器の回路図
である。
である。
【図３】本発明の第３の実施形態の電圧制御発振器を発
振制御部と共に示すブロック図である。
振制御部と共に示すブロック図である。
【図４】図３の発振制御部の簡単な具体例を示す回路図
である。
である。
【図５】本発明の差動増幅器の出力信号波形を模式的に
示す図である。
示す図である。
【図６】従来の差動増幅器の回路図である。
【図７】従来の差動増幅器を用いた電圧制御発振器のブ
ロツク図である。
ロツク図である。
【図８】従来の差動増幅器の出力信号波形を模式的に示
す図である。
す図である。
【図９】差動信号を非差動信号に変換する回路を示す回
路図である。
路図である。
１，２０１，３２１，６０１，９０６ 第１のＮＭＯ
Ｓトランジスタ ２，２０２，６０２，９０７ 第２のＮＭＯＳトラン
ジスタ ３，２０３，６０３ 定電流源 ４，３２２，６０４，９０３ 第１のＰＭＯＳトラン
ジスタ ５，６０５，９０４ 第２のＰＭＯＳトランジスタ ６，２０６，３２３，６０６，９０５ 正電源 ７，２０７，６０７，９０１ 正入力端子 ８，２０８，６０８，９０２ 負入力端子 ９，２０９，３０５，６０９，７０６ 負出力端子 １０，２１０，３０４，６１０，７０５ 正出力端子 １１，２１１，３２４，６１１，９０８ 負電源 １２，２１２，６１２ 制御電圧入力端子 １３，２１３ ウェル電圧入力端子 ２０４ 第３のＮＭＯＳトランジスタ ２０５ 第４のＮＭＯＳトランジスタ ３００，７００ 電圧制御発振器 ３０１，７０１ 第１の差動増幅器 ３０２，７０２ 第２の差動増幅器 ３０３，７０３ 第３の差動増幅器 ３１０ 発振制御部 ３１１ 発振制御電圧入力端子 ３１２，７０４ 第１の入力端子 ３１３ 第２の入力端子 ３１４ 制御電圧発生部 ３１５ ウェル電圧発生部 ９０９ 出力端子
Ｓトランジスタ ２，２０２，６０２，９０７ 第２のＮＭＯＳトラン
ジスタ ３，２０３，６０３ 定電流源 ４，３２２，６０４，９０３ 第１のＰＭＯＳトラン
ジスタ ５，６０５，９０４ 第２のＰＭＯＳトランジスタ ６，２０６，３２３，６０６，９０５ 正電源 ７，２０７，６０７，９０１ 正入力端子 ８，２０８，６０８，９０２ 負入力端子 ９，２０９，３０５，６０９，７０６ 負出力端子 １０，２１０，３０４，６１０，７０５ 正出力端子 １１，２１１，３２４，６１１，９０８ 負電源 １２，２１２，６１２ 制御電圧入力端子 １３，２１３ ウェル電圧入力端子 ２０４ 第３のＮＭＯＳトランジスタ ２０５ 第４のＮＭＯＳトランジスタ ３００，７００ 電圧制御発振器 ３０１，７０１ 第１の差動増幅器 ３０２，７０２ 第２の差動増幅器 ３０３，７０３ 第３の差動増幅器 ３１０ 発振制御部 ３１１ 発振制御電圧入力端子 ３１２，７０４ 第１の入力端子 ３１３ 第２の入力端子 ３１４ 制御電圧発生部 ３１５ ウェル電圧発生部 ９０９ 出力端子
Claims (5)
- 【請求項１】 それぞれのソース電極が共通接続された
第１及び第２のＮＭＯＳトランジスタの共通接続点を制
御電圧入力端子の電圧によって電流値が増減する定電流
源に接続し、これら第１及び第２のＮＭＯＳトランジス
タのドレイン電極をゲート電極とドレイン電極とが共通
接続された第１及び第２のＰＭＯＳトランジスタの共通
接続点にそれぞれ接続し、前記第１及び第２のＰＭＯＳ
トランジスタのソース電極を正電源にそれぞれ接続し、
前記第１及び第２のＰＭＯＳトランジスタのウェル電極
をウェル電圧入力端子にそれぞれ接続し、前記第１のＮ
ＭＯＳトランジスタのゲート電極を正入力端子に接続
し、前記第２のＮＭＯＳトランジスタのゲート電極を負
入力端子に接続し、前記第１のＮＭＯＳトランジスタの
ドレイン電極を負出力端子に接続し、前記第２のＮＭＯ
Ｓトランジスタのドレイン電極を正出力端子に接続し
て、前記定電流源の電流値に応じて前記ウェル電圧入力
端子の電圧を変化できるようにしたことを特徴とする差
動増幅器。 - 【請求項２】 それぞれのソース電極が共通接続された
第１及び第２のＮＭＯＳトランジスタの共通接続点を制
御電圧入力端子の電圧によって電流値が増減する定電流
源に接続し、これら第１及び第２のＮＭＯＳトランジス
タのドレイン電極をゲート電極とドレイン電極とが共通
接続された第３及び第４のＮＭＯＳトランジスタのソー
ス電極にそれぞれ接続し、前記第３及び第４のＮＭＯＳ
トランジスタの共通接続点を正電源にそれぞれ接続し、
前記第３及び第４のＮＭＯＳトランジスタのウェル電極
をウェル電圧入力端子にそれぞれ接続し、前記第１のＮ
ＭＯＳトランジスタのゲート電極を正入力端子に接続
し、前記第２のＮＭＯＳトランジスタのゲート電極を負
入力端子に接続し、前記第１のＮＭＯＳトランジスタの
ドレイン電極を負出力端子に接続し、前記第２のＮＭＯ
Ｓトランジスタのドレイン電極を正出力端子に接続し
て、前記定電流源の電流値に応じて前記ウェル電圧入力
端子の電圧を変化できるようにしたことを特徴とする差
動増幅器。 - 【請求項３】 請求項１又は請求項２記載の差動増幅器
の一方を複数個用いて、この差動増幅器の正入力端子が
前段の負出力端子に接続され、負入力端子が前段の正出
力端子に接続されるように直列に接続し最終段の正出力
端子を第１段目の負入力端子に接続し、最終段の負出力
端子を第１段目の正入力端子に接続し、更に最終段の差
動増幅器の正出力端子及び負出力端子を各出力端子と
し、各差動増幅器の制御電圧入力端子を全て第１の入力
端子に接続し、各差動増幅器のウェル電圧入力端子を全
て第２の入力端子に接続して、前記各差動増幅器の定電
流源の電流値に応じて前記第２の入力端子の電圧を変化
できるようにしたことを特徴とする電圧制御発振器。 - 【請求項４】 請求項１又は請求項２記載の差動増幅器
の一方を複数個用いて、この差動増幅器の正入力端子が
前段の負出力端子に接続され、負入力端子が前段の正出
力端子に接続されるように直列に接続し最終段の正出力
端子を第１段目の負入力端子に接続し、最終段の負出力
端子を第１段目の正入力端子に接続し、更に最終段の差
動増幅器の正出力端子及び負出力端子を各出力端子と
し、前記各差動増幅器の制御電圧入力端子を全て第１の
入力端子に接続し、前記各差動増幅器のウェル電圧入力
端子を全て第２の入力端子に接続し、前記第１及び第２
の入力端子が、発振制御電圧入力端子の入力電圧に応じ
て前記差動増幅器の定電流源の電流値を制御する制御電
圧及びウェル電圧をそれぞれ発生する制御電圧発生部及
びウェル電圧発生部からなる発振制御部の定電流源制御
電圧出力端子及びウェル電圧出力端子にそれぞれ接続さ
れている電圧制御発振器。 - 【請求項５】 発振制御部が、ソース電極が正電源に接
続されゲート電極が負電源に接続された第１のＰＭＯＳ
トランジスタとソース電極が負電源に接続されドレイン
電極が前記第１のＰＭＯＳトランジスタのドレイン電極
と共通接続された第１のＮＭＯＳトランジスタとからな
り、発振制御電圧入力端子と定電流源制御電圧出力端子
とが共に前記第１のＮＭＯＳトランジスタのゲート電極
に接続され、ウェル電圧出力端子が前記共通接続点に接
続される請求項４記載の電圧制御発振器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9238628A JP3055501B2 (ja) | 1997-09-03 | 1997-09-03 | 差動増幅器及び差動増幅器を用いた電圧制御発振器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9238628A JP3055501B2 (ja) | 1997-09-03 | 1997-09-03 | 差動増幅器及び差動増幅器を用いた電圧制御発振器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1188078A JPH1188078A (ja) | 1999-03-30 |
| JP3055501B2 true JP3055501B2 (ja) | 2000-06-26 |
Family
ID=17032980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9238628A Expired - Lifetime JP3055501B2 (ja) | 1997-09-03 | 1997-09-03 | 差動増幅器及び差動増幅器を用いた電圧制御発振器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3055501B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7262662B2 (en) | 2004-04-19 | 2007-08-28 | Asahi Kasei Microsystems Co., Ltd. | Operational amplifier |
-
1997
- 1997-09-03 JP JP9238628A patent/JP3055501B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1188078A (ja) | 1999-03-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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