JP2006340096A - 電圧電流変換回路 - Google Patents

Abstract

【課題】
消費電流が削減され、レイアウト面積が減少する電圧電流変換回路を提供する。
【解決手段】
ゲートを入力端に接続し、ソースを抵抗Ｒ１を介して電源ＶＤＤに接続するＰｃｈＭＯＳトランジスタＭＰ０と、ゲートを入力端に接続し、ソースを抵抗Ｒ２を介して接地するＮｃｈＭＯＳトランジスタＭＮ０と、ＰｃｈＭＯＳトランジスタＭＰ０およびＮｃｈＭＯＳトランジスタＭＮ０のドレインを共通とするノードＮ０に接続する電流源と、を備える。また、ノードＮ０に、電流ミラー回路（ＭＮ１、ＭＮ７）をさらに接続し、電流ミラー回路から出力される電流をバイアス電流とする差動増幅器（ＭＮ８、ＭＮ９）を備える。このような電圧電流変換回路は、入力端に与えられる電圧によって差動増幅器におけるバイアス電流が変化して差動増幅器の遅延時間が変化するので、差動増幅器を多段にリング状に接続することで電圧制御発振器を構成することが可能である。
【選択図】
図１

Description

本発明は、電圧電流変換回路に関し、特に、可変遅延回路の制御回路や、ＰＬＬ（Phase Locked Loop）の電圧制御発振器（ＶＣＯ、Voltage Controlled Oscillator）に好適な電圧電流変換回路に関する。

近年、ネットワークの多様化に伴い、ＡＴＭ（Asynchronous Transfer Mode）が多用され、ＡＴＭの高速化が進展している。このようなＡＴＭでは、高速で感度の高いＰＬＬが必要とされ、これに見合うような電圧電流変換回路が、特許文献１および非特許文献１に開示されている。図７に非特許文献１に記載されている電圧電流変換回路の回路図を示す。電圧電流変換回路は、バイアス生成部１００と、遅延セル部（Ｄｅｌａｙ Ｃｅｌｌ）１０１とから構成され、バイアス生成部１００は、入力端子ＩＮに与えられる電圧に応じたバイアス電圧を遅延セル部１０１に与える。遅延セル部１０１は、入力端子Ｉ＋、Ｉ−に入力される信号に対し、バイアス電圧に対応する遅延時間を与えて出力端子Ｏ＋、Ｏ−から出力する。このような電圧電流変換回路は、高速なＰＬＬにおけるＶＣＯにおいて用いられている。

次に、バイアス生成部１００の詳細について説明する。外部から電圧が与えられる入力端子ＩＮは、ＰＭＯＳトランジスタＭＰ１００のゲートおよびＮＭＯＳトランジスタＭＮ１００のゲートに接続される。ＰＭＯＳトランジスタＭＰ１００のソースは、抵抗Ｒ１０１を介して電源ＶＤＤへ接続され、ＮＭＯＳトランジスタＭＮ１００のソースは、抵抗Ｒ１０２を介してＧＮＤへ接続される。ＰＭＯＳトランジスタＭＰ１００のドレインは、ＮＭＯＳトランジスタＭＮ１０１のドレインおよびゲートに接続され、かつ、ＮＭＯＳトランジスタＭＮ１０２のゲートに接続される。ＮＭＯＳトランジスタＭＮ１０２のソースは、ＧＮＤに接続され、ＮＭＯＳトランジスタＭＮ１０２のドレインは、ＮＭＯＳトランジスタＭＮ１０３のゲートおよびドレインに接続され、ＮＭＯＳトランジスタＭＮ１０４のゲートに接続される。この接続されたノードをＮ１０１とすると、ノードＮ１０１は、電流源Ｉｓｏｕｃｅにも接続される。

また、ＮＭＯＳトランジスタＭＮ１０４のソースは、ＧＮＤへ接続され、ＮＭＯＳトランジスタＭＮ１０４のドレインは、ＮＭＯＳトランジスタＭＮ１００のドレインと接続され、かつ、ＰＭＯＳトランジスタＭＰ１０１のゲートおよびドレインに接続され、さらにＰＭＯＳトランジスタＭＰ１０２のゲートに接続される。この接続されたノードをＮ１０２とする。ＰＭＯＳトランジスタＭＰ１０１のソースおよびＰＭＯＳトランジスタＭＰ１０２のソースは、ＶＤＤへ接続される。ＰＭＯＳトランジスタＭＰ１０２のドレインは、ＮＭＯＳトランジスタＭＮ１０５のゲートおよびドレインに接続され、その接続されたノードをＮ１０３とする。ノードＮ１０３は、遅延セル部内のカレントソースを担うトランジスタＭＮ１０７のゲートに接続される。ＮＭＯＳトランジスタＭＮ１０５のソースは、ＧＮＤへ接続される。

次に、バイアス生成部１００の動作について説明する。入力端子ＩＮの電圧が０のとき、ＰＭＯＳトランジスタＭＰ１００がオンし、ＮＭＯＳトランジスタＭＮ１００がオフする。ＰＭＯＳトランジスタＭＰ１００に流れる電流ＩＰ１００は、ＮＭＯＳトランジスタＭＮ１０１に流れる電流ＩＮ１０１になり、ＮＭＯＳトランジスタＭＮ１０１とＮＭＯＳトランジスタＭＮ１０２は、電流ミラー回路構成となっているため、ＮＭＯＳトランジスタＭＮ１０２に電流ＩＮ１０２が流れる。このとき、ＮＭＯＳトランジスタＭＮ１００には、電流ＩＮ１００は流れない。ＮＭＯＳトランジスタＭＮ１０１とＮＭＯＳトランジスタＭＮ１０２のトランジスタサイズが同じであるならば、ＮＭＯＳトランジスタＭＮ１０１に流れる電流ＩＮ１０１とＮＭＯＳトランジスタＭＮ１０２に流れる電流ＩＮ１０２とは、等しくなる。すなわち、次式（１）が成り立つ。
ＩＰ１００＝ＩＮ１０１＝ＩＮ１０２ −−−式（１）

電流源Ｉｓｏｕｃｅには、定常電流ＩＴが流れているとすれば、ＮＭＯＳトランジスタＭＮ１０３に流れる電流ＩＮ１０３は、ＩＴ−ＩＮ１０２となる。すなわち、次式（２）が成り立つ。
ＩＮ１０３＝ＩＴ−ＩＮ１０２＝ＩＴ−ＩＰ１００ −−−式（２）

ＮＭＯＳトランジスタＭＮ１０３とＮＭＯＳトランジスタＭＮ１０４は、電流ミラー回路構成となっており、ＮＭＯＳトランジスタＭＮ１０４は、電流ＩＮ１０４を流す。ＮＭＯＳトランジスタＭＮ１０３のトランジスタサイズとＮＭＯＳトランジスタＭＮ１０４のトランジスタサイズとが同じであるならば、ＮＭＯＳトランジスタＭＮ１０３に流れる電流ＩＮ１０３とＮＭＯＳトランジスタＭＮ１０４に流れる電流ＩＮ１０４とは等しくなる。いま、ＮＭＯＳトランジスタＭＮ１００に流れる電流ＩＮ１００が０なので、ＰＭＯＳトランジスタＭＰ１０１に流れる電流ＩＰ１０１は、ＮＭＯＳトランジスタＭＮ１０４に流れる電流ＩＮ１０４と等しい。すなわち、次式（３）が成り立つ。
ＩＰ１０１＝ＩＮ１０４＝ＩＮ１０３＝ＩＴ−ＩＰ１００ −−−式（３）

ＰＭＯＳトランジスタＭＰ１０１とＰＭＯＳトランジスタＭＰ１０２は、電流ミラー回路構成となっており、ＰＭＯＳトランジスタＭＰ１０２は、電流ＩＰ１０２を流す。ＰＭＯＳトランジスタＭＰ１０１のトランジスタサイズとＰＭＯＳトランジスタＭＰ１０２のトランジスタサイズが同じであるならば、ＰＭＯＳトランジスタＭＰ１０１に流れる電流ＩＰ１０１とＰＭＯＳトランジスタＭＰ１０２に流れる電流ＩＰ１０２は等しくなる。すなわち、次式（４）が成り立つ。
ＩＰ１０２＝ＩＰ１０１＝ＩＴ−ＩＰ１００ −−−式（４）

ＮＭＯＳトランジスタＭＮ１０５に流れる電流ＩＮ１０５は、ＰＭＯＳトランジスタＭＰ１０２に流れる電流ＩＰ１０２に等しい。ＮＭＯＳトランジスタＭＮ１０５と遅延セル部内のＮＭＯＳトランジスタＭＮ１０７は、電流ミラー構成となっており、ＮＭＯＳトランジスタＭＮ１０７は、電流ＩＮ１０７を流す。ＮＭＯＳトランジスタＭＮ１０５のトランジスタサイズとＮＭＯＳトランジスタＭＮ１０７のトランジスタサイズが同じであるならば、ＮＭＯＳトランジスタＭＮ１０５に流れる電流ＩＮ１０５とＮＭＯＳトランジスタＭＮ１０７に流れる電流ＩＮ１０７は等しくなる。すなわち、次式（５）が成り立つ。
ＩＮ１０７＝ＩＮ１０５＝ＩＴ−ＩＰ１００ −−−式（５）

次に、入力端子ＩＮの電圧が電源との中間電位、例えばＶＤＤ／２になったとき、ＮＭＯＳトランジスタＭＮ１００にも電流ＩＮ１００が流れるため、ＰＭＯＳトランジスタＭＰ１０１に流れる電流ＩＰ１０１は、ＮＭＯＳトランジスタＭＮ１００に流れる電流ＩＮ１００とＮＭＯＳトランジスタＭＮ１０４に流れる電流ＩＮ１０４との和になる。また、式（３）のＩＮ１０４＝ＩＴ−ＩＰ１００を考慮すると、次式（６）が成り立つ。
ＩＰ１０１＝ＩＮ１００＋ＩＮ１０４＝ＩＴ＋ＩＮ１００−ＩＰ１００ −−−式（６）

したがって、遅延セル部内のトランジスタＭＮ１０７に流れる電流ＩＮ１０７は、次式（７）のようになる。
ＩＮ１０７＝ＩＴ＋ＩＮ１００−ＩＰ１００ −−−式（７）

次に、入力端子ＩＮの電圧がＶＤＤになったとき、ＰＭＯＳトランジスタＭＰ１００の電流ＩＰ１００は、０になり、ＮＭＯＳトランジスタＭＮ１００の電流ＩＮ１００だけが流れることになる。これまでと同様にＮＭＯＳトランジスタＭＮ１０７の電流ＩＮ１０７は、次式（８）のようになる。
ＩＮ１０７＝ＩＴ＋ＩＮ１００ −−−式（８）

以上のように入力端子ＩＮの電圧が０からＶＤＤまで変化することで、遅延セル部内の電流源としての電流ＩＮ１０７は、ＩＴ−ＩＰ１００から、ＩＴ＋ＩＮ１００まで変化する。

遅延セル部１０１は、抵抗Ｒ１０３、Ｒ１０４をドレインにそれぞれ接続するＮＭＯＳトランジスタＭＮ１０８、ＭＮ１０９からなる差動増幅器で構成される。ＮＭＯＳトランジスタＭＮ１０８、ＭＮ１０９のソースは共通とされ、電流源として機能するＮＭＯＳトランジスタＭＮ１０７のドレインに接続される。ＮＭＯＳトランジスタＭＮ１０８、ＭＮ１０９のそれぞれのゲートに接続される入力端子Ｉ＋、Ｉ−に入力される信号は、バイアス電流に対応する遅延時間が与えられ、ＮＭＯＳトランジスタＭＮ１０８、ＭＮ１０９のそれぞれのドレインである出力端子Ｏ＋、Ｏ−から出力される。図８に示すように、バイアス電流である電流ＩＮ１０７がＩＴ−ＩＰ１００からＩＴ＋ＩＮ１００まで変わることで、遅延セル部１０１の伝播遅延時間ｔｐｄがｔ１２からｔ１１まで変化する（短くなる）。

このような遅延セル部１０１を多段に接続したリング発振器によって電圧制御発振器を構成すれば、伝播遅延時間ｔｐｄの変化に応じて発振周波数が変化することとなる。すなわち、バイアス電流が小さければ発振周波数が低く、バイアス電流が大きければ発振周波数が高くなる。

特開平７−３３６１７２号公報（図４） H. Notani, H.Kondoh, Y.Matsuda, "A 622-MHz CMOS Phase-Locked Loop with Precharge-type Phase Frequency Detector", 1994 Symposium on VLSI Circuits Digest of Technical Papers, IEEE, 1994, 11.4, PP129-130

ところで図７の電圧電流変換回路では、電流の受け渡しが、ＮＭＯＳトランジスタＭＮ１０１とＭＮ１０２、ＮＭＯＳトランジスタＭＮ１０３とＭＮ１０４、ＰＭＯＳトランジスタＭＰ１０１とＭＰ１０２、ＮＭＯＳトランジスタＭＮ１０５とＭＮ１０７の４組の電流ミラー回路によってなされている。電流ミラー回路では、流れる電流の精度をよくするために、ゲート長の長いトランジスタを使用したり、対称に配置したり、ダミーの追加などが必要であり、レイアウト面積を増大させる。

また、近年の低電圧で動作するトランジスタは、チャネル長変調があり、トランジスタのドレイン−ソース電圧のわずかなずれによってドレイン電流が変動する。例えば、電流ミラー回路を構成するトランジスタＭＮ１０２とＭＮ１０３の電圧電流（ＶＤ−ＩＤ）特性を図９に示す。ＮＭＯＳトランジスタＭＮ１０２の動作点がＡとすると、そのときＭＮ１０２に流れる電流はＩｄａとなる。しかし、ＮＭＯＳトランジスタＭＮ１０３の動作点が少しずれてＢの位置のとき、ＭＮ１０３に流れる電流はＩｄｂとなり、Ｉｄａとずれることになる。今、このずれが約５％であった場合、電流ミラー回路が４段あるために、１．０５×１．０５×１．０５×１．０５＝１．２１５５となり、最終的には、最大約２０％のずれになってしまう。さらに、電流ミラー回路の段数が多いと、消費電流も大きくなる。

前記課題を解決するために、本発明の一つのアスペクトに係る電圧電流変換回路は、ゲートを入力端子に接続し、ソースを第１の抵抗素子を介して第１の電源に接続する第１導電型のＭＯＳトランジスタと、ゲートを入力端子に接続し、ソースを第２の抵抗素子を介して第２の電源に接続する第２導電型のＭＯＳトランジスタと、第１導電型のＭＯＳトランジスタのドレインおよび第２導電型のＭＯＳトランジスタのドレインを共通とするノードに接続する電流源と、を備え、ノードに流れ込む電流あるいは流れ出す電流を出力電流とする。

本発明によれば、電流ミラー回路の個数が減るので、消費電流が削減され、レイアウト面積が減少する。

本発明の実施形態に係る電圧電流変換回路は、ゲートを入力端に接続し、ソースを抵抗素子（図１のＲ１）を介して電源ＶＤＤに接続するＰＭＯＳトランジスタ（図１のＭＰ０）と、ゲートを入力端に接続し、ソースを抵抗素子（図１のＲ２）を介して接地するＮＭＯＳトランジスタ（図１のＭＮ０）と、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのドレインを共通とするノード（図１のＮ０）に接続する電流源（図１のＩｓａ）と、を備える。また、このノードに、電流ミラー回路（図１のＭＮ１、ＭＮ７）をさらに接続し、電流ミラー回路から出力される電流をバイアス電流とする差動増幅器（図１のＭＮ８、ＭＮ９）を備える。

このような構成の電圧電流変換回路は、入力端に与えられる電圧によって差動増幅器におけるバイアス電流が変化する。また、バイアス電流の変化によって差動増幅器の遅延時間は、変化するので、差動増幅器を多段にリング状に接続することで電圧制御発振器を構成することが可能である。

以上のような電圧電流変換回路は、電流ミラー回路の個数が減るので、消費電流が削減され、レイアウト面積が減少する。

図１は、本発明の第１の実施例に係る電圧電流変換回路の回路図である。図１において、電圧電流変換回路は、バイアス生成部１０と遅延セル部１１とからなる。バイアス生成部１０は、ＰＭＯＳトランジスタＭＰ０、ＮＭＯＳトランジスタＭＮ０、ＭＮ１、抵抗Ｒ１、Ｒ２、電流源Ｉｓａを備える。また、遅延セル部１１は、ＮＭＯＳトランジスタＭＮ７、ＭＮ８、ＭＮ９、抵抗Ｒ３、Ｒ４を備える。なお、ＮＭＯＳトランジスタＭＮ７、ＭＮ８、ＭＮ９、抵抗Ｒ３、Ｒ４は、それぞれ図７のＮＭＯＳトランジスタＭＮ１０７、ＭＮ１０８、ＭＮ１０９、抵抗Ｒ１０３、Ｒ１０４と同じであり、その説明を省略する。

バイアス生成部１０において、入力端子ＩＮがＰＭＯＳトランジスタＭＰ０のゲートおよびＮＭＯＳトランジスタＭＮ０のゲートに接続される。ＰＭＯＳトランジスタＭＰ０のソースは、抵抗Ｒ１を介して電源ＶＤＤに接続され、ＮＭＯＳトランジスタＭＮ０のソースは、抵抗Ｒ２を介してＧＮＤに接続される。

また、ＰＭＯＳトランジスタＭＰ０のドレインとＮＭＯＳトランジスタＭＮ０のドレインが共通に接続され、このノードをＮ０とする。ノードＮ０には、電流ＩＴａを注入する電流源Ｉｓａが接続され、ＮＭＯＳトランジスタＭＮ１のゲートおよびドレインに接続される。また、ノードＮ０には、遅延セル部１１内のＮＭＯＳトランジスタＭＮ７のゲートが接続される。ＮＭＯＳトランジスタＭＮ７は、従来例で説明したと同様に電流源（カレントソース）を担っており、ＮＭＯＳトランジスタＭＮ７に流れる電流ＩＮ７が変化することで、遅延セル部１１の応答スピードが変化する。

次に、回路動作について説明する。ＰＭＯＳトランジスタＭＰ０のドレイン電流をＩＰ０、ＮＭＯＳトランジスタＭＮ０のドレイン電流をＩＮ０、ＮＭＯＳトランジスタＭＮ１のドレイン電流をＩＮ１、電流源Ｉｓａの定常電流をＩＴａとすると、ノードＮ０において、次式（９）が成り立つ。
ＩＮ１＝ＩＴａ＋ＩＰ０−ＩＮ０ −−−式（９）

入力端子ＩＮのレベルが低いとき、例えば、０＜ＩＮ≦ＶＤＤ／２の時、ノードＮ０の電位は、図２に示すように、ＶＤＤ／２＜Ｎ０＜ＶＤＤ−ΔＶ（ΔＶはトランジスタの閾値電圧）となり、ＰＭＯＳトランジスタＭＰ０が強くオンし、ＮＭＯＳトランジスタＭＮ０は弱くオンする。このような状態では、ＩＰ０＞ＩＮ０が成り立ち、電流ＩＮ１は電流ＩＴａより大きくなる。さらに、入力端子ＩＮが０の時には、ＮＭＯＳトランジスタＭＮ０はオフし、電流ＩＮ０＝０となるので、次式（１０）が成り立つ。
ＩＮ１＝ＩＴａ＋ＩＰ０ −−−式（１０）

一方、入力端子ＩＮのレベルが高いとき、例えば、ＶＤＤ／２≦ＩＮ＜ＶＤＤの時、ノードＮ０の電位は、図２に示すように、ΔＶ＜Ｎ０＜ＶＤＤ／２となり、ＰＭＯＳトランジスタＭＰ０が弱くオンし、ＮＭＯＳトランジスタＭＮ０は強くオンする。このような状態では、ＩＰ０＜ＩＮ０が成り立ち、電流ＩＮ１は電流ＩＴａより小さくなる。さらに、入力端子ＩＮがＶＤＤの時には、ＰＭＯＳトランジスタＭＰ０はオフし、電流ＩＰ０＝０となるので、次式（１１）が成り立つ。
ＩＮ１＝ＩＴａ−ＩＮ０ −−−式（１１）

ＮＭＯＳトランジスタＭＮ１、ＭＮ７は、電流ミラー回路を構成しており、電流ミラー回路を構成するトランジスタのサイズを同じにすれば、次式（１２）が成り立つ。
ＩＮ１＝ＩＮ７ −−−式（１２）

入力端子ＩＮの電圧が０からＶＤＤまで変化することで、ノードＮ０の電位は、図２に示すように、ＶＤＤ−ΔＶからΔＶまで変化する。さらに、このノードＮ０の電位の変化に伴って、電流ＩＮ１は、図３に示すように、ＩＴａ＋ＩＰ０からＩＴａ−ＩＮ０まで変化する。また、遅延セル部１１内のカレントソースの電流ＩＮ７も、電流ＩＮ１に等しいので、ＩＴａ＋ＩＰ０からＩＴａ−ＩＮ０まで変化することになる。カレントソースの電流ＩＮ７が変化することで、従来例で説明したと同様に図４に示すように、遅延セル部１１の伝播遅延時間ｔｐｄが変化する。電流ＩＮ７がＩＴａのとき、遅延セル部の伝播遅延時間ｔｐｄをｔ０とする。電流ＩＮ７がＩＴａより多くなり、ＩＴａ＋ＩＰ０になると、遅延セル部の伝播遅延時間ｔｐｄは、ｔ０より短いｔａとなる。また、電流ＩＮ７がＩＴａより少なくなり、ＩＴａ−ＩＮ０になると、遅延セル部の伝播遅延時間ｔｐｄは、ｔ０より長いｔｂとなる。

従来技術と同様に、このような遅延セル部１１を多段に接続したリング発振器によって電圧制御発振器を構成すれば、伝播遅延時間ｔｐｄの変化に応じて発振周波数が変化することとなる。すなわち、バイアス電流が小さければ発振周波数が低く、バイアス電流が大きければ発振周波数が高くなる。また、バイアス生成部１０は、遅延セル部１１を可変遅延回路とするような制御回路としても適用することができる。

以上のような電圧電流変換回路では、バイアス生成部１０の入力部の後段において遅延セル部までに１段の電流ミラー回路を通るだけあり、従来の回路に比べて電流ミラー回路の数が減少する。したがって、レイアウト面積が小さく、消費電流も減少した電圧電流変換回路が実現される。

図５は、本発明の第２の実施例に係る電圧電流変換回路の回路図である。図５において図１と同一の符号は、同一物を表わし、その説明を省略する。バイアス生成部１０ａでは、図１のバイアス生成部１０に対し、ＰＭＯＳトランジスタＭＰ１、ＭＰ２が追加され、電流源Ｉｓａが電流源Ｉｓｂに置き換えられている。

このようなバイアス生成部１０ａにおいて、ノードＮ０には、電流ＩＴｂを引き出す電流源Ｉｓｂが接続され、ＰＭＯＳトランジスタＭＰ１のゲートとドレイン、および、ＰＭＯＳトランジスタＭＰ２のゲートが接続される。そして、ＰＭＯＳトランジスタＭＰ２のドレインがＮＭＯＳトランジスタＭＮ１のゲートおよびドレインに接続され、その接続されたノードをＮ１とする。ノードＮ１には、遅延セル部内のＮＭＯＳトランジスタＭＮ７のゲートが接続される。

次に、回路動作について説明する。ＰＭＯＳトランジスタＭＰ０のドレイン電流をＩＰ０、ＮＭＯＳトランジスタＭＮ０のドレイン電流をＩＮ０、ＰＭＯＳトランジスタＭＰ１のドレイン電流をＩＰ１、電流源Ｉｓｂの電流をＩＴｂとすると、ノードＮ０において、次式（１３）が成り立つ。
ＩＰ１＝ＩＴｂ＋ＩＮ０−ＩＰ０ −−−式（１３）

ＰＭＯＳトランジスタＭＰ１、ＭＰ２は、電流ミラー回路を構成しており、ＮＭＯＳトランジスタＭＮ１、ＭＮ７は、電流ミラー回路を構成しているので、それぞれの電流ミラー回路を構成するトランジスタのサイズを同じとすれば、次式（１４）が成り立つ。
ＩＰ１＝ＩＰ２＝ＩＮ１ａ＝ＩＮ７ａ −−−式（１４）
ただし、電流ＩＰ１、ＩＰ２、ＩＮ１ａ、ＩＮ７ａは、それぞれＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＮＭＯＳトランジスタＭＮ１、ＭＮ７に流れる電流である。

入力端子ＩＮの電圧が０からＶＤＤまで変化することによって、遅延セル部１１ａ内のカレントソースの電流ＩＮ７ａは、図６に示すように、ＩＴｂ−ＩＰ０からＩＴｂ＋ＩＮ０まで変化することになる。このようにカレントソースの電流ＩＮ７ａが変化することで、遅延セル部１１の伝播遅延時間ｔｐｄがｔｄからｔｃに変化することは、実施例１で述べたと同様である。

以上のような電圧電流変換回路では、遅延セル部までに２段の電流ミラー回路を通ることになる。すなわち、従来の回路に比べて電流ミラー回路の数が半減する。したがって、レイアウト面積が小さく、消費電流も減少した電圧電流変換回路が実現される。

本発明の第１の実施例に係る電流電圧変換回路の回路図である。 入力端子とノードＮ０の電圧特性を示す図である。 ノードＮ０の電位と電流ＩＮ１との関係を示す図である。 本発明の第１の実施例に係る遅延セル部の遅延特性を示す図である。 本発明の第２の実施例に係る電流電圧変換回路の回路図である。 本発明の第２の実施例に係る遅延セル部の遅延特性を示す図である。 従来例における電流電圧変換回路の回路図である。 従来例の遅延セル部の特性を示す図である。 トランジスタのドレイン電圧電流特性を示す図である。

符号の説明

１０、１０ａ バイアス生成部
１１ 遅延セル部
ＭＰ０〜ＭＰ２ ＰＭＯＳトランジスタ
ＭＮ０、ＭＮ１、ＭＮ７〜ＭＮ９ ＮＭＯＳトランジスタ
ＩＰ０〜ＩＰ２、ＩＮ０、ＩＮ１、ＩＮ７、ＩＴａ、ＩＴｂ 電流
Ｉｓａ、Ｉｓｂ 電流源
Ｎ０、Ｎ１ ノード
Ｒ１〜Ｒ４ 抵抗

Claims (5)

1. ゲートを入力端子に接続し、ソースを第１の抵抗素子を介して第１の電源に接続する第１導電型のＭＯＳトランジスタと、
   ゲートを前記入力端子に接続し、ソースを第２の抵抗素子を介して第２の電源に接続する第２導電型のＭＯＳトランジスタと、
   前記第１導電型のＭＯＳトランジスタのドレインおよび前記第２導電型のＭＯＳトランジスタのドレインを共通とするノードに接続する電流源と、
   を備え、
   前記ノードに流れ込む電流あるいは流れ出す電流を出力電流とすることを特徴とする電圧電流変換回路。
2. 前記ノードに接続する第１の電流ミラー回路をさらに備え、
   前記第１の電流ミラー回路から出力される電流を前記出力電流とすることを特徴とする請求項１記載の電圧電流変換回路。
3. 前記ノードと前記第１の電流ミラー回路との間に第２の電流ミラー回路をさらに備えることを特徴とする請求項２記載の電圧電流変換回路。
4. 請求項２または３記載の電圧電流変換回路における前記第１の電流ミラー回路から出力される前記出力電流によってバイアスを変化させ、入力信号に対する遅延時間を可変とすることを特徴とする可変遅延回路。
5. 請求項４記載の可変遅延回路を複数個リング状に接続して発振回路を構成し、前記バイアスを変化させて発振周波数を制御することを特徴とする電圧制御発振器。
   

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