JP2004235875A - タイミング信号発生回路および受信回路 - Google Patents
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Abstract
【課題】従来、タイミング信号発生回路の出力電圧は、例えば、降下する方向は重み付け電流に依存するが、上昇する方向は重み付け電流と関係が無いため波形の歪が生じて、精度のよいタイミング信号を得る上で問題があった。
【解決手段】位相の異なる複数の入力信号φ０，φ０Ｘ，φ１，φ１Ｘを受け取って中間位相のタイミング信号を発生するタイミング信号発生回路であって、複数の電流源３１２，３１３、および、該複数の電流源の間に設けられ前記各入力信号により出力の電流極性を切り換える電流極性切換スイッチ３１１を有する複数の電流極性切換回路３１〜３４と、重み付けされた該複数の電流極性切換回路の出力を合成した位相合成信号の電圧レベルを補正する電圧レベル補正回路３５とを備えるように構成する。
【選択図】 図６
【解決手段】位相の異なる複数の入力信号φ０，φ０Ｘ，φ１，φ１Ｘを受け取って中間位相のタイミング信号を発生するタイミング信号発生回路であって、複数の電流源３１２，３１３、および、該複数の電流源の間に設けられ前記各入力信号により出力の電流極性を切り換える電流極性切換スイッチ３１１を有する複数の電流極性切換回路３１〜３４と、重み付けされた該複数の電流極性切換回路の出力を合成した位相合成信号の電圧レベルを補正する電圧レベル補正回路３５とを備えるように構成する。
【選択図】 図６
Description
【０００１】
【発明の属する技術分野】
本発明は、位相インターポレートするタイミング信号発生回路および該タイミング信号発生回路を備えた受信回路に関し、特に、複数のＬＳＩチップ間や１つのチップ内における複数の素子や回路ブロック間の信号伝送、或いは、複数のボード間や複数の匡体間の信号伝送を高速化するためのタイミング信号発生回路に関する。
【０００２】
近年、コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上しており、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の半導体記憶装置やプロセッサ等の性能向上は目を見張るものがある。そして、この半導体記憶装置やプロセッサ等の性能向上に伴って、各部品或いは要素間の信号伝送速度を向上させなければ、システムの性能を向上させることができないという事態になって来ている。
【０００３】
具体的に、例えば、ＤＲＡＭ等の主記憶装置とプロセッサとの間（ＬＳＩ間）の信号伝送速度がコンピュータ全体の性能向上の妨げになりつつある。さらに、サーバと主記憶装置或いはネットワークを介したサーバ間といった匡体やボード（プリント配線基板）間の信号伝送だけでなく、半導体チップの高集積化並びに大型化等により、チップ間の信号伝送やチップ内における素子や回路ブロック間での信号伝送においても信号伝送速度の向上が必要になって来ている。
【０００４】
そこで、基準クロックに同期して所定の位相差を有する複数のタイミング信号を、簡単な構成でしかも高精度に発生することのできるタイミング信号発生回路の提供が要望されている。
【０００５】
【従来の技術】
ＬＳＩ間の信号伝送を高速化するには、送られて来る信号に対して受信回路が正確なタイミングで動作する（データの検出および判定を行う）ことが必要である。従来、このような正確なタイミングのクロック（内部クロック）を発生させるために、帰還ループ型のクロック発生回路（位相可変タイミング信号発生回路）を用いたクロック復元回路を信号受信回路に設ける手法が知られている。ここで、クロック復元における位相可変の重みの値は、例えば、外部からの入力クロックと内部クロックとの位相比較を行う位相比較回路から発生される（例えば、特許文献１および特許文献２参照）。
【０００６】
図１はクロック復元回路を含む受信回路の一例を概略的に示すブロック図である。図１において、参照符号１０１はデータ検出判定回路、１０２は変化点検出判定回路、１０３はタイミング信号発生回路（位相可変タイミング信号発生回路：位相インターポレータ）、そして、１０４は位相比較回路を示している。また、参照符号ＤＩＬはデータ入力ライン、ＤＯＬはデータ出力ライン、ＤＣＬはデータ検出用クロックライン、ＢＣＬは変化点検出用クロックライン、そして、ＦＬはフィードバックラインを示している。
【０００７】
図１に示されるように、受信回路（クロック復元回路）は、タイミング信号発生回路１０３に対して基準クロックを与え、その入力された基準クロックに重み付き和を積分および増幅することで重み（ＷＳ）の値に対応した位相のクロック（ＣＬＫｄ，ＣＬＫｂ）を発生し、データ検出用クロックＣＬＫｄをデータ検出判定回路１０１に供給すると共に、変化点検出用クロックＣＬＫｂを変化点検出判定回路１０２に供給する。
【０００８】
ここで、データ検出用クロックＣＬＫｄは、入力信号の再生（検出）を行うためのタイミング信号であり、また、変化点検出用クロックＣＬＫｂは、入力信号の変化点を検出するためのタイミング信号である。なお、データ検出用クロックＣＬＫｄと変化点検出用クロックＣＬＫｂとの位相差は、例えば、入力信号１ビットの９０°程度に相当する位相関係になるようにされている。
【０００９】
位相比較回路１０４は、入力されたデータ検出判定回路１０１および変化点検出判定回路１０２の出力を比較処理して、フィードバックラインＦＬを介してフィードバック信号（制御信号）をタイミング信号発生回路１０３にフィードバック（帰還）する。
【００１０】
帰還ループの動作は、データ検出判定回路１０１は、タイミング信号発生回路１０３の出力であるデータ検出用クロックＣＬＫｄに基づいて入力信号を再生し、また、変化点検出判定回路１０２はタイミング信号発生回路１０３の出力である変化点検出用クロックＣＬＫｂに基づいて入力信号の変化点を検出する。
【００１１】
位相比較回路１０４は、データ検出判定回路１０１の出力と変化点検出判定回路１０２の出力とを比較し、タイミング信号（データ検出用クロックＣＬＫｄおよび変化点検出用クロックＣＬＫｂ）が適正な位相にあるかどうかを判定し、位相を進めるか、或いは、遅らせるかの位相制御信号をタイミング信号発生回路１０３に出力する。さらに、タイミング信号発生回路１０３は、位相比較回路１０４からの位相制御信号に応じて位相補正を行い、新たな位相のタイミング信号（ＣＬＫｄ，ＣＬＫｂ）を各検出判定回路（１０１，１０２）に出力する。
【００１２】
以上の動作を繰り返すことにより帰還ループは、後述する図５に示すように変化点検出用クロックＣＬＫｂ（ＣＬＫｂ１〜ＣＬＫｂ４）が入力信号の変化点付近に収束する。ここで、入力信号１ビットに対して９０°の位相差のあるデータ検出用クロックＣＬＫｄ（ＣＬＫｄ１〜ＣＬＫｄ４）は、入力信号の中央の位相関係となり、正確なタイミングで信号の再生を行うことができる。
【００１３】
以上の帰還ループを実現するためには、高精度のタイミング信号を発生することが可能なタイミング信号発生回路が必要となる。なお、クロック復元回路（クロックリカバリー回路）は、入力信号からデータ検出用のクロックを復元する点に注目して与えた名称であり、また、受信回路は、復元されたクロックを用いてデータ検出判定回路が入力信号のデータを検出および判定して出力する点に注目して与えたものである。
【００１４】
図２は図１の受信回路における従来のタイミング信号発生回路１０３の一例を示すブロック回路図であり、図３は図２のタイミング信号発生回路の動作を説明するための波形図である。図２において、参照符号１０３ａは位相合成回路（位相ミキサー）、１０３ｂはディジタル・アナログ変換器（Ｄ／Ａコンバータ）、そして、１０３ｃは増幅回路を示している。
【００１５】
位相合成回路１０３ａは、例えば、四相クロック（基準クロック）φ０，φ０Ｘ，φ１，φ１Ｘ、並びに、Ｄ／Ａコンバータ１０３ｂの出力を受け取って、重み（Ｄ／Ａコンバータ１０３ｂの出力）ＷＳを各基準クロックに与えることにより、該各基準クロックの中間の位相を有する出力クロックθ（θＸ）を、増幅回路１０３ｃを介して出力する。ここで、四相クロックは、周波数が等しく位相が互いに９０°異なるクロックであり、クロックφ０はクロックφ０Ｘと位相が１８０°異なり、また、クロックφ１はクロックφ１Ｘと位相が１８０°異なっている。
【００１６】
すなわち、図２に示されるように、位相合成回路１０３ａは、四相クロックφ０，φ０Ｘ，φ１，φ１Ｘを入力とする４つの差動対トランジスタ１３３，１３４、全ての差動対トランジスタに対して共通に設けられた負荷トランジスタ１３１，１３２、および、各差動対トランジスタにそれぞれ設けられ、Ｄ／Ａコンバータ１０３ｂの出力に応じてバイアス電流の値を変化させて重み付けを行う電流源トランジスタ１３６（１３５）を備えている。ここで、差動アンプ（差動入力トランジスタ）を流れる電流の制御を行うバイアス電流源トランジスタ１３６は、Ｄ／Ａコンバータ１０３ｂの出力により電流が制御されるトランジスタ１３５とカレントミラー接続されている。
【００１７】
さらに、位相合成回路１０３ａにおいて、四相クロックφ０，φ０Ｘ，φ１，φ１Ｘ（２つの位相の差動基準クロック）に重みを付けて足し合わされた後、増幅回路１０３ｃを通ることにより、基準クロックの中間位相を得るようになっている。なお、上述したように、Ｄ／Ａコンバータ１０３ｂは、位相比較回路１０４から位相を進めるか或いは遅らせるかを決定する位相制御信号を受け取り、重み付け信号ＷＳを生成する。
【００１８】
図３は図２のタイミング信号発生回路の動作を説明するための波形図であり、位相合成回路１０３ａの動作原理を示すものである。
【００１９】
図３に示されるように、図２のタイミング信号発生回路により、φ０＝ｓｉｎ（ｔ），φ１＝ｃｏｓ（ｔ）とすると、例えば、φ０に（１−ｘ）の重み付けがされ、また、φ１に（ｘ）の重み付けがされて、位相合成された信号（出力クロック）θは、θ＝（１−ｘ）・ｓｉｎ（ｔ）＋ｘ・ｃｏｓ（ｔ）となる。
【００２０】
ここで、時間＝０付近のφ０，φ１が直線的に変化しているとすると、φ０＝Ｔ，φ１＝Ｔ−１となり、出力クロックθは、θ＝（１−ｘ）・Ｔ＋ｘ・（Ｔ−１）＝Ｔ−ｘとなる。これは、重み付け量ｘを直線的に変化させれば、出力クロックθの位相も直線的に変化することを示している。すなわち、基準信号φ０およびφ１に対して重み１−ｘおよびｘの重み付けを行うことにより、これら基準信号φ０およびφ１の中間位相を有する出力クロック（位相合成信号）θを生成することができる。
【００２１】
図４はクロック復元回路を含む受信回路の例を概略的に示すブロック図であり、４−ｗａｙ×２型のインターリーブ回路として構成したものである。図４において、参照符号１１１〜１１４はデータ検出ユニット、１２１〜１２４は変化点検出ユニット、１０３はタイミング信号発生回路、そして、１０４は位相比較回路を示している。
【００２２】
図４に示されるように、受信回路は、タイミング信号発生回路１０３に対して２組の差動クロック（φ０，φ０Ｘ；φ１，φ１Ｘ）を４位相の入力信号（四相クロック）として与え、そのタイミング信号発生回路１０３によりそれらの入力信号の重み付き和を積分および増幅し、重みの値に対応した位相のクロック（ＣＬＫｄ，ＣＬＫｂ）を発生している。
【００２３】
クロックＣＬＫｄは、データ検出ユニット（データ検出判定回路）１１１〜１１４に与えられるもので、例えば、それぞれ９０°の位相差を有する４つのデータ検出ユニット制御信号ＣＬＫｄ１，ＣＬＫｄ２，ＣＬＫｄ３，ＣＬＫｄ４により構成される。
【００２４】
クロックＣＬＫｂは、変化点検出ユニット（変化点検出判定回路）１２１〜１２４に与えられるもので、例えば、それぞれ９０°の位相差を有する４つの変化点検出ユニット制御信号ＣＬＫｂ１，ＣＬＫｂ２，ＣＬＫｂ３，ＣＬＫｂ４により構成される。なお、各データ検出ユニット制御信号ＣＬＫｄ１，ＣＬＫｄ２，ＣＬＫｄ３，ＣＬＫｄ４と各変化点検出ユニット制御信号ＣＬＫｂ１，ＣＬＫｂ２，ＣＬＫｂ３，ＣＬＫｂ４とは、それぞれ４５°の位相差を有している。
【００２５】
従って、例えば、入力データラインＤＩＬに対して２．５Ｇ［ｂｐｓ］の速度でデータが供給される場合、各データ検出ユニット１１１〜１１４および変化点検出ユニット１２１〜１２４は、それぞれ６２５ＭＨｚのクロックでインターリーブ動作を行うことになる。
【００２６】
データ検出ユニット１１１〜１１４は、例えば、それぞれ６２５ＭＨｚのクロック（データ検出ユニット制御信号ＣＬＫｄ１，ＣＬＫｄ２，ＣＬＫｄ３，ＣＬＫｄ４）により駆動され、入力データラインＤＩＬに供給された入力信号のデータを検出および判定し、受信データ（再生信号）として出力する。また、データ検出ユニット１１１〜１１４の出力は、位相比較回路１０４にも供給される。
【００２７】
同様に、変化点検出ユニット１２１〜１２４は、例えば、それぞれ６２５ＭＨｚのクロック（変化点検出ユニット制御信号ＣＬＫｂ１，ＣＬＫｂ２，ＣＬＫｂ３，ＣＬＫｂ４）により駆動され、入力データラインＤＩＬに供給された入力信号のデータの変化点を検出および判定して位相比較回路１０４に供給する。
【００２８】
位相比較回路１０４は、入力されたデータ検出ユニット１１１〜１１４および変化点検出ユニット１２１〜１２４の出力を比較処理して、フィードバックラインＦＬを介してフィードバック信号をタイミング信号発生回路１０３に供給（フィードバック）する。
【００２９】
図５は受信回路における各信号のタイミングを示す図であり、入力信号と、図１におけるデータ検出判定回路１０１に供給されるデータ検出用クロックＣＬＫｄおよび変化点検出判定回路１０２に供給される変化点検出用クロックＣＬＫｂの位相関係、或いは、図４における各データ検出ユニット１１１〜１１４に供給されるデータ検出ユニット制御信号ＣＬＫｄ１〜ＣＬＫｄ４および各変化点検出ユニット１２１〜１２４に供給される変化点検出ユニット制御信号ＣＬＫｂ１〜ＣＬＫｂ４の位相関係を示すもので、それぞれ等間隔になっている。すなわち、データ検出用クロックＣＬＫｄ（ＣＬＫｄ１〜ＣＬＫｄ４）と変化点検出用クロックＣＬＫｂ（ＣＬＫｂ１〜ＣＬＫｂ４）とは、入力信号の伝送速度の１ビットに対して９０°の位相差（１／２の位相差）を持たせて等間隔の位相関係になるようにされている。これにより、変化点検出用クロックＣＬＫｂが入力信号の変化点の位相にあるとき、データ検出用クロックＣＬＫｄが入力信号の中央の位相に来ることになる。
【００３０】
なお、図５において、参照符号ＣＬＫｄ−０１は、データ検出判定回路１０１（特定のデータ検出ユニット：例えば、データ検出ユニット１１１）に供給されるデータ検出用クロックＣＬＫｄ（データ検出ユニット制御信号ＣＬＫｄ１）の任意の立ち上がりタイミングを示し、また、ＣＬＫｄ−０２は、そのデータ検出用クロックＣＬＫｄ（データ検出ユニット制御信号ＣＬＫｄ１）の立ち上がりタイミングＣＬＫｄ−０１の直後の立ち上がりタイミングを示している。さらに、参照符号ＣＬＫｂ−０１は、変化点検出判定回路１０２（変化点検出ユニット１２１）に供給される変化点検出用クロックＣＬＫｂ（変化点検出ユニット制御信号ＣＬＫｂ１）において、データ検出用クロックＣＬＫｄ（データ検出ユニット制御信号ＣＬＫｄ１）の立ち上がりタイミングＣＬＫｄ−０１およびＣＬＫｄ−０２の間の立ち上がりタイミングを示している。
【００３１】
【特許文献１】
特願２００２−２５７２４号
【特許文献２】
特開２００２−３１４５１６号公報
【００３２】
【発明が解決しようとする課題】
図２および図３を参照して説明したように、前述した位相合成回路１０３ａにおいて、φ０＝Ｔ，φ１＝Ｔ−１（φ０，φ１が直線的に変化している）とすると、出力クロック（位相合成信号）θは、θ＝Ｔ−ｘとなり、重み付け量ｘを直線的に変化させれば出力クロックθの位相も直線的に変化することが分かる。
【００３３】
しかしながら、図２に示す従来のタイミング信号発生回路は、近年の入力信号の高速化や電源電圧の低電圧化等により、精度のよい中間信号を得ようとした場合に問題があった。すなわち、図２に示す従来のタイミング信号発生回路は、例えば、差動対トランジスタ１３３，１３４による差動アンプ形式で動作するようになっており、負荷トランジスタ１３１，１３２に電流を流すことで出力クロック（位相合成信号θ，θＸ）を出力するようになっている。具体的に、出力クロックθ（θＸ）発生のプロセスは、例えば、次の通りである。
【００３４】
まず、出力電圧（合成信号の電圧）の降下は、入力トランジスタ１３３（１３４）がオンし、重み付けされた電流源１３６で決定する電流値が負荷トランジスタ１３１（１３２）に流れることで電圧が降下する。一方、出力電圧の上昇は、入力トランジスタ１３３（１３４）がオフし、重み付けされた電流源１３６と関係なく、負荷トランジスタ１３１（１３２）の持つインピーダンスおよび寄生容量等で決まる時定数により電圧が上昇する。
【００３５】
すなわち、出力電圧は、降下する方向は重み付け電流に依存するが、上昇する方向は重み付け電流と関係が無く、そのため、波形の歪が生じる。さらに、出力電圧の上昇方向は、θ＝Ｔ−ｘの動作原理の式が成立しないことになり、精度のよい中間信号（合成信号：タイミング信号）を得る上で問題があった。
【００３６】
本発明は、上述した従来技術が有する課題に鑑み、簡単な構成でしかも高精度にタイミング信号を発生することができるタイミング信号発生回路の提供を目的とする。
【００３７】
【課題を解決するための手段】
本発明の第１の形態によれば、位相の異なる複数の入力信号を受け取って中間位相のタイミング信号を発生するタイミング信号発生回路であって、複数の電流源、および、該複数の電流源の間に設けられ前記各入力信号により出力の電流極性を切り換える電流極性切換スイッチを有する複数の電流極性切換回路と、重み付けされた該複数の電流極性切換回路の出力を合成した位相合成信号の電圧レベルを補正する電圧レベル補正回路とを備えることを特徴とするタイミング信号発生回路が提供される。
【００３８】
本発明の第２の形態によれば、入力信号のデータを検出および判定するデータ検出判定回路と、該入力信号の変化点を検出および判定する変化点検出判定回路と、該データ検出判定回路および該変化点検出判定回路からの出力を受け取って位相比較を行う位相比較回路と、該位相比較回路の出力を受け取って前記データ検出判定回路に第１の内部クロックを供給すると共に前記変化点検出判定回路に第２の内部クロックを供給するクロック信号発生回路とを備える受信回路が提供される。ここで、クロック信号発生回路は、位相の異なる複数の入力信号を受け取って中間位相のタイミング信号を発生するものであり、複数の電流源、および、該複数の電流源の間に設けられ前記各入力信号により出力の電流極性を切り換える電流極性切換スイッチを有する複数の電流極性切換回路と、重み付けされた該複数の電流極性切換回路の出力を合成した位相合成信号の電圧レベルを補正する電圧レベル補正回路とを備える。
【００３９】
図６は本発明に係るタイミング信号発生回路の原理構成を示すブロック図であり、特に、位相合成回路の要部を概念的に示すものである。図６において、参照符号ＣＳＯは合成信号出力端子、３１〜３４は電流極性切換回路、３５は電圧レベル補正回路、そして、３６は合成ノードＮｃｓ（合成信号出力線）に寄生する容量を示している。なお、図６の原理構成はシングルエンドのものを示しているが、後述するように、差動構成とすることができるのはいうまでもない。
【００４０】
図６に示されるように、本発明に係るタイミング信号発生回路（位相合成回路）は、図２に示す従来のタイミング信号発生回路１０３における位相合成回路１０３ａに相当するものであり、異なる位相信号φ０，φ１，φ０Ｘ，φ１Ｘがそれぞれ供給された複数の電流極性切換回路３１，３２，３３，３４、および、電圧レベル補正回路３５を備えている。ここで、信号φ０，φ１，φ０Ｘ，φ１Ｘは、位相が互いに９０°異なる四相クロックであり、例えば、クロック信号φ０は０°の位相、クロック信号φ１は９０°の位相、クロック信号φ０Ｘは１８０°の位相、そして、クロック信号φ１Ｘは２７０°の位相を有する信号である。なお、各電流極性切換回路３１〜３４には、例えば、図２におけるＤ／Ａコンバータ１０３ｂの出力である重み信号（ＷＳ）が供給され、各入力信号（四相クロックφ０，φ１，φ０Ｘ，φ１Ｘ）に対する重み付けが行われるようになっている。
【００４１】
各電流極性切換回路３１〜３４は同様の構成とされ、電流源切換スイッチ３１１、高電位電源線（第１の電源線）Ｖｄｄと電流源切換スイッチ３１１との間に設けられた吐出型電流源（第１の電流源）３１２、および、電流源切換スイッチ３１１と低電位電源線（第２の電源線）Ｖｓｓとの間に設けられた吸込型電流源（第２の電流源）３１３を備えている。この重み付けされた複数の電流極性切換回路３１〜３４の出力は合成され、電圧レベル補正回路３５による電圧レベルの補正が行われた後、合成ノードＮｃｓから合成信号として出力される。なお、図６では、四相クロックφ０，φ０Ｘ，φ１，φ１Ｘを入力信号とする４つの電流極性切換回路３１〜３４が設けられているが、本発明のタイミング信号発生回路（位相合成回路）はこの構成に限定されないのはいうまでもない。
【００４２】
各電流極性切換回路３１（３２，３３，３４）は、例えば、入力信号φ０（φ０Ｘ，φ１，φ１Ｘ）が低レベル『Ｌ』の時には合成ノードＮｃｓに向かって電流を吐き出す方向（正の電流方向）に流し、また、入力信号φ０が高レベル『Ｈ』の時には合成ノードＮｃｓから電流を吸い込む方向（負の電流方向）に流すようになっている。
【００４３】
各電流極性切換回路３１（３２〜３４）の出力は、その電流極性切換回路３１の電流源３１２，３１３に対して重み付けすることで、各入力信号φ０（φ１，φ０Ｘ，φ１Ｘ）の位相を持ち、且つ、電流源３１２，３１３で規定される電流値の重みを有する電流信号を生成する。これにより、位相合成回路（信号合成回路）１０３ａとしては、合成ノードＮｃｓで重み付けされた各電流極性切換回路３１〜３４の出力電流信号の和が得られる。ここで、合成ノードＮｃｓで得られた電流信号の和は、構成デバイスや配線などの寄生容量にチャージ／ディスチャージされ、正の電流方向の時には上昇方向となる電圧信号が合成信号出力端子ＣＳＯに生成され、また、負の電流方向の時には下降方向となる電圧信号が合成信号出力端子ＣＳＯに生成される。
【００４４】
以上において、電流極性切換回路３１は、電流源（吐出型電流源および吸込型電流源）３１２，３１３、並びに、スイッチ（電流源切換スイッチ）３１１のみで構成されており、また、電流源３１２，３１３の出力インピーダンスは高いので合成信号出力端子ＣＳＯの電圧レベルは安定し難い。そのため、電圧レベル補正回路３５により電圧レベルを特定の電圧値に規定することで、安定した電圧の位相合成信号を得るようになっている。
【００４５】
このように、本発明によれば、位相合成信号の電圧は、上昇方向も降下方向も重み付け電流源の電流値で決定するため、簡単な構成でしかも高精度の中間信号（タイミング信号）を発生することができる。
【００４６】
【発明の実施の形態】
以下、本発明に係るタイミング信号発生回路の各実施例を、添付図面を参照して詳述する。
【００４７】
図７は本発明に係るタイミング信号発生回路の第１実施例を示すブロック回路図である。
【００４８】
図７に示されるように、本第１実施例のタイミング信号発生回路（位相合成回路）において、電流極性切換回路３１（３２〜３４も同様）は、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）３１２ａ，３１２ｂ、および、Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）３１１，３１３ａ，３１３ｂ，３１３ｃを備えている。
【００４９】
本第１実施例のタイミング信号発生回路の電流極性切換回路３１において、ＮＭＯＳトランジスタ３１１が電流源切換スイッチに対応し、ＰＭＯＳトランジスタ３１２ａが吐出型電流源に対応し、そして、ＮＭＯＳトランジスタ３１３ａが吸込型電流源に対応している。また、電圧レベル補正回路３５は、高電位電源線Ｖｄｄと低電位電源線Ｖｓｓとの間に直列に接続された抵抗素子３５１および３５２を備え、これら抵抗素子３５１および３５２で分割された電圧が合成信号出力線（合成ノードＮｃｓ、および、合成信号出力端子ＣＳＯ）に印加されるようになっている。なお、図７において、合成信号出力線の寄生容量は省略されている。
【００５０】
ここで、重み信号（電流）ＷＳは、ダイオード接続されたトランジスタ３１３ｃのドレインおよびゲートに供給され、このトランジスタ３１３ｃとカレントミラー接続されたトランジスタ３１３ｂおよび３１３ａにミラーリングされる。また、トランジスタ３１３ｂを流れる電流は、トランジスタ３１２ｂを流れ、このトランジスタ３１２ｂとカレントミラー接続されたトランジスタ３１２ａにミラーリングされる。このようにして、重み信号（電流）ＷＳによる重み付けされた電流源３１２ａおよび３１３ａを流れる電流は、ゲートに供給されたクロック信号（入力信号）φ０により制御される電流源切換スイッチ３１１により制御される。
【００５１】
図８〜図１０は図７のタイミング信号発生回路の動作を説明するための図であり、図８は電流極性切換回路３１における電流源切換スイッチ３１１、吐出型電流源３１２ａおよび吸込型電流源３１３ａを示し、図９は入力信号φ０および出力信号（出力電流）ｏｕｔの関係を示し、そして、図１０はＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの動作特性（ＩＤ−ＶＤＳ特性）を示している。
【００５２】
図８（ａ）および図９に示されるように、入力端子（トランジスタ３１１のゲート）に低レベル『Ｌ』のクロック信号（入力信号）φ０が入力されると、ＮＭＯＳトランジスタ（電流源切換スイッチ）３１１がオフし、この電流源切換スイッチ３１１と高電位電源線Ｖｄｄとの間に設けられた吐出型電流源３１２ａを介して出力端子ｏｕｔ（合成ノードＮｃｓ）に向かって（正の電流方向に）電流が流れる。
【００５３】
ここで、吐出型電流源３１２ａの電流値に対して、吸込型電流源３１３ａの電流値を大きく（例えば、２倍程度）になるように、カレントミラー比を設定していた場合、トランジスタ３１１のゲートに高レベル『Ｈ』の入力信号φ０が入力されると、電流源切換スイッチ３１１がオンし、吐出型電流源３１２ａ、電流源切換スイッチ３１１および吸込型電流源３１３ａを介して低電位電源線Ｖｓｓに向かって（負の電流方向に）電流が流れる。それと共に、出力端子ｏｕｔ（合成ノードＮｃｓ）から電流切換スイッチ３１１および吸込型電流源３１３ａを介して、低電位電源線Ｖｓｓに向かって（負の電流方向に）電流が流れる。このとき、出力端子ｏｕｔに現れる電流は、吐出型電流源３１２ａで決まる電流値で、電流の向きだけが変化する。なお、出力端子ｏｕｔ（合成信号出力信号線）側における寄生容量３６を考慮すると、入力信号φ０が低レベル『Ｌ』から高レベル『Ｈ』に変化するときには、寄生容量３６に蓄積された電荷が出力端子ｏｕｔ側から吸込型電流源３１３ａを介して低電位電源線Ｖｓｓに向かって流れることになる。
【００５４】
また、タイミング信号発生回路全体の動作をみると、複数の電流極性切換回路３１〜３４の構成が同一であれば、吐出型電流源３１２ａおよび吸込型電流源３１３ａの電流値のみで決まる電流信号が合成ノードＮｃｓで得られることになり、結果として、高精度な中間信号（タイミング信号）を発生することが可能になる。
【００５５】
次に、電圧レベル補正回路３５について説明する。
【００５６】
まず、電流極性切換回路３１中の電流源トランジスタ３１２ａ，３１３ａの特性について考察する。図１０に示されるように、ソース−ドレイン間電圧ＶＤＳに対するドレイン電流ＩＤの特性は、高電位電源電圧（Ｖｄｄ）および低電位電源電圧（Ｖｓｓ）の近傍で線形領域となって定電流性を示さない。そのため、位相合成信号の電圧レベルは、電流源トランジスタ（ＰＭＯＳトランジスタ３１２ａおよびＮＭＯＳトランジスタ３１３ａ）の飽和領域内にある必要があり、換言すると、電流源トランジスタ３１２ａ，３１３ａの飽和領域内であればどこでもよいことになる。
【００５７】
ここで、電流源のインピーダンスは非常に高いため、例えば、図７に示すような簡素な抵抗分割回路（電圧レベル補正回路３５）で実現することができる。なお、上述したように、位相合成信号の電圧レベルは、電流源トランジスタ３１２ａ，３１３ａの飽和領域内であればどこでもよいため、例えば、後述する図１１に示すような様々な構成を適用することが可能である。
【００５８】
図１１は図７のタイミング信号発生回路（位相合成回路）における電圧レベル補正回路の変形例を示す図である。
【００５９】
図１１（ａ）に示す電圧レベル補正回路３５は、図７の電圧レベル補正回路における抵抗素子３５１および３５２をそれぞれダイオード接続したＰＭＯＳトランジスタおよびＮＭＯＳトランジスタとしたものであり、図１１（ｂ）に示す電圧レベル補正回路３５は、図７の電圧レベル補正回路における抵抗素子３５１を電流源としたものであり、そして、図１１（ｃ）に示す電圧レベル補正回路３５は、図７の電圧レベル補正回路における抵抗素子３５２を電流源としたものである。
【００６０】
図１１（ｄ）に示す電圧レベル補正回路３５は、図７の電圧レベル補正回路における抵抗素子３５１をダイオード接続したＰＭＯＳトランジスタとしたものであり、そして、図１１（ｅ）に示す電圧レベル補正回路３５は、図７の電圧レベル補正回路における抵抗素子３５２をダイオード接続したＮＭＯＳトランジスタとしたものである。このように、電圧レベル補正回路３５は、様々な構成とすることができる。
【００６１】
図１２は本発明に係るタイミング信号発生回路の第２実施例を示すブロック回路図であり、図１３は図１２のタイミング信号発生回路における電流極性切換回路の動作を説明するための図である。
【００６２】
図１２および図１３に示されるように、本第２実施例のタイミング信号発生回路（位相合成回路）は、図６を参照して説明した位相合成回路を差動構成としたものに相当し、差動の合成信号が合成信号出力端子ＣＳＯ，ＣＳＯＸから取り出されるようになっている。すなわち、図６に示す位相合成回路の電流極性切換回路３１における吐出型電流源３１２および電流源切換スイッチ３１１を、差動の入力信号φ０，φ０Ｘに対応した吐出型電流源３１２１，３１２２および電流源切換スイッチ（ＮＭＯＳトランジスタ）３１１１，３１１２として構成し、吐出型電流源３１２１，３１２２とトランジスタ３１１１，３１１２のドレインとの接続ノードから重み付けされた信号を取り出して差動の合成ノードＮｃｓ，ＮｃｓＸに接続するようになっている。なお、本第２実施例では、図６に示す位相合成回路の電流極性切換回路３１における吸込型電流源３１３は共用するように設けられ、トランジスタ３１１１および３１１２のソースは共通接続され、吸込型電流源３１３０を介して低電位電源線Ｖｓｓに接続されている。
【００６３】
図１３に示す電流極性切換回路３１において、正論理の入力信号φ０が高レベル『Ｈ』で負論理の入力信号φ０Ｘが低レベル『Ｌ』のとき、トランジスタ３１１１はオンしてトランジスタ３１１２はオフする。ここで、吐出型電流源３１２１および３１２２の電流値に対して、吸込型電流源３１３０の電流値を大きく（例えば、２倍程度に）なるようにしておくと、前述した図８（ａ）と同様に、トランジスタ（電流源切換スイッチ）３１１２がオフし、この電流源切換スイッチ３１１２と高電位電源線Ｖｄｄとの間に設けられた吐出型電流源３１２２を介して出力端子ｏｕｔ（合成ノードＮｃｓ）に向かって（正の電流方向に）電流が流れる。また、前述した図８（ｂ）と同様に、トランジスタ（電流源切換スイッチ）３１１１がオンし、吐出型電流源３１２１、電流源切換スイッチ３１１１および吸込型電流源３１３０を介して低電位電源線Ｖｓｓに向かって電流が流れる。それと共に、出力端子ｏｕｔ（合成ノードＮｃｓ）から電流源切換スイッチ３１１１および吸込型電流源３１３０を介して低電位電源線Ｖｓｓに向かって（負の電流方向に）電流が流れる。
【００６４】
なお、電圧レベル補正回路３５ａおよび３５ｂは、図７および図１１（ａ）〜図１１（ｅ）に示した各回路構成をそれぞれ適用することができる。
【００６５】
図１４は本発明に係るタイミング信号発生回路の第３実施例を示すブロック回路図である。
【００６６】
図１４と図６との比較から明らかなように、本第３実施例のタイミング信号発生回路（位相合成回路）は、図６の電流極性切換回路３１（３２〜３４）における電流極性切換回路３１１を、ＰＭＯＳトランジスタ３１１ａおよびＮＭＯＳトランジスタ３１１ｂを有するＣＭＯＳインバータで構成したものに相当する。
【００６７】
図１５および図１６は図１４のタイミング信号発生回路における電流極性切換回路の動作を説明するための図である。
【００６８】
まず、図１５（ａ）に示されるように、入力端子（トランジスタ３１１ａおよび３１１ｂのゲート：インバータの入力）に低レベル『Ｌ』のクロック信号（入力信号）φ０が入力されると、ＰＭＯＳトランジスタ３１１ａがオンしてＮＭＯＳトランジスタ３１１ｂがオフし、このトランジスタ３１１のソースと高電位電源線Ｖｄｄとの間に設けられた吐出型電流源３１２を介して出力端子ｏｕｔ（合成ノードＮｃｓ）に向かって（正の電流方向に）電流が流れ、すなわち、吐出型電流源３１２で規定される電流が吐き出される。
【００６９】
一方、トランジスタ３１１ａおよび３１１ｂのゲートに高レベル『Ｈ』の入力信号φ０が入力されると、ＰＭＯＳトランジスタ３１１ａがオフしてＮＭＯＳトランジスタ３１１ｂがオンし、出力端子ｏｕｔ（合成ノードＮｃｓ）から低電位電源線Ｖｓｓに向かって（負の電流方向に）吸込型電流源３１３で規定される電流が吸い込まれる。従って、図１６に示されるように、出力信号（ｏｕｔ）は、入力信号（φ０）の変化により電流＝０を中心として、正の電流方向には吐出型電流源３１２で規定される電流値が出力され、また、負の方向には吸込型電流源３１３で規定される電流値が出力される。
【００７０】
また、タイミング信号発生回路全体でも、電流源（吐出型電流源３１２および吸込型電流源３１３）のみで決まる電流信号が合成ノードＮｃｓで得られることになり、結果として、高精度な中間信号（タイミング信号）を発生することが可能になる。なお、合成信号出力端子ＣＳＯの電圧レベルに関しては、前述した各実施例と同様、電流源トランジスタの飽和領域内にあればよく、また、電圧レベル補正回路３５は、図７および図１１（ａ）〜図１１（ｅ）に示した各回路構成を適用することができる。
【００７１】
図１７は本発明に係るタイミング信号発生回路の第４実施例を示すブロック回路図である。
【００７２】
図１７と図１４との比較から明らかなように、本第４実施例のタイミング信号発生回路（位相合成回路）は、第３実施例のタイミング信号発生回路を差動化したものに相当する。すなわち、各電流極性切換回路３１〜３４は、吐出型電流源３１２、吸込型電流源３１３および２つのインバータ（トランジスタ３１１ａ，３１１ｂおよび３１２ａ，３１２ｂ）を備え、これら電流極性切換回路３１〜３４の出力は、差動の合成ノードＮｃｓ，ＮｃｓＸで合成される。なお、正論理および負論理の各信号に対する動作（電流の流れ）は上述した第３実施例と同様であり、また、電圧レベル補正回路３５ａ，３５ｂも図７および図１１（ａ）〜図１１（ｅ）に示した各回路構成を適用することができる。
【００７３】
図１８は本発明に係るタイミング信号発生回路の第５実施例を示すブロック回路図である。
【００７４】
本第５実施例のタイミング信号発生回路において、電圧レベル補正回路３５は、負帰還回路として構成されており、前述した図１１（ａ）〜図１１（ｅ）に示した回路に比べて、合成ノードＮｃｓ，ＮｃｓＸにおける電圧レベル（差動の合成信号出力端子ＣＳＯ，ＣＳＯＸの中心電圧Ｖｍ）を高精度に所望の電圧レベルに合わせることができるようになっている。
【００７５】
すなわち、図１８に示されるように、電圧レベル補正回路３５は、差動の合成ノードＮｃｓ，ＮｃｓＸにおける電圧レベル（差動合成端子電圧レベル）を監視する電圧レベル監視回路３５１０、および、基準電圧Ｖｒを入力とする差動増幅器（オペアンプ）３５２０を備えて構成される。電圧レベル監視回路３５１０は、合成ノードＮｃｓおよびＮｃｓＸに接続される抵抗素子３５１１および３５１２を備え、これらの抵抗素子３５１１，３５１２により抵抗分割された電圧をオペアンプ３５２０の負入力端子に与えるようになっている。なお、オペアンプ３５２０の正入力端子には基準電圧Ｖｒが入力される。
【００７６】
ここで、２つの抵抗素子３５１１および３５１２の抵抗値を同一とすることにより、電圧レベル監視回路３５１０は、合成ノードＮｃｓ，ＮｃｓＸの中心電圧（差動の合成信号出力端子ＣＳＯ，ＣＳＯＸの中心電圧Ｖｍ）を出力することになる。そして、合成信号出力端子ＣＳＯ，ＣＳＯＸの中心電圧Ｖｍは、オペアンプ３５２０の負入力端子に入力され、この中心電圧Ｖｍが基準電圧に比べて高い場合には、オペアンプ３５２０の出力は低い電位となって中心電圧Ｖｍを降下させる方向に動作し、逆に、中心電圧Ｖｍが元々低い場合には、オペアンプ３５２０の出力は高い電位となって中心電圧Ｖｍを上昇させる方向に動作し、その結果、中心電圧Ｖｍは基準電圧Ｖｒに収束する。なお、中心電圧Ｖｍは、差動の合成信号出力端子ＣＳＯ，ＣＳＯＸの中心値であるため、負帰還の収束と同時に差動合成端子の中心電圧レベルは、基準電圧に収束する。
【００７７】
以上において、各電流極性切換回路３１〜３４には、前述した様々な差動型の電流極性切換回路を適用することができるのはいうまでもない。
【００７８】
図１９は本発明に係るタイミング信号発生回路の第６実施例を示すブロック回路図である。
【００７９】
図１９と図１８との比較から明らかなように、本第６実施例のタイミング信号発生回路の電圧レベル補正回路３５は、上述した第５実施例におけるオペアンプ３５２０の出力により合成ノードＮｃｓ，ＮｃｓＸ（合成信号出力端子ＣＳＯ，ＣＳＯＸ）の中心電圧Ｖｍを直接制御するのではなく、図１７に示す第４実施例の電流極性切換回路（３１）における吐出型電流源３１２に並列に設けた電流補正用ｐＭＯＳトランジスタ３１４を流れる電流を調整することで制御するようになっている。
【００８０】
すなわち、電圧レベル監視回路３５１０は合成ノードＮｃｓ，ＮｃｓＸ（差動の合成信号出力端子ＣＳＯ，ＣＳＯＸ）の中心電圧Ｖｍを出力するが、この中心電圧Ｖｍが基準電圧に比べて高い場合には、オペアンプ３５２０の出力は低い電位となって電流補正用ｐＭＯＳトランジスタ３１４のゲート電圧が低くなる。これにより、電流補正用ｐＭＯＳトランジスタ３１４に電流が流れ、電流極性切換回路３１の出力から吐き出される方向の電流が増大し、合成信号出力端子ＣＳＯ，ＣＳＯＸの中心電圧Ｖｍは上昇する。このとき、予め吸込型電流源３１３の電流比を吐出型電流源３１２よりも大きめに設定しておけば、電流補正用ｐＭＯＳトランジスタ３１４に流れる電流が小さい時には中心電圧Ｖｍのレベルが低く、逆に、電流補正用ｐＭＯＳトランジスタ３１４に流れる電流が大きい時には中心電圧Ｖｍのレベルが高くなるように制御することができる。すなわち、合成信号出力端子ＣＳＯ，ＣＳＯＸの中心電圧Ｖｍのレベルを基準電圧に合わせることが可能となる。
【００８１】
図２０は本発明に係るタイミング信号発生回路の第７実施例を示すブロック回路図である。
【００８２】
図２０と図１９との比較から明らかなように、本第７実施例のタイミング信号発生回路の電圧レベル補正回路３５は、上述した第６実施例におけるオペアンプ３５２０の出力を吐出型電流源３１２に並列に設けた電流補正用ｐＭＯＳトランジスタ３１４のゲートに供給するのではなく、吸込型電流源３１３に並列に設けた電流補正用ｎＭＯＳトランジスタ３１５のゲートに供給するようになっている。
【００８３】
なお、本第７実施例では、オペアンプ３５２０の出力により制御するトランジスタがｎＭＯＳトランジスタ３１５となるのに応じて、オペアンプ３５２０の正入力端子には電圧レベル監視回路３５１０の出力が入力され、また、オペアンプ３５２０の負入力端子には基準電圧Ｖｒが入力されるようになっている。さらに、本第７実施例では、予め吐出型電流源３１２の電流比を吸込型電流源３１３よりも大きめに設定しておき、電流補正用ｎＭＯＳトランジスタ３１５に流れる電流が小さい時には中心電圧Ｖｍのレベルが高く、逆に、電流補正用ｎＭＯＳトランジスタ３１５に流れる電流が大きい時には中心電圧Ｖｍのレベルが低くなるように制御することになる。
【００８４】
図２１は本発明に係るタイミング信号発生回路の第８実施例を示すブロック回路図であり、上述した図１９の第６実施例と図２０の第７実施例とを組み合わせたものに相当する。
【００８５】
図２２は本発明に係るタイミング信号発生回路の第９実施例を示すブロック回路図である。
【００８６】
図２２に示されるように、本第９実施例のタイミング信号発生回路において、電圧レベル補正回路３５は、ｐＭＯＳトランジスタ３５０１，３５０２、ｎＭＯＳトランジスタ３５０３，３５０４，３５０５、および、インバータ３５０６を備えて構成されている。ここで、各ｐＭＯＳトランジスタ３５０１，３５０２のゲート幅をそれぞれＷｐ１，Ｗｐ２とし、また、各ｎＭＯＳトランジスタ３５０３，３５０４，３５０５のゲート幅をそれぞれＷｎ１，Ｗｎ２，Ｗｎ３とする。さらに、各ｐＭＯＳトランジスタ３５０１，３５０２を流れる電流をそれぞれＩｐ１，Ｉｐ２とし、また、各ｎＭＯＳトランジスタ３５０３，３５０４，３５０５を流れる電流をそれぞれＩｎ１，Ｉｎ２，Ｉｎ３とする。このとき、各ｐＭＯＳトランジスタ３５０１，３５０２のゲート幅は、Ｗｐ１＝２×Ｗｐ２とされ、また、各ｎＭＯＳトランジスタ３５０３，３５０４，３５０５のゲート幅は、Ｗｎ１＝Ｗｎ２＝Ｗｎ３とされている。
【００８７】
図２２に示す第９実施例のタイミング信号発生回路の電圧レベル補正回路３５において、トランジスタ３５０５のゲートに基準電圧Ｖｒが入力されると、トランジスタ３５０５に電流Ｉｎ３が流れる。トランジスタ３５０２に流れる電流Ｉｐ２は、トランジスタ３５０５の電流Ｉｎ３と同じ（Ｉｐ２＝Ｉｎ３）であり、トランジスタ３５０１はトランジスタ３５０２とカレントミラー接続され、且つ、トランジスタ３５０１のゲート幅Ｗｐ１はトランジスタ３５０２のゲート幅Ｗｐ２の２倍となっているため、トランジスタ３５０１を流れる電流Ｉｐ１は、トランジスタ３５０２を流れる電流Ｉｐ２の２倍（Ｉｐ１＝２×Ｉｐ２）となる。すなわち、トランジスタ３５０１を流れる電流Ｉｐ１は、基準電圧Ｖｒによって規定される。なお、基準電圧Ｖｒは、例えば、Ｖｄｄ／２として設定する。
【００８８】
また、トランジスタ３５０３および３５０４は、そのゲートが合成ノードＮｃｓ，ＮｃｓＸ（差動の合成信号出力端子ＣＳＯ，ＣＳＯＸ）に接続され、合成信号出力端子の差動出力を監視しており、合成信号出力端子ＣＳＯ，ＣＳＯＸの電圧に応じた電流Ｉｎ１およびＩｎ２が流れる。ここで、トランジスタ３５０３および３５０４のドレインは短絡され、これらトランジスタ３５０３および３５０４を流れる電流の和（Ｉｎ１＋Ｉｎ２）が得られる。合成信号出力端子ＣＳＯ，ＣＳＯＸの出力は差動関係にあることからトランジスタ３５０３および３５０４を流れる電流の和（Ｉｎ１＋Ｉｎ２）はほぼ直流の電流となり、この電流の和（Ｉｎ１＋Ｉｎ２）は合成信号出力端子ＣＳＯ，ＣＳＯＸの電圧によって規定される。
【００８９】
このように、基準電圧Ｖｒで規定されるトランジスタ３５０１を流れる電流Ｉｐ１並びに合成信号出力端子ＣＳＯ，ＣＳＯＸの出力電圧によって規定されるトランジスタ３５０３および３５０４を流れる電流の和（Ｉｎ１＋Ｉｎ２）は、インバータ２５０６を介して電圧レベル補正回路３５の出力として取り出され、この電圧レベル補正回路３５の出力が電流極性切換回路（３１）における吐出型電流源３１２に並列に設けた電流補正用ｐＭＯＳトランジスタ３１４のゲートに供給（負帰還接続）されるようになっている。
【００９０】
具体的に、例えば、Ｉｐ１＞Ｉｎ１＋Ｉｎ２の時、すなわち、基準電圧Ｖｒ＞合成信号出力端子ＣＳＯ，ＣＳＯＸの中心電圧Ｖｍの関係にある時には、電圧レベル補正回路３５の出力電圧は高い電圧となり、トランジスタ３１４を流れる電流は小さくなって、中心電圧Ｖｍは基準電圧Ｖｒのレベルに一致するように動作する。逆に、Ｉｐ１＜Ｉｎ１＋Ｉｎ２の時、すなわち、基準電圧Ｖｒ＜中心電圧Ｖｍの関係にある時には、電圧レベル補正回路３５の出力電圧は低い電圧となり、トランジスタ３１４を流れる電流は大きくなって、中心電圧Ｖｍは基準電圧Ｖｒのレベルに一致するように動作する。
【００９１】
図２３は本発明に係るタイミング信号発生回路の第１０実施例を示すブロック回路図である。
【００９２】
図２３と図２２との比較から明らかなように、本第１０実施例のタイミング信号発生回路における電圧レベル補正回路３５は、上述した第９実施例のタイミング信号発生回路のように、電圧レベル補正回路の出力（インバータ３５０６で反転した出力）を電流極性切換回路（３１）における吐出型電流源３１２に並列に設けた電流補正用ｐＭＯＳトランジスタ３１４のゲートに供給するのではなく、抵抗素子３５０７および３５０８を介して合成ノードＮｃｓ，ＮｃｓＸ（合成信号出力端子ＣＳＯ，ＣＳＯＸ）の中心電圧Ｖｍを直接制御するようになっている。
【００９３】
図２４は本発明に係るタイミング信号発生回路の第１１実施例を示すブロック回路図であり、図２５は図２４に示す第１１実施例のタイミング信号発生回路の動作を説明するための図（増幅器のＤＣ特性を示す図）である。
【００９４】
図２４に示されるように、本第１１実施例のタイミング信号発生回路は、位相合成信号を増幅する増幅回路（増幅器）３７と位相合成信号の電圧レベルを補正する電圧レベル補正回路３５を備えて構成される。ここで、本第１１実施例は、例えば、前述した第１実施例〜第３実施例のタイミング信号発生回路に対してそのまま適用することができ、さらに、例えば、第４実施例のような差動型のものに対しても適用することが可能である。
【００９５】
すなわち、電流極性切換回路３１〜３４を用いた信号合成回路（タイミング信号発生回路）の場合、例えば、図７〜図１１を参照した第１実施例の説明でも述べたように、合成信号出力端子ＣＳＯ出力電圧レベルは、電流源トランジスタの飽和領域にあればよいので、その自由度は高い。一方、図２５に示されるように、増幅器は、利得の最も得られる動作点レベルがあり、その動作点レベルは増幅器のＤＣ特性の入力と出力が一致する電圧（動作点電圧）である。また、動作点レベルが増幅器の入出力レベルが一致したレベルであることから、増幅器（または、増幅器に類似した回路）の入出力端子を短絡した回路で、容易に動作点レベルが得られる。
【００９６】
このように、増幅器３７から見ると、入力信号レベルは動作点レベルにある必要があり、電流極性切換回路３１〜３４を用いた信号合成回路の出力レベル（合成信号出力端子ＣＳＯ出力電圧レベル）は自由度が高いため、電圧レベル補正回路３５として、増幅器（インバータ）の入出力を短絡した回路を用いることで、増幅器３７と信号合成回路（電流極性切換回路３１〜３４）のインターフェイスとの整合を容易に取ることができる。
【００９７】
なお、例えば、前述した第５実施例〜第９実施例のような電圧レベル補正回路３５を負帰還の構成とした場合、基準電圧Ｖｒは、増幅器の入出力を短絡した回路の出力を用いればよい。
【００９８】
図２６は本発明に係るタイミング信号発生回路の第１２実施例を示すブロック回路図であり、図２７および図２８は図２６に示す第１２実施例のタイミング信号発生回路の動作を説明するための図である。
【００９９】
図２６と図２４との比較から明らかなように、本第１２実施例のタイミング信号発生回路は、第１１実施例における増幅器３７を多段（図２６では、二段）とし、各増幅器３７−１，３７−２の出力に対してもそれぞれ電圧レベル補正回路３５−１，３５−２を設けるようになっている。なお、増幅器の段数は、二段に限定されないのはいうまでもない。
【０１００】
まず、図２７を参照して、増幅器３７−１，３７−２として通常のインバータ回路を用いる場合の問題を説明する。図２７（ａ）は、増幅器３７−１（３７−２２）に適用されるｐＭＯＳトランジスタ３７１およびｎＭＯＳトランジスタ３７２で構成されるインバータ回路を示し、図２７（ｂ）はインバータ回路を適用した場合の問題を説明するための図である。
【０１０１】
図２７（ａ）および図２７（ｂ）に示されるように、増幅器３７−１（３７−２２）としての通常のインバータ回路を適用すると、インバータ回路はＤＣ利得が非常に高く、また、動作点電圧の誤差許容範囲が非常に狭いため、入力電圧振幅が小さい場合には出力に信号が現れないことになる。すなわち、負帰還構成の電圧レベル補正回路を用いた場合には、比較的高精度な位相合成信号の電圧レベルが得られるものの、１／（負帰還ループのオープン利得）の誤差が発生するため、その誤差が動作点電圧の誤差許容範囲を逸脱してしまう恐れがある。
【０１０２】
そこで、図２６に示す本第１２実施例のタイミング信号発生回路では、低利得化した増幅器３７−１，３７−２を多段に設ける。ここで、各増幅器３７−１，３７−２は、図２８（ａ）に示されるように、インバータ回路を構成するｐＭＯＳトランジスタ３７１およびｎＭＯＳトランジスタ３７２に加えて、ダイオード接続されたｐＭＯＳトランジスタ３７３およびｎＭＯＳトランジスタ３７４を備えている。これにより、増幅器３７−１，３７−２を低利得化することができる。
【０１０３】
次に、図２８（ａ）および図２８（ｂ）を参照し、インバータ回路の低利得化に関してｎＭＯＳトランジスタに特化して動作点電圧付近の動作を説明する。ここで、各ｐＭＯＳトランジスタ３７１，３７３のゲート幅をそれぞれＷｐ４，Ｗｐ５とし、また、各ｎＭＯＳトランジスタ３７２，３７４のゲート幅をそれぞれＷｎ４，Ｗｎ５とすると共に閾値電圧をＶｔｈとする。さらに、各ｎＭＯＳトランジスタ３７２，３７４を流れる電流をそれぞれＩ１＋Δｉ１，Ｉ２＋Δｉ２とし、また、各ｎＭＯＳトランジスタ３７２，３７４のゲート−ソース間電圧をそれぞれＶｇｓ１，Ｖｇｓ２とする。このとき、各ｎＭＯＳトランジスタ３７２，３７４の相互コンダクタンスｇｍ１，ｇｍ２は以下の式で表される。
【０１０４】
ｇｍ１＝Δｉ１／ΔＶｇｓ１
ｇｍ２＝Δｉ２／ΔＶｇｓ２
ここで、ｎＭＯＳトランジスタ３７２，３７４を流れる電流Ｉ１＋Δｉ１，Ｉ２＋Δｉ２は、ｐＭＯＳトランジスタ３７１，３７３を流れる電流のみであり、ｐＭＯＳトランジスタ３７１，３７３を定電流源とみなすと、ゲート幅Ｗｎ４，Ｗｎ５のトランジスタ（３７２，３７４）の微小電流変化は等しく、Δｉ１＝Δｉ２である。よって、以下の関係式が得られる。
【０１０５】
ｇｍ１・ΔＶｇｓ１＝ｇｍ２・ΔＶｇｓ２
また、ゲート長（Ｌ）を同一サイズとすると、利得Ｇは以下の式で表すことができる。
【０１０６】
ここでは、動作点レベル近傍のみを考察しているので、Ｖｇｓ１＝Ｖｇｓ２であり、
Ｇ＝Ｗｎ４／Ｗｎ５
となり、ゲート幅の比で利得が決定することになる。なお、ｐＭＯＳトランジスタ３７１，３７３に関しても同様であるため、図２８（ａ）に示す増幅器３７−１（３７−２）は、トランジスタのゲート幅の比で利得が規定されることが分かる。
【０１０７】
従って、図２８（ｂ）に示されるように、各トランジスタのゲート幅を調整して増幅器３７−１（３７−２）の利得を低下させることにより、誤差が発生しても動作点電圧の誤差許容範囲を逸脱することがない。
【０１０８】
さらに、図２８（ａ）に示す増幅器３７−１（３７−２）は、ダイオード接続されたトランジスタ３７３，３７４により、出力電圧のレベル補正も行われることになるため、図２６の増幅器３７−１，３７−２として図２８（ａ）の回路を適用すれば、電圧レベル補正回路３５−０，３５−１，３５−２を別に設けなくとも各増幅器の出力段毎に出力電圧レベルの補正が行われることになる。
【０１０９】
図２９は本発明に係るタイミング信号発生回路の第１３実施例を示すブロック回路図である。
【０１１０】
図２９に示されるように、本第１３実施例のタイミング信号発生回路は、各電流極性切換回路３１〜３４として前述した第４実施例の回路を適用し、さらに、増幅回路３７としても上記電流極性切換回路と同様の回路構成を適用したものである。なお、電圧レベル補正回路３５−０ａ，３５−０ｂ；３５−１ａ，３５−１ｂは、増幅回路３７の入力側および出力側の両方に設けるようになっている。
【０１１１】
本第１３実施例のタイミング信号発生回路は、入力端子レベルおよび出力端子レベル共に電圧レベルの要求が少ないため、各回路間のインターフェイスの整合が取りやすいという利点がある。
【０１１２】
図３０は本発明に係るタイミング信号発生回路の第１４実施例を示すブロック回路図である。
【０１１３】
図３０に示されるように、本第１４実施例のタイミング信号発生回路において、増幅回路３７は負帰還型の増幅器として構成されている。すなわち、増幅回路３７は、例えば、図２８（ａ）に示す回路構成を有する増幅器３７０および負帰還用の抵抗素子３７５を備えている。このように、増幅回路３７として負帰還増幅器を適用することにより、安定した増幅率を容易に得ることができる。
【０１１４】
ここで、増幅回路３７の入力（合成ノードＮｃｓ）の電圧を電圧レベル補正回路３５により、ほぼ増幅回路３７（増幅器３７０）の動作点レベルに合わせておけば、一段当りの増幅器の利得を上げても、増幅器の帰還作用によっても動作点レベルの補正が行われるため、出力が無くなるような事態を避けることができる。
【０１１５】
さらに、帰還の無い増幅器を用いると合成ノードＮｃｓ（合成信号出力端子ＣＳＯ）の電圧振幅が大きくなりすぎることもあり、電流源トランジスタの飽和領域以上になってしまった場合には高精度な中間電圧の生成に影響がある。これに対して、本第１４実施例のタイミング信号発生回路のように、増幅回路３７を帰還構成とすることにより、増幅器３７０の入力電圧は出力電圧の１／（増幅器の利得）に圧縮されるため、電流源トランジスタに負担をかけるようなことが生じにくい。
【０１１６】
図３１は本発明に係るタイミング信号発生回路の第１５実施例を示すブロック回路図である。
【０１１７】
図３１に示されるように、本第１５実施例のタイミング信号発生回路において、合成ノードＮｃｓ，ＮｃｓＸは、それぞれ上述した第１４実施例の負帰還型の増幅回路（３７）と同様の増幅回路３７ａ，３７ｂおよびインバータ３８ａ，３８ｂを介して合成信号出力端子ＣＳＯ，ＣＳＯＸに接続されている。さらに、インバータ３８ａ，３８ｂの出力（合成信号出力端子ＣＳＯ，ＣＳＯＸ）は、それぞれ抵抗および容量で構成された平均値検出回路３５１０ａ，３５１０ｂを介してオペアンプ３５０ａ，３５０ｂの一方の入力に供給され、他方の入力に供給された基準電圧発生回路３９からの基準電圧Ｖｒと比較され、そして、オペアンプ３５０ａ，３５０ｂの出力が増幅回路３７ａ，３７ｂの入力に帰還されるようになっている。
【０１１８】
すなわち、平均値検出回路３５１０ａ，３５１０ｂは、高周波をカットすることで信号成分の平滑化を行い、且つ、信号の平均値を得るものである。この平均値検出回路３５１０ａ，３５１０ｂにより得られた平均値電圧は、基準電圧発生回路３９により得られる基準電圧Ｖｒ（増幅器３７０ａ，３７０ｂ）の動作点レベルと一致するようにオペアンプ３５０ａ，３５０ｂが動作し、このような帰還ループにより増幅器３７０ａ，３７０ｂの動作点レベルに安定する。なお、図３１に示す回路では、一段目の増幅器３７０ａ，３７０ｂが帰還構成とされ、且つ、一段目の増幅器の入力が増幅器の動作点レベルにあるため、一段目の増幅器３７０ａ，３７０ｂの出力レベルは動作点レベルを中心に信号を出力する。そして、二段目の増幅器３８ａ，３８ｂは、一段目の増幅器３７０ａ，３７０ｂの動作点レベルに大きな誤差がないので、高利得の増幅が可能となる。さらに、本第１５実施例のタイミング信号発生回路によれば、電圧レベルの検出に平均値検出回路３５１０ａ，３５１０ｂを用いているため、同時にデュティの補正を行うことができる。
【０１１９】
このように、本発明に係る各実施例のタイミング信号発生回路によれば、信号合成回路は電流源だけで決まる電流値を出力し、且つ、合成信号出力端子ＣＳＯ，ＣＳＯＸの電圧振幅が小さい場合でも安定した増幅を行うことができ、その結果、高精度な中間位相の生成が可能となる。
【０１２０】
（付記１） 位相の異なる複数の入力信号を受け取って中間位相のタイミング信号を発生するタイミング信号発生回路であって、
複数の電流源の間に設けられ、前記各入力信号により出力の電流極性を切り換える複数の電流極性切換回路と、
重み付けされた該複数の電流極性切換回路の出力を合成した位相合成信号の電圧レベルを補正する電圧レベル補正回路とを備えることを特徴とするタイミング信号発生回路。
【０１２１】
（付記２） 付記１に記載のタイミング信号発生回路において、前記電圧レベル補正回路は、負帰還回路により構成されることを特徴とするタイミング信号発生回路。
【０１２２】
（付記３） 付記１または２に記載のタイミング信号発生回路において、さらに、
前記位相合成信号を増幅する増幅回路を備え、前記電圧レベル補正回路は、該位相合成信号の電圧レベルを該増幅回路の動作点レベル付近に補正することを特徴とするタイミング信号発生回路。
【０１２３】
（付記４） 付記３に記載のタイミング信号発生回路において、前記増幅回路は、従属接続された複数段の増幅器を備え、前記電圧レベル補正回路は、該各増幅器の出力毎に電圧レベルの補正を行うことを特徴とするタイミング信号発生回路。
【０１２４】
（付記５） 付記３に記載のタイミング信号発生回路において、前記増幅回路は、負帰還型の増幅器を備えることを特徴とするタイミング信号発生回路。
【０１２５】
（付記６） 付記４または５に記載のタイミング信号発生回路において、前記電圧レベル補正回路は、前記タイミング信号の出力電圧の平均値を検出し、該タイミング信号の出力電圧の平均値を前記増幅器の動作点レベル付近に補正することを特徴とするタイミング信号発生回路。
【０１２６】
（付記７） 付記１に記載のタイミング信号発生回路において、該タイミング信号発生回路は差動のタイミング信号を発生し、前記電圧レベル補正回路は、
前記差動のタイミング信号の電圧レベルを監視する電圧レベル監視回路と、
該電圧レベル監視回路の出力および基準電圧に応じて前記差動のタイミング信号の中心電圧を制御する中心電圧制御回路とを備えることを特徴とするタイミング信号発生回路。
【０１２７】
（付記８） 付記７に記載のタイミング信号発生回路において、前記中心電圧制御回路は、前記差動のタイミング信号の中心電圧を直接制御することを備えることを特徴とするタイミング信号発生回路。
【０１２８】
（付記９） 付記７に記載のタイミング信号発生回路において、前記中心電圧制御回路は、前記各電流極性切換回路における電流を調整して前記差動のタイミング信号の中心電圧を制御することを特徴とするタイミング信号発生回路。
【０１２９】
（付記１０） 付記９に記載のタイミング信号発生回路において、前記中心電圧制御回路は、前記各電流極性切換回路における電流源に対して並列に設けた電流補正用トランジスタ３１４を流れる電流を調整して前記差動のタイミング信号の中心電圧を制御することを特徴とするタイミング信号発生回路。
【０１３０】
（付記１１） 付記１に記載のタイミング信号発生回路において、前記各電流極性切換回路は、
第１の電源線に接続された第１の電流源と、
第２の電源線に接続された第２の電流源と、
前記第１および第２の電流源に接続され、電流極性を切り換える電流極性切換スイッチとを備えることを特徴とするタイミング信号発生回路。
【０１３１】
（付記１２） 付記１１に記載のタイミング信号発生回路において、
前記第１の電源線は高電位電源線であり、前記第２の電源線は低電位電源線であり、且つ、
前記第１の電流源は前記高電位電源線から前記電流極性切換スイッチに向けて電流を吐き出す吐出型電流源であり、且つ、前記第２の電流源は、該電流極性切換スイッチから前記低電位電源線に向けて電流を吸い込む吸込型電流源であることを特徴とするタイミング信号発生回路。
【０１３２】
（付記１３） 入力信号のデータを検出および判定するデータ検出判定回路と、
該入力信号の変化点を検出および判定する変化点検出判定回路と、
該データ検出判定回路および該変化点検出判定回路からの出力を受け取って位相比較を行う位相比較回路と、
該位相比較回路の出力を受け取って前記データ検出判定回路に第１の内部クロックを供給すると共に前記変化点検出判定回路に第２の内部クロックを供給するクロック信号発生回路とを備える受信回路であって、
前記クロック信号発生回路が、付記１〜１２のいずれか１項に記載のタイミング信号発生回路であることを特徴とする受信回路。
【０１３３】
【発明の効果】
以上、詳述したように、本発明に係るタイミング信号発生回路（受信回路）は、簡単な構成でしかも高精度にタイミング信号を発生することができる。
【図面の簡単な説明】
【図１】クロック復元回路を含む受信回路の一例を概略的に示すブロック図である。
【図２】図１の受信回路における従来のタイミング信号発生回路の一例を示すブロック回路図である。
【図３】図２のタイミング信号発生回路の動作を説明するための波形図である。
【図４】クロック復元回路を含む受信回路の例を概略的に示すブロック図である。
【図５】受信回路における各信号のタイミングを示す図である。
【図６】本発明に係るタイミング信号発生回路の原理構成を示すブロック図である。
【図７】本発明に係るタイミング信号発生回路の第１実施例を示すブロック回路図である。
【図８】図７のタイミング信号発生回路の動作を説明するための図（その１）である。
【図９】図７のタイミング信号発生回路の動作を説明するための図（その２）である。
【図１０】図７のタイミング信号発生回路の動作を説明するための図（その３）である。
【図１１】図７のタイミング信号発生回路における電圧レベル補正回路の変形例を示す図である。
【図１２】本発明に係るタイミング信号発生回路の第２実施例を示すブロック回路図である。
【図１３】図１２のタイミング信号発生回路における電流極性切換回路の動作を説明するための図である。
【図１４】本発明に係るタイミング信号発生回路の第３実施例を示すブロック回路図である。
【図１５】図１４のタイミング信号発生回路における電流極性切換回路の動作を説明するための図（その１）である。
【図１６】図１４のタイミング信号発生回路における電流極性切換回路の動作を説明するための図（その２）である。
【図１７】本発明に係るタイミング信号発生回路の第４実施例を示すブロック回路図である。
【図１８】本発明に係るタイミング信号発生回路の第５実施例を示すブロック回路図である。
【図１９】本発明に係るタイミング信号発生回路の第６実施例を示すブロック回路図である。
【図２０】本発明に係るタイミング信号発生回路の第７実施例を示すブロック回路図である。
【図２１】本発明に係るタイミング信号発生回路の第８実施例を示すブロック回路図である。
【図２２】本発明に係るタイミング信号発生回路の第９実施例を示すブロック回路図である。
【図２３】本発明に係るタイミング信号発生回路の第１０実施例を示すブロック回路図である。
【図２４】本発明に係るタイミング信号発生回路の第１１実施例を示すブロック回路図である。
【図２５】図２４に示す第１１実施例のタイミング信号発生回路の動作を説明するための図である。
【図２６】本発明に係るタイミング信号発生回路の第１２実施例を示すブロック回路図である。
【図２７】図２６に示す第１２実施例のタイミング信号発生回路の動作を説明するための図（その１）である。
【図２８】図２６に示す第１２実施例のタイミング信号発生回路の動作を説明するための図（その２）である。
【図２９】本発明に係るタイミング信号発生回路の第１３実施例を示すブロック回路図である。
【図３０】本発明に係るタイミング信号発生回路の第１４実施例を示すブロック回路図である。
【図３１】本発明に係るタイミング信号発生回路の第１５実施例を示すブロック回路図である。
【符号の説明】
３１〜３４…電流極性切換回路
３５…電圧レベル補正回路
３６…寄生容量
１０１…データ検出判定回路
１１１〜１１４…データ検出ユニット
１０２…変化点検出判定回路
１２１〜１２４…変化点検出ユニット
１０３…位相可変タイミング信号発生回路
１０３ａ…位相合成回路（位相ミキサー）
１０３ｂ…ディジタル・アナログ変換器（Ｄ／Ａコンバータ）
１０３ｃ…増幅回路
１０４…位相比較回路
３１１…電流源切換スイッチ
３１２…吐出型電流源（第１の電流源）
３１３…吸込型電流源（第２の電流源）
３５１０…電圧レベル監視回路
３５２０…オペアンプ
ＣＬＫｂ；ＣＬＫｂ１，ＣＬＫｂ２，ＣＬＫｂ３，ＣＬＫｂ４…変化点検出ユニット制御信号（変化点検出用クロック）
ＣＬＫｄ；ＣＬＫｄ１，ＣＬＫｄ２，ＣＬＫｄ３，ＣＬＫｄ４…データ検出ユニット制御信号（データ検出用クロック）
ＣＳＯ；ＣＳＯ，ＣＳＯＸ…合成信号出力端子
Ｎｃｓ；Ｎｃｓ，ＮｃｓＸ…合成ノード
Ｖｄｄ…高電位電源線（第１の電源線）
Ｖｍ…合成信号出力端子の中心電圧
Ｖｒ…基準電圧
Ｖｓｓ…低電位電源線（第２の電源線）
φ０，φ０Ｘ，φ１，φ１Ｘ…クロック（四相クロック）
θ，θＸ…出力クロック
【発明の属する技術分野】
本発明は、位相インターポレートするタイミング信号発生回路および該タイミング信号発生回路を備えた受信回路に関し、特に、複数のＬＳＩチップ間や１つのチップ内における複数の素子や回路ブロック間の信号伝送、或いは、複数のボード間や複数の匡体間の信号伝送を高速化するためのタイミング信号発生回路に関する。
【０００２】
近年、コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上しており、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の半導体記憶装置やプロセッサ等の性能向上は目を見張るものがある。そして、この半導体記憶装置やプロセッサ等の性能向上に伴って、各部品或いは要素間の信号伝送速度を向上させなければ、システムの性能を向上させることができないという事態になって来ている。
【０００３】
具体的に、例えば、ＤＲＡＭ等の主記憶装置とプロセッサとの間（ＬＳＩ間）の信号伝送速度がコンピュータ全体の性能向上の妨げになりつつある。さらに、サーバと主記憶装置或いはネットワークを介したサーバ間といった匡体やボード（プリント配線基板）間の信号伝送だけでなく、半導体チップの高集積化並びに大型化等により、チップ間の信号伝送やチップ内における素子や回路ブロック間での信号伝送においても信号伝送速度の向上が必要になって来ている。
【０００４】
そこで、基準クロックに同期して所定の位相差を有する複数のタイミング信号を、簡単な構成でしかも高精度に発生することのできるタイミング信号発生回路の提供が要望されている。
【０００５】
【従来の技術】
ＬＳＩ間の信号伝送を高速化するには、送られて来る信号に対して受信回路が正確なタイミングで動作する（データの検出および判定を行う）ことが必要である。従来、このような正確なタイミングのクロック（内部クロック）を発生させるために、帰還ループ型のクロック発生回路（位相可変タイミング信号発生回路）を用いたクロック復元回路を信号受信回路に設ける手法が知られている。ここで、クロック復元における位相可変の重みの値は、例えば、外部からの入力クロックと内部クロックとの位相比較を行う位相比較回路から発生される（例えば、特許文献１および特許文献２参照）。
【０００６】
図１はクロック復元回路を含む受信回路の一例を概略的に示すブロック図である。図１において、参照符号１０１はデータ検出判定回路、１０２は変化点検出判定回路、１０３はタイミング信号発生回路（位相可変タイミング信号発生回路：位相インターポレータ）、そして、１０４は位相比較回路を示している。また、参照符号ＤＩＬはデータ入力ライン、ＤＯＬはデータ出力ライン、ＤＣＬはデータ検出用クロックライン、ＢＣＬは変化点検出用クロックライン、そして、ＦＬはフィードバックラインを示している。
【０００７】
図１に示されるように、受信回路（クロック復元回路）は、タイミング信号発生回路１０３に対して基準クロックを与え、その入力された基準クロックに重み付き和を積分および増幅することで重み（ＷＳ）の値に対応した位相のクロック（ＣＬＫｄ，ＣＬＫｂ）を発生し、データ検出用クロックＣＬＫｄをデータ検出判定回路１０１に供給すると共に、変化点検出用クロックＣＬＫｂを変化点検出判定回路１０２に供給する。
【０００８】
ここで、データ検出用クロックＣＬＫｄは、入力信号の再生（検出）を行うためのタイミング信号であり、また、変化点検出用クロックＣＬＫｂは、入力信号の変化点を検出するためのタイミング信号である。なお、データ検出用クロックＣＬＫｄと変化点検出用クロックＣＬＫｂとの位相差は、例えば、入力信号１ビットの９０°程度に相当する位相関係になるようにされている。
【０００９】
位相比較回路１０４は、入力されたデータ検出判定回路１０１および変化点検出判定回路１０２の出力を比較処理して、フィードバックラインＦＬを介してフィードバック信号（制御信号）をタイミング信号発生回路１０３にフィードバック（帰還）する。
【００１０】
帰還ループの動作は、データ検出判定回路１０１は、タイミング信号発生回路１０３の出力であるデータ検出用クロックＣＬＫｄに基づいて入力信号を再生し、また、変化点検出判定回路１０２はタイミング信号発生回路１０３の出力である変化点検出用クロックＣＬＫｂに基づいて入力信号の変化点を検出する。
【００１１】
位相比較回路１０４は、データ検出判定回路１０１の出力と変化点検出判定回路１０２の出力とを比較し、タイミング信号（データ検出用クロックＣＬＫｄおよび変化点検出用クロックＣＬＫｂ）が適正な位相にあるかどうかを判定し、位相を進めるか、或いは、遅らせるかの位相制御信号をタイミング信号発生回路１０３に出力する。さらに、タイミング信号発生回路１０３は、位相比較回路１０４からの位相制御信号に応じて位相補正を行い、新たな位相のタイミング信号（ＣＬＫｄ，ＣＬＫｂ）を各検出判定回路（１０１，１０２）に出力する。
【００１２】
以上の動作を繰り返すことにより帰還ループは、後述する図５に示すように変化点検出用クロックＣＬＫｂ（ＣＬＫｂ１〜ＣＬＫｂ４）が入力信号の変化点付近に収束する。ここで、入力信号１ビットに対して９０°の位相差のあるデータ検出用クロックＣＬＫｄ（ＣＬＫｄ１〜ＣＬＫｄ４）は、入力信号の中央の位相関係となり、正確なタイミングで信号の再生を行うことができる。
【００１３】
以上の帰還ループを実現するためには、高精度のタイミング信号を発生することが可能なタイミング信号発生回路が必要となる。なお、クロック復元回路（クロックリカバリー回路）は、入力信号からデータ検出用のクロックを復元する点に注目して与えた名称であり、また、受信回路は、復元されたクロックを用いてデータ検出判定回路が入力信号のデータを検出および判定して出力する点に注目して与えたものである。
【００１４】
図２は図１の受信回路における従来のタイミング信号発生回路１０３の一例を示すブロック回路図であり、図３は図２のタイミング信号発生回路の動作を説明するための波形図である。図２において、参照符号１０３ａは位相合成回路（位相ミキサー）、１０３ｂはディジタル・アナログ変換器（Ｄ／Ａコンバータ）、そして、１０３ｃは増幅回路を示している。
【００１５】
位相合成回路１０３ａは、例えば、四相クロック（基準クロック）φ０，φ０Ｘ，φ１，φ１Ｘ、並びに、Ｄ／Ａコンバータ１０３ｂの出力を受け取って、重み（Ｄ／Ａコンバータ１０３ｂの出力）ＷＳを各基準クロックに与えることにより、該各基準クロックの中間の位相を有する出力クロックθ（θＸ）を、増幅回路１０３ｃを介して出力する。ここで、四相クロックは、周波数が等しく位相が互いに９０°異なるクロックであり、クロックφ０はクロックφ０Ｘと位相が１８０°異なり、また、クロックφ１はクロックφ１Ｘと位相が１８０°異なっている。
【００１６】
すなわち、図２に示されるように、位相合成回路１０３ａは、四相クロックφ０，φ０Ｘ，φ１，φ１Ｘを入力とする４つの差動対トランジスタ１３３，１３４、全ての差動対トランジスタに対して共通に設けられた負荷トランジスタ１３１，１３２、および、各差動対トランジスタにそれぞれ設けられ、Ｄ／Ａコンバータ１０３ｂの出力に応じてバイアス電流の値を変化させて重み付けを行う電流源トランジスタ１３６（１３５）を備えている。ここで、差動アンプ（差動入力トランジスタ）を流れる電流の制御を行うバイアス電流源トランジスタ１３６は、Ｄ／Ａコンバータ１０３ｂの出力により電流が制御されるトランジスタ１３５とカレントミラー接続されている。
【００１７】
さらに、位相合成回路１０３ａにおいて、四相クロックφ０，φ０Ｘ，φ１，φ１Ｘ（２つの位相の差動基準クロック）に重みを付けて足し合わされた後、増幅回路１０３ｃを通ることにより、基準クロックの中間位相を得るようになっている。なお、上述したように、Ｄ／Ａコンバータ１０３ｂは、位相比較回路１０４から位相を進めるか或いは遅らせるかを決定する位相制御信号を受け取り、重み付け信号ＷＳを生成する。
【００１８】
図３は図２のタイミング信号発生回路の動作を説明するための波形図であり、位相合成回路１０３ａの動作原理を示すものである。
【００１９】
図３に示されるように、図２のタイミング信号発生回路により、φ０＝ｓｉｎ（ｔ），φ１＝ｃｏｓ（ｔ）とすると、例えば、φ０に（１−ｘ）の重み付けがされ、また、φ１に（ｘ）の重み付けがされて、位相合成された信号（出力クロック）θは、θ＝（１−ｘ）・ｓｉｎ（ｔ）＋ｘ・ｃｏｓ（ｔ）となる。
【００２０】
ここで、時間＝０付近のφ０，φ１が直線的に変化しているとすると、φ０＝Ｔ，φ１＝Ｔ−１となり、出力クロックθは、θ＝（１−ｘ）・Ｔ＋ｘ・（Ｔ−１）＝Ｔ−ｘとなる。これは、重み付け量ｘを直線的に変化させれば、出力クロックθの位相も直線的に変化することを示している。すなわち、基準信号φ０およびφ１に対して重み１−ｘおよびｘの重み付けを行うことにより、これら基準信号φ０およびφ１の中間位相を有する出力クロック（位相合成信号）θを生成することができる。
【００２１】
図４はクロック復元回路を含む受信回路の例を概略的に示すブロック図であり、４−ｗａｙ×２型のインターリーブ回路として構成したものである。図４において、参照符号１１１〜１１４はデータ検出ユニット、１２１〜１２４は変化点検出ユニット、１０３はタイミング信号発生回路、そして、１０４は位相比較回路を示している。
【００２２】
図４に示されるように、受信回路は、タイミング信号発生回路１０３に対して２組の差動クロック（φ０，φ０Ｘ；φ１，φ１Ｘ）を４位相の入力信号（四相クロック）として与え、そのタイミング信号発生回路１０３によりそれらの入力信号の重み付き和を積分および増幅し、重みの値に対応した位相のクロック（ＣＬＫｄ，ＣＬＫｂ）を発生している。
【００２３】
クロックＣＬＫｄは、データ検出ユニット（データ検出判定回路）１１１〜１１４に与えられるもので、例えば、それぞれ９０°の位相差を有する４つのデータ検出ユニット制御信号ＣＬＫｄ１，ＣＬＫｄ２，ＣＬＫｄ３，ＣＬＫｄ４により構成される。
【００２４】
クロックＣＬＫｂは、変化点検出ユニット（変化点検出判定回路）１２１〜１２４に与えられるもので、例えば、それぞれ９０°の位相差を有する４つの変化点検出ユニット制御信号ＣＬＫｂ１，ＣＬＫｂ２，ＣＬＫｂ３，ＣＬＫｂ４により構成される。なお、各データ検出ユニット制御信号ＣＬＫｄ１，ＣＬＫｄ２，ＣＬＫｄ３，ＣＬＫｄ４と各変化点検出ユニット制御信号ＣＬＫｂ１，ＣＬＫｂ２，ＣＬＫｂ３，ＣＬＫｂ４とは、それぞれ４５°の位相差を有している。
【００２５】
従って、例えば、入力データラインＤＩＬに対して２．５Ｇ［ｂｐｓ］の速度でデータが供給される場合、各データ検出ユニット１１１〜１１４および変化点検出ユニット１２１〜１２４は、それぞれ６２５ＭＨｚのクロックでインターリーブ動作を行うことになる。
【００２６】
データ検出ユニット１１１〜１１４は、例えば、それぞれ６２５ＭＨｚのクロック（データ検出ユニット制御信号ＣＬＫｄ１，ＣＬＫｄ２，ＣＬＫｄ３，ＣＬＫｄ４）により駆動され、入力データラインＤＩＬに供給された入力信号のデータを検出および判定し、受信データ（再生信号）として出力する。また、データ検出ユニット１１１〜１１４の出力は、位相比較回路１０４にも供給される。
【００２７】
同様に、変化点検出ユニット１２１〜１２４は、例えば、それぞれ６２５ＭＨｚのクロック（変化点検出ユニット制御信号ＣＬＫｂ１，ＣＬＫｂ２，ＣＬＫｂ３，ＣＬＫｂ４）により駆動され、入力データラインＤＩＬに供給された入力信号のデータの変化点を検出および判定して位相比較回路１０４に供給する。
【００２８】
位相比較回路１０４は、入力されたデータ検出ユニット１１１〜１１４および変化点検出ユニット１２１〜１２４の出力を比較処理して、フィードバックラインＦＬを介してフィードバック信号をタイミング信号発生回路１０３に供給（フィードバック）する。
【００２９】
図５は受信回路における各信号のタイミングを示す図であり、入力信号と、図１におけるデータ検出判定回路１０１に供給されるデータ検出用クロックＣＬＫｄおよび変化点検出判定回路１０２に供給される変化点検出用クロックＣＬＫｂの位相関係、或いは、図４における各データ検出ユニット１１１〜１１４に供給されるデータ検出ユニット制御信号ＣＬＫｄ１〜ＣＬＫｄ４および各変化点検出ユニット１２１〜１２４に供給される変化点検出ユニット制御信号ＣＬＫｂ１〜ＣＬＫｂ４の位相関係を示すもので、それぞれ等間隔になっている。すなわち、データ検出用クロックＣＬＫｄ（ＣＬＫｄ１〜ＣＬＫｄ４）と変化点検出用クロックＣＬＫｂ（ＣＬＫｂ１〜ＣＬＫｂ４）とは、入力信号の伝送速度の１ビットに対して９０°の位相差（１／２の位相差）を持たせて等間隔の位相関係になるようにされている。これにより、変化点検出用クロックＣＬＫｂが入力信号の変化点の位相にあるとき、データ検出用クロックＣＬＫｄが入力信号の中央の位相に来ることになる。
【００３０】
なお、図５において、参照符号ＣＬＫｄ−０１は、データ検出判定回路１０１（特定のデータ検出ユニット：例えば、データ検出ユニット１１１）に供給されるデータ検出用クロックＣＬＫｄ（データ検出ユニット制御信号ＣＬＫｄ１）の任意の立ち上がりタイミングを示し、また、ＣＬＫｄ−０２は、そのデータ検出用クロックＣＬＫｄ（データ検出ユニット制御信号ＣＬＫｄ１）の立ち上がりタイミングＣＬＫｄ−０１の直後の立ち上がりタイミングを示している。さらに、参照符号ＣＬＫｂ−０１は、変化点検出判定回路１０２（変化点検出ユニット１２１）に供給される変化点検出用クロックＣＬＫｂ（変化点検出ユニット制御信号ＣＬＫｂ１）において、データ検出用クロックＣＬＫｄ（データ検出ユニット制御信号ＣＬＫｄ１）の立ち上がりタイミングＣＬＫｄ−０１およびＣＬＫｄ−０２の間の立ち上がりタイミングを示している。
【００３１】
【特許文献１】
特願２００２−２５７２４号
【特許文献２】
特開２００２−３１４５１６号公報
【００３２】
【発明が解決しようとする課題】
図２および図３を参照して説明したように、前述した位相合成回路１０３ａにおいて、φ０＝Ｔ，φ１＝Ｔ−１（φ０，φ１が直線的に変化している）とすると、出力クロック（位相合成信号）θは、θ＝Ｔ−ｘとなり、重み付け量ｘを直線的に変化させれば出力クロックθの位相も直線的に変化することが分かる。
【００３３】
しかしながら、図２に示す従来のタイミング信号発生回路は、近年の入力信号の高速化や電源電圧の低電圧化等により、精度のよい中間信号を得ようとした場合に問題があった。すなわち、図２に示す従来のタイミング信号発生回路は、例えば、差動対トランジスタ１３３，１３４による差動アンプ形式で動作するようになっており、負荷トランジスタ１３１，１３２に電流を流すことで出力クロック（位相合成信号θ，θＸ）を出力するようになっている。具体的に、出力クロックθ（θＸ）発生のプロセスは、例えば、次の通りである。
【００３４】
まず、出力電圧（合成信号の電圧）の降下は、入力トランジスタ１３３（１３４）がオンし、重み付けされた電流源１３６で決定する電流値が負荷トランジスタ１３１（１３２）に流れることで電圧が降下する。一方、出力電圧の上昇は、入力トランジスタ１３３（１３４）がオフし、重み付けされた電流源１３６と関係なく、負荷トランジスタ１３１（１３２）の持つインピーダンスおよび寄生容量等で決まる時定数により電圧が上昇する。
【００３５】
すなわち、出力電圧は、降下する方向は重み付け電流に依存するが、上昇する方向は重み付け電流と関係が無く、そのため、波形の歪が生じる。さらに、出力電圧の上昇方向は、θ＝Ｔ−ｘの動作原理の式が成立しないことになり、精度のよい中間信号（合成信号：タイミング信号）を得る上で問題があった。
【００３６】
本発明は、上述した従来技術が有する課題に鑑み、簡単な構成でしかも高精度にタイミング信号を発生することができるタイミング信号発生回路の提供を目的とする。
【００３７】
【課題を解決するための手段】
本発明の第１の形態によれば、位相の異なる複数の入力信号を受け取って中間位相のタイミング信号を発生するタイミング信号発生回路であって、複数の電流源、および、該複数の電流源の間に設けられ前記各入力信号により出力の電流極性を切り換える電流極性切換スイッチを有する複数の電流極性切換回路と、重み付けされた該複数の電流極性切換回路の出力を合成した位相合成信号の電圧レベルを補正する電圧レベル補正回路とを備えることを特徴とするタイミング信号発生回路が提供される。
【００３８】
本発明の第２の形態によれば、入力信号のデータを検出および判定するデータ検出判定回路と、該入力信号の変化点を検出および判定する変化点検出判定回路と、該データ検出判定回路および該変化点検出判定回路からの出力を受け取って位相比較を行う位相比較回路と、該位相比較回路の出力を受け取って前記データ検出判定回路に第１の内部クロックを供給すると共に前記変化点検出判定回路に第２の内部クロックを供給するクロック信号発生回路とを備える受信回路が提供される。ここで、クロック信号発生回路は、位相の異なる複数の入力信号を受け取って中間位相のタイミング信号を発生するものであり、複数の電流源、および、該複数の電流源の間に設けられ前記各入力信号により出力の電流極性を切り換える電流極性切換スイッチを有する複数の電流極性切換回路と、重み付けされた該複数の電流極性切換回路の出力を合成した位相合成信号の電圧レベルを補正する電圧レベル補正回路とを備える。
【００３９】
図６は本発明に係るタイミング信号発生回路の原理構成を示すブロック図であり、特に、位相合成回路の要部を概念的に示すものである。図６において、参照符号ＣＳＯは合成信号出力端子、３１〜３４は電流極性切換回路、３５は電圧レベル補正回路、そして、３６は合成ノードＮｃｓ（合成信号出力線）に寄生する容量を示している。なお、図６の原理構成はシングルエンドのものを示しているが、後述するように、差動構成とすることができるのはいうまでもない。
【００４０】
図６に示されるように、本発明に係るタイミング信号発生回路（位相合成回路）は、図２に示す従来のタイミング信号発生回路１０３における位相合成回路１０３ａに相当するものであり、異なる位相信号φ０，φ１，φ０Ｘ，φ１Ｘがそれぞれ供給された複数の電流極性切換回路３１，３２，３３，３４、および、電圧レベル補正回路３５を備えている。ここで、信号φ０，φ１，φ０Ｘ，φ１Ｘは、位相が互いに９０°異なる四相クロックであり、例えば、クロック信号φ０は０°の位相、クロック信号φ１は９０°の位相、クロック信号φ０Ｘは１８０°の位相、そして、クロック信号φ１Ｘは２７０°の位相を有する信号である。なお、各電流極性切換回路３１〜３４には、例えば、図２におけるＤ／Ａコンバータ１０３ｂの出力である重み信号（ＷＳ）が供給され、各入力信号（四相クロックφ０，φ１，φ０Ｘ，φ１Ｘ）に対する重み付けが行われるようになっている。
【００４１】
各電流極性切換回路３１〜３４は同様の構成とされ、電流源切換スイッチ３１１、高電位電源線（第１の電源線）Ｖｄｄと電流源切換スイッチ３１１との間に設けられた吐出型電流源（第１の電流源）３１２、および、電流源切換スイッチ３１１と低電位電源線（第２の電源線）Ｖｓｓとの間に設けられた吸込型電流源（第２の電流源）３１３を備えている。この重み付けされた複数の電流極性切換回路３１〜３４の出力は合成され、電圧レベル補正回路３５による電圧レベルの補正が行われた後、合成ノードＮｃｓから合成信号として出力される。なお、図６では、四相クロックφ０，φ０Ｘ，φ１，φ１Ｘを入力信号とする４つの電流極性切換回路３１〜３４が設けられているが、本発明のタイミング信号発生回路（位相合成回路）はこの構成に限定されないのはいうまでもない。
【００４２】
各電流極性切換回路３１（３２，３３，３４）は、例えば、入力信号φ０（φ０Ｘ，φ１，φ１Ｘ）が低レベル『Ｌ』の時には合成ノードＮｃｓに向かって電流を吐き出す方向（正の電流方向）に流し、また、入力信号φ０が高レベル『Ｈ』の時には合成ノードＮｃｓから電流を吸い込む方向（負の電流方向）に流すようになっている。
【００４３】
各電流極性切換回路３１（３２〜３４）の出力は、その電流極性切換回路３１の電流源３１２，３１３に対して重み付けすることで、各入力信号φ０（φ１，φ０Ｘ，φ１Ｘ）の位相を持ち、且つ、電流源３１２，３１３で規定される電流値の重みを有する電流信号を生成する。これにより、位相合成回路（信号合成回路）１０３ａとしては、合成ノードＮｃｓで重み付けされた各電流極性切換回路３１〜３４の出力電流信号の和が得られる。ここで、合成ノードＮｃｓで得られた電流信号の和は、構成デバイスや配線などの寄生容量にチャージ／ディスチャージされ、正の電流方向の時には上昇方向となる電圧信号が合成信号出力端子ＣＳＯに生成され、また、負の電流方向の時には下降方向となる電圧信号が合成信号出力端子ＣＳＯに生成される。
【００４４】
以上において、電流極性切換回路３１は、電流源（吐出型電流源および吸込型電流源）３１２，３１３、並びに、スイッチ（電流源切換スイッチ）３１１のみで構成されており、また、電流源３１２，３１３の出力インピーダンスは高いので合成信号出力端子ＣＳＯの電圧レベルは安定し難い。そのため、電圧レベル補正回路３５により電圧レベルを特定の電圧値に規定することで、安定した電圧の位相合成信号を得るようになっている。
【００４５】
このように、本発明によれば、位相合成信号の電圧は、上昇方向も降下方向も重み付け電流源の電流値で決定するため、簡単な構成でしかも高精度の中間信号（タイミング信号）を発生することができる。
【００４６】
【発明の実施の形態】
以下、本発明に係るタイミング信号発生回路の各実施例を、添付図面を参照して詳述する。
【００４７】
図７は本発明に係るタイミング信号発生回路の第１実施例を示すブロック回路図である。
【００４８】
図７に示されるように、本第１実施例のタイミング信号発生回路（位相合成回路）において、電流極性切換回路３１（３２〜３４も同様）は、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）３１２ａ，３１２ｂ、および、Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）３１１，３１３ａ，３１３ｂ，３１３ｃを備えている。
【００４９】
本第１実施例のタイミング信号発生回路の電流極性切換回路３１において、ＮＭＯＳトランジスタ３１１が電流源切換スイッチに対応し、ＰＭＯＳトランジスタ３１２ａが吐出型電流源に対応し、そして、ＮＭＯＳトランジスタ３１３ａが吸込型電流源に対応している。また、電圧レベル補正回路３５は、高電位電源線Ｖｄｄと低電位電源線Ｖｓｓとの間に直列に接続された抵抗素子３５１および３５２を備え、これら抵抗素子３５１および３５２で分割された電圧が合成信号出力線（合成ノードＮｃｓ、および、合成信号出力端子ＣＳＯ）に印加されるようになっている。なお、図７において、合成信号出力線の寄生容量は省略されている。
【００５０】
ここで、重み信号（電流）ＷＳは、ダイオード接続されたトランジスタ３１３ｃのドレインおよびゲートに供給され、このトランジスタ３１３ｃとカレントミラー接続されたトランジスタ３１３ｂおよび３１３ａにミラーリングされる。また、トランジスタ３１３ｂを流れる電流は、トランジスタ３１２ｂを流れ、このトランジスタ３１２ｂとカレントミラー接続されたトランジスタ３１２ａにミラーリングされる。このようにして、重み信号（電流）ＷＳによる重み付けされた電流源３１２ａおよび３１３ａを流れる電流は、ゲートに供給されたクロック信号（入力信号）φ０により制御される電流源切換スイッチ３１１により制御される。
【００５１】
図８〜図１０は図７のタイミング信号発生回路の動作を説明するための図であり、図８は電流極性切換回路３１における電流源切換スイッチ３１１、吐出型電流源３１２ａおよび吸込型電流源３１３ａを示し、図９は入力信号φ０および出力信号（出力電流）ｏｕｔの関係を示し、そして、図１０はＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの動作特性（ＩＤ−ＶＤＳ特性）を示している。
【００５２】
図８（ａ）および図９に示されるように、入力端子（トランジスタ３１１のゲート）に低レベル『Ｌ』のクロック信号（入力信号）φ０が入力されると、ＮＭＯＳトランジスタ（電流源切換スイッチ）３１１がオフし、この電流源切換スイッチ３１１と高電位電源線Ｖｄｄとの間に設けられた吐出型電流源３１２ａを介して出力端子ｏｕｔ（合成ノードＮｃｓ）に向かって（正の電流方向に）電流が流れる。
【００５３】
ここで、吐出型電流源３１２ａの電流値に対して、吸込型電流源３１３ａの電流値を大きく（例えば、２倍程度）になるように、カレントミラー比を設定していた場合、トランジスタ３１１のゲートに高レベル『Ｈ』の入力信号φ０が入力されると、電流源切換スイッチ３１１がオンし、吐出型電流源３１２ａ、電流源切換スイッチ３１１および吸込型電流源３１３ａを介して低電位電源線Ｖｓｓに向かって（負の電流方向に）電流が流れる。それと共に、出力端子ｏｕｔ（合成ノードＮｃｓ）から電流切換スイッチ３１１および吸込型電流源３１３ａを介して、低電位電源線Ｖｓｓに向かって（負の電流方向に）電流が流れる。このとき、出力端子ｏｕｔに現れる電流は、吐出型電流源３１２ａで決まる電流値で、電流の向きだけが変化する。なお、出力端子ｏｕｔ（合成信号出力信号線）側における寄生容量３６を考慮すると、入力信号φ０が低レベル『Ｌ』から高レベル『Ｈ』に変化するときには、寄生容量３６に蓄積された電荷が出力端子ｏｕｔ側から吸込型電流源３１３ａを介して低電位電源線Ｖｓｓに向かって流れることになる。
【００５４】
また、タイミング信号発生回路全体の動作をみると、複数の電流極性切換回路３１〜３４の構成が同一であれば、吐出型電流源３１２ａおよび吸込型電流源３１３ａの電流値のみで決まる電流信号が合成ノードＮｃｓで得られることになり、結果として、高精度な中間信号（タイミング信号）を発生することが可能になる。
【００５５】
次に、電圧レベル補正回路３５について説明する。
【００５６】
まず、電流極性切換回路３１中の電流源トランジスタ３１２ａ，３１３ａの特性について考察する。図１０に示されるように、ソース−ドレイン間電圧ＶＤＳに対するドレイン電流ＩＤの特性は、高電位電源電圧（Ｖｄｄ）および低電位電源電圧（Ｖｓｓ）の近傍で線形領域となって定電流性を示さない。そのため、位相合成信号の電圧レベルは、電流源トランジスタ（ＰＭＯＳトランジスタ３１２ａおよびＮＭＯＳトランジスタ３１３ａ）の飽和領域内にある必要があり、換言すると、電流源トランジスタ３１２ａ，３１３ａの飽和領域内であればどこでもよいことになる。
【００５７】
ここで、電流源のインピーダンスは非常に高いため、例えば、図７に示すような簡素な抵抗分割回路（電圧レベル補正回路３５）で実現することができる。なお、上述したように、位相合成信号の電圧レベルは、電流源トランジスタ３１２ａ，３１３ａの飽和領域内であればどこでもよいため、例えば、後述する図１１に示すような様々な構成を適用することが可能である。
【００５８】
図１１は図７のタイミング信号発生回路（位相合成回路）における電圧レベル補正回路の変形例を示す図である。
【００５９】
図１１（ａ）に示す電圧レベル補正回路３５は、図７の電圧レベル補正回路における抵抗素子３５１および３５２をそれぞれダイオード接続したＰＭＯＳトランジスタおよびＮＭＯＳトランジスタとしたものであり、図１１（ｂ）に示す電圧レベル補正回路３５は、図７の電圧レベル補正回路における抵抗素子３５１を電流源としたものであり、そして、図１１（ｃ）に示す電圧レベル補正回路３５は、図７の電圧レベル補正回路における抵抗素子３５２を電流源としたものである。
【００６０】
図１１（ｄ）に示す電圧レベル補正回路３５は、図７の電圧レベル補正回路における抵抗素子３５１をダイオード接続したＰＭＯＳトランジスタとしたものであり、そして、図１１（ｅ）に示す電圧レベル補正回路３５は、図７の電圧レベル補正回路における抵抗素子３５２をダイオード接続したＮＭＯＳトランジスタとしたものである。このように、電圧レベル補正回路３５は、様々な構成とすることができる。
【００６１】
図１２は本発明に係るタイミング信号発生回路の第２実施例を示すブロック回路図であり、図１３は図１２のタイミング信号発生回路における電流極性切換回路の動作を説明するための図である。
【００６２】
図１２および図１３に示されるように、本第２実施例のタイミング信号発生回路（位相合成回路）は、図６を参照して説明した位相合成回路を差動構成としたものに相当し、差動の合成信号が合成信号出力端子ＣＳＯ，ＣＳＯＸから取り出されるようになっている。すなわち、図６に示す位相合成回路の電流極性切換回路３１における吐出型電流源３１２および電流源切換スイッチ３１１を、差動の入力信号φ０，φ０Ｘに対応した吐出型電流源３１２１，３１２２および電流源切換スイッチ（ＮＭＯＳトランジスタ）３１１１，３１１２として構成し、吐出型電流源３１２１，３１２２とトランジスタ３１１１，３１１２のドレインとの接続ノードから重み付けされた信号を取り出して差動の合成ノードＮｃｓ，ＮｃｓＸに接続するようになっている。なお、本第２実施例では、図６に示す位相合成回路の電流極性切換回路３１における吸込型電流源３１３は共用するように設けられ、トランジスタ３１１１および３１１２のソースは共通接続され、吸込型電流源３１３０を介して低電位電源線Ｖｓｓに接続されている。
【００６３】
図１３に示す電流極性切換回路３１において、正論理の入力信号φ０が高レベル『Ｈ』で負論理の入力信号φ０Ｘが低レベル『Ｌ』のとき、トランジスタ３１１１はオンしてトランジスタ３１１２はオフする。ここで、吐出型電流源３１２１および３１２２の電流値に対して、吸込型電流源３１３０の電流値を大きく（例えば、２倍程度に）なるようにしておくと、前述した図８（ａ）と同様に、トランジスタ（電流源切換スイッチ）３１１２がオフし、この電流源切換スイッチ３１１２と高電位電源線Ｖｄｄとの間に設けられた吐出型電流源３１２２を介して出力端子ｏｕｔ（合成ノードＮｃｓ）に向かって（正の電流方向に）電流が流れる。また、前述した図８（ｂ）と同様に、トランジスタ（電流源切換スイッチ）３１１１がオンし、吐出型電流源３１２１、電流源切換スイッチ３１１１および吸込型電流源３１３０を介して低電位電源線Ｖｓｓに向かって電流が流れる。それと共に、出力端子ｏｕｔ（合成ノードＮｃｓ）から電流源切換スイッチ３１１１および吸込型電流源３１３０を介して低電位電源線Ｖｓｓに向かって（負の電流方向に）電流が流れる。
【００６４】
なお、電圧レベル補正回路３５ａおよび３５ｂは、図７および図１１（ａ）〜図１１（ｅ）に示した各回路構成をそれぞれ適用することができる。
【００６５】
図１４は本発明に係るタイミング信号発生回路の第３実施例を示すブロック回路図である。
【００６６】
図１４と図６との比較から明らかなように、本第３実施例のタイミング信号発生回路（位相合成回路）は、図６の電流極性切換回路３１（３２〜３４）における電流極性切換回路３１１を、ＰＭＯＳトランジスタ３１１ａおよびＮＭＯＳトランジスタ３１１ｂを有するＣＭＯＳインバータで構成したものに相当する。
【００６７】
図１５および図１６は図１４のタイミング信号発生回路における電流極性切換回路の動作を説明するための図である。
【００６８】
まず、図１５（ａ）に示されるように、入力端子（トランジスタ３１１ａおよび３１１ｂのゲート：インバータの入力）に低レベル『Ｌ』のクロック信号（入力信号）φ０が入力されると、ＰＭＯＳトランジスタ３１１ａがオンしてＮＭＯＳトランジスタ３１１ｂがオフし、このトランジスタ３１１のソースと高電位電源線Ｖｄｄとの間に設けられた吐出型電流源３１２を介して出力端子ｏｕｔ（合成ノードＮｃｓ）に向かって（正の電流方向に）電流が流れ、すなわち、吐出型電流源３１２で規定される電流が吐き出される。
【００６９】
一方、トランジスタ３１１ａおよび３１１ｂのゲートに高レベル『Ｈ』の入力信号φ０が入力されると、ＰＭＯＳトランジスタ３１１ａがオフしてＮＭＯＳトランジスタ３１１ｂがオンし、出力端子ｏｕｔ（合成ノードＮｃｓ）から低電位電源線Ｖｓｓに向かって（負の電流方向に）吸込型電流源３１３で規定される電流が吸い込まれる。従って、図１６に示されるように、出力信号（ｏｕｔ）は、入力信号（φ０）の変化により電流＝０を中心として、正の電流方向には吐出型電流源３１２で規定される電流値が出力され、また、負の方向には吸込型電流源３１３で規定される電流値が出力される。
【００７０】
また、タイミング信号発生回路全体でも、電流源（吐出型電流源３１２および吸込型電流源３１３）のみで決まる電流信号が合成ノードＮｃｓで得られることになり、結果として、高精度な中間信号（タイミング信号）を発生することが可能になる。なお、合成信号出力端子ＣＳＯの電圧レベルに関しては、前述した各実施例と同様、電流源トランジスタの飽和領域内にあればよく、また、電圧レベル補正回路３５は、図７および図１１（ａ）〜図１１（ｅ）に示した各回路構成を適用することができる。
【００７１】
図１７は本発明に係るタイミング信号発生回路の第４実施例を示すブロック回路図である。
【００７２】
図１７と図１４との比較から明らかなように、本第４実施例のタイミング信号発生回路（位相合成回路）は、第３実施例のタイミング信号発生回路を差動化したものに相当する。すなわち、各電流極性切換回路３１〜３４は、吐出型電流源３１２、吸込型電流源３１３および２つのインバータ（トランジスタ３１１ａ，３１１ｂおよび３１２ａ，３１２ｂ）を備え、これら電流極性切換回路３１〜３４の出力は、差動の合成ノードＮｃｓ，ＮｃｓＸで合成される。なお、正論理および負論理の各信号に対する動作（電流の流れ）は上述した第３実施例と同様であり、また、電圧レベル補正回路３５ａ，３５ｂも図７および図１１（ａ）〜図１１（ｅ）に示した各回路構成を適用することができる。
【００７３】
図１８は本発明に係るタイミング信号発生回路の第５実施例を示すブロック回路図である。
【００７４】
本第５実施例のタイミング信号発生回路において、電圧レベル補正回路３５は、負帰還回路として構成されており、前述した図１１（ａ）〜図１１（ｅ）に示した回路に比べて、合成ノードＮｃｓ，ＮｃｓＸにおける電圧レベル（差動の合成信号出力端子ＣＳＯ，ＣＳＯＸの中心電圧Ｖｍ）を高精度に所望の電圧レベルに合わせることができるようになっている。
【００７５】
すなわち、図１８に示されるように、電圧レベル補正回路３５は、差動の合成ノードＮｃｓ，ＮｃｓＸにおける電圧レベル（差動合成端子電圧レベル）を監視する電圧レベル監視回路３５１０、および、基準電圧Ｖｒを入力とする差動増幅器（オペアンプ）３５２０を備えて構成される。電圧レベル監視回路３５１０は、合成ノードＮｃｓおよびＮｃｓＸに接続される抵抗素子３５１１および３５１２を備え、これらの抵抗素子３５１１，３５１２により抵抗分割された電圧をオペアンプ３５２０の負入力端子に与えるようになっている。なお、オペアンプ３５２０の正入力端子には基準電圧Ｖｒが入力される。
【００７６】
ここで、２つの抵抗素子３５１１および３５１２の抵抗値を同一とすることにより、電圧レベル監視回路３５１０は、合成ノードＮｃｓ，ＮｃｓＸの中心電圧（差動の合成信号出力端子ＣＳＯ，ＣＳＯＸの中心電圧Ｖｍ）を出力することになる。そして、合成信号出力端子ＣＳＯ，ＣＳＯＸの中心電圧Ｖｍは、オペアンプ３５２０の負入力端子に入力され、この中心電圧Ｖｍが基準電圧に比べて高い場合には、オペアンプ３５２０の出力は低い電位となって中心電圧Ｖｍを降下させる方向に動作し、逆に、中心電圧Ｖｍが元々低い場合には、オペアンプ３５２０の出力は高い電位となって中心電圧Ｖｍを上昇させる方向に動作し、その結果、中心電圧Ｖｍは基準電圧Ｖｒに収束する。なお、中心電圧Ｖｍは、差動の合成信号出力端子ＣＳＯ，ＣＳＯＸの中心値であるため、負帰還の収束と同時に差動合成端子の中心電圧レベルは、基準電圧に収束する。
【００７７】
以上において、各電流極性切換回路３１〜３４には、前述した様々な差動型の電流極性切換回路を適用することができるのはいうまでもない。
【００７８】
図１９は本発明に係るタイミング信号発生回路の第６実施例を示すブロック回路図である。
【００７９】
図１９と図１８との比較から明らかなように、本第６実施例のタイミング信号発生回路の電圧レベル補正回路３５は、上述した第５実施例におけるオペアンプ３５２０の出力により合成ノードＮｃｓ，ＮｃｓＸ（合成信号出力端子ＣＳＯ，ＣＳＯＸ）の中心電圧Ｖｍを直接制御するのではなく、図１７に示す第４実施例の電流極性切換回路（３１）における吐出型電流源３１２に並列に設けた電流補正用ｐＭＯＳトランジスタ３１４を流れる電流を調整することで制御するようになっている。
【００８０】
すなわち、電圧レベル監視回路３５１０は合成ノードＮｃｓ，ＮｃｓＸ（差動の合成信号出力端子ＣＳＯ，ＣＳＯＸ）の中心電圧Ｖｍを出力するが、この中心電圧Ｖｍが基準電圧に比べて高い場合には、オペアンプ３５２０の出力は低い電位となって電流補正用ｐＭＯＳトランジスタ３１４のゲート電圧が低くなる。これにより、電流補正用ｐＭＯＳトランジスタ３１４に電流が流れ、電流極性切換回路３１の出力から吐き出される方向の電流が増大し、合成信号出力端子ＣＳＯ，ＣＳＯＸの中心電圧Ｖｍは上昇する。このとき、予め吸込型電流源３１３の電流比を吐出型電流源３１２よりも大きめに設定しておけば、電流補正用ｐＭＯＳトランジスタ３１４に流れる電流が小さい時には中心電圧Ｖｍのレベルが低く、逆に、電流補正用ｐＭＯＳトランジスタ３１４に流れる電流が大きい時には中心電圧Ｖｍのレベルが高くなるように制御することができる。すなわち、合成信号出力端子ＣＳＯ，ＣＳＯＸの中心電圧Ｖｍのレベルを基準電圧に合わせることが可能となる。
【００８１】
図２０は本発明に係るタイミング信号発生回路の第７実施例を示すブロック回路図である。
【００８２】
図２０と図１９との比較から明らかなように、本第７実施例のタイミング信号発生回路の電圧レベル補正回路３５は、上述した第６実施例におけるオペアンプ３５２０の出力を吐出型電流源３１２に並列に設けた電流補正用ｐＭＯＳトランジスタ３１４のゲートに供給するのではなく、吸込型電流源３１３に並列に設けた電流補正用ｎＭＯＳトランジスタ３１５のゲートに供給するようになっている。
【００８３】
なお、本第７実施例では、オペアンプ３５２０の出力により制御するトランジスタがｎＭＯＳトランジスタ３１５となるのに応じて、オペアンプ３５２０の正入力端子には電圧レベル監視回路３５１０の出力が入力され、また、オペアンプ３５２０の負入力端子には基準電圧Ｖｒが入力されるようになっている。さらに、本第７実施例では、予め吐出型電流源３１２の電流比を吸込型電流源３１３よりも大きめに設定しておき、電流補正用ｎＭＯＳトランジスタ３１５に流れる電流が小さい時には中心電圧Ｖｍのレベルが高く、逆に、電流補正用ｎＭＯＳトランジスタ３１５に流れる電流が大きい時には中心電圧Ｖｍのレベルが低くなるように制御することになる。
【００８４】
図２１は本発明に係るタイミング信号発生回路の第８実施例を示すブロック回路図であり、上述した図１９の第６実施例と図２０の第７実施例とを組み合わせたものに相当する。
【００８５】
図２２は本発明に係るタイミング信号発生回路の第９実施例を示すブロック回路図である。
【００８６】
図２２に示されるように、本第９実施例のタイミング信号発生回路において、電圧レベル補正回路３５は、ｐＭＯＳトランジスタ３５０１，３５０２、ｎＭＯＳトランジスタ３５０３，３５０４，３５０５、および、インバータ３５０６を備えて構成されている。ここで、各ｐＭＯＳトランジスタ３５０１，３５０２のゲート幅をそれぞれＷｐ１，Ｗｐ２とし、また、各ｎＭＯＳトランジスタ３５０３，３５０４，３５０５のゲート幅をそれぞれＷｎ１，Ｗｎ２，Ｗｎ３とする。さらに、各ｐＭＯＳトランジスタ３５０１，３５０２を流れる電流をそれぞれＩｐ１，Ｉｐ２とし、また、各ｎＭＯＳトランジスタ３５０３，３５０４，３５０５を流れる電流をそれぞれＩｎ１，Ｉｎ２，Ｉｎ３とする。このとき、各ｐＭＯＳトランジスタ３５０１，３５０２のゲート幅は、Ｗｐ１＝２×Ｗｐ２とされ、また、各ｎＭＯＳトランジスタ３５０３，３５０４，３５０５のゲート幅は、Ｗｎ１＝Ｗｎ２＝Ｗｎ３とされている。
【００８７】
図２２に示す第９実施例のタイミング信号発生回路の電圧レベル補正回路３５において、トランジスタ３５０５のゲートに基準電圧Ｖｒが入力されると、トランジスタ３５０５に電流Ｉｎ３が流れる。トランジスタ３５０２に流れる電流Ｉｐ２は、トランジスタ３５０５の電流Ｉｎ３と同じ（Ｉｐ２＝Ｉｎ３）であり、トランジスタ３５０１はトランジスタ３５０２とカレントミラー接続され、且つ、トランジスタ３５０１のゲート幅Ｗｐ１はトランジスタ３５０２のゲート幅Ｗｐ２の２倍となっているため、トランジスタ３５０１を流れる電流Ｉｐ１は、トランジスタ３５０２を流れる電流Ｉｐ２の２倍（Ｉｐ１＝２×Ｉｐ２）となる。すなわち、トランジスタ３５０１を流れる電流Ｉｐ１は、基準電圧Ｖｒによって規定される。なお、基準電圧Ｖｒは、例えば、Ｖｄｄ／２として設定する。
【００８８】
また、トランジスタ３５０３および３５０４は、そのゲートが合成ノードＮｃｓ，ＮｃｓＸ（差動の合成信号出力端子ＣＳＯ，ＣＳＯＸ）に接続され、合成信号出力端子の差動出力を監視しており、合成信号出力端子ＣＳＯ，ＣＳＯＸの電圧に応じた電流Ｉｎ１およびＩｎ２が流れる。ここで、トランジスタ３５０３および３５０４のドレインは短絡され、これらトランジスタ３５０３および３５０４を流れる電流の和（Ｉｎ１＋Ｉｎ２）が得られる。合成信号出力端子ＣＳＯ，ＣＳＯＸの出力は差動関係にあることからトランジスタ３５０３および３５０４を流れる電流の和（Ｉｎ１＋Ｉｎ２）はほぼ直流の電流となり、この電流の和（Ｉｎ１＋Ｉｎ２）は合成信号出力端子ＣＳＯ，ＣＳＯＸの電圧によって規定される。
【００８９】
このように、基準電圧Ｖｒで規定されるトランジスタ３５０１を流れる電流Ｉｐ１並びに合成信号出力端子ＣＳＯ，ＣＳＯＸの出力電圧によって規定されるトランジスタ３５０３および３５０４を流れる電流の和（Ｉｎ１＋Ｉｎ２）は、インバータ２５０６を介して電圧レベル補正回路３５の出力として取り出され、この電圧レベル補正回路３５の出力が電流極性切換回路（３１）における吐出型電流源３１２に並列に設けた電流補正用ｐＭＯＳトランジスタ３１４のゲートに供給（負帰還接続）されるようになっている。
【００９０】
具体的に、例えば、Ｉｐ１＞Ｉｎ１＋Ｉｎ２の時、すなわち、基準電圧Ｖｒ＞合成信号出力端子ＣＳＯ，ＣＳＯＸの中心電圧Ｖｍの関係にある時には、電圧レベル補正回路３５の出力電圧は高い電圧となり、トランジスタ３１４を流れる電流は小さくなって、中心電圧Ｖｍは基準電圧Ｖｒのレベルに一致するように動作する。逆に、Ｉｐ１＜Ｉｎ１＋Ｉｎ２の時、すなわち、基準電圧Ｖｒ＜中心電圧Ｖｍの関係にある時には、電圧レベル補正回路３５の出力電圧は低い電圧となり、トランジスタ３１４を流れる電流は大きくなって、中心電圧Ｖｍは基準電圧Ｖｒのレベルに一致するように動作する。
【００９１】
図２３は本発明に係るタイミング信号発生回路の第１０実施例を示すブロック回路図である。
【００９２】
図２３と図２２との比較から明らかなように、本第１０実施例のタイミング信号発生回路における電圧レベル補正回路３５は、上述した第９実施例のタイミング信号発生回路のように、電圧レベル補正回路の出力（インバータ３５０６で反転した出力）を電流極性切換回路（３１）における吐出型電流源３１２に並列に設けた電流補正用ｐＭＯＳトランジスタ３１４のゲートに供給するのではなく、抵抗素子３５０７および３５０８を介して合成ノードＮｃｓ，ＮｃｓＸ（合成信号出力端子ＣＳＯ，ＣＳＯＸ）の中心電圧Ｖｍを直接制御するようになっている。
【００９３】
図２４は本発明に係るタイミング信号発生回路の第１１実施例を示すブロック回路図であり、図２５は図２４に示す第１１実施例のタイミング信号発生回路の動作を説明するための図（増幅器のＤＣ特性を示す図）である。
【００９４】
図２４に示されるように、本第１１実施例のタイミング信号発生回路は、位相合成信号を増幅する増幅回路（増幅器）３７と位相合成信号の電圧レベルを補正する電圧レベル補正回路３５を備えて構成される。ここで、本第１１実施例は、例えば、前述した第１実施例〜第３実施例のタイミング信号発生回路に対してそのまま適用することができ、さらに、例えば、第４実施例のような差動型のものに対しても適用することが可能である。
【００９５】
すなわち、電流極性切換回路３１〜３４を用いた信号合成回路（タイミング信号発生回路）の場合、例えば、図７〜図１１を参照した第１実施例の説明でも述べたように、合成信号出力端子ＣＳＯ出力電圧レベルは、電流源トランジスタの飽和領域にあればよいので、その自由度は高い。一方、図２５に示されるように、増幅器は、利得の最も得られる動作点レベルがあり、その動作点レベルは増幅器のＤＣ特性の入力と出力が一致する電圧（動作点電圧）である。また、動作点レベルが増幅器の入出力レベルが一致したレベルであることから、増幅器（または、増幅器に類似した回路）の入出力端子を短絡した回路で、容易に動作点レベルが得られる。
【００９６】
このように、増幅器３７から見ると、入力信号レベルは動作点レベルにある必要があり、電流極性切換回路３１〜３４を用いた信号合成回路の出力レベル（合成信号出力端子ＣＳＯ出力電圧レベル）は自由度が高いため、電圧レベル補正回路３５として、増幅器（インバータ）の入出力を短絡した回路を用いることで、増幅器３７と信号合成回路（電流極性切換回路３１〜３４）のインターフェイスとの整合を容易に取ることができる。
【００９７】
なお、例えば、前述した第５実施例〜第９実施例のような電圧レベル補正回路３５を負帰還の構成とした場合、基準電圧Ｖｒは、増幅器の入出力を短絡した回路の出力を用いればよい。
【００９８】
図２６は本発明に係るタイミング信号発生回路の第１２実施例を示すブロック回路図であり、図２７および図２８は図２６に示す第１２実施例のタイミング信号発生回路の動作を説明するための図である。
【００９９】
図２６と図２４との比較から明らかなように、本第１２実施例のタイミング信号発生回路は、第１１実施例における増幅器３７を多段（図２６では、二段）とし、各増幅器３７−１，３７−２の出力に対してもそれぞれ電圧レベル補正回路３５−１，３５−２を設けるようになっている。なお、増幅器の段数は、二段に限定されないのはいうまでもない。
【０１００】
まず、図２７を参照して、増幅器３７−１，３７−２として通常のインバータ回路を用いる場合の問題を説明する。図２７（ａ）は、増幅器３７−１（３７−２２）に適用されるｐＭＯＳトランジスタ３７１およびｎＭＯＳトランジスタ３７２で構成されるインバータ回路を示し、図２７（ｂ）はインバータ回路を適用した場合の問題を説明するための図である。
【０１０１】
図２７（ａ）および図２７（ｂ）に示されるように、増幅器３７−１（３７−２２）としての通常のインバータ回路を適用すると、インバータ回路はＤＣ利得が非常に高く、また、動作点電圧の誤差許容範囲が非常に狭いため、入力電圧振幅が小さい場合には出力に信号が現れないことになる。すなわち、負帰還構成の電圧レベル補正回路を用いた場合には、比較的高精度な位相合成信号の電圧レベルが得られるものの、１／（負帰還ループのオープン利得）の誤差が発生するため、その誤差が動作点電圧の誤差許容範囲を逸脱してしまう恐れがある。
【０１０２】
そこで、図２６に示す本第１２実施例のタイミング信号発生回路では、低利得化した増幅器３７−１，３７−２を多段に設ける。ここで、各増幅器３７−１，３７−２は、図２８（ａ）に示されるように、インバータ回路を構成するｐＭＯＳトランジスタ３７１およびｎＭＯＳトランジスタ３７２に加えて、ダイオード接続されたｐＭＯＳトランジスタ３７３およびｎＭＯＳトランジスタ３７４を備えている。これにより、増幅器３７−１，３７−２を低利得化することができる。
【０１０３】
次に、図２８（ａ）および図２８（ｂ）を参照し、インバータ回路の低利得化に関してｎＭＯＳトランジスタに特化して動作点電圧付近の動作を説明する。ここで、各ｐＭＯＳトランジスタ３７１，３７３のゲート幅をそれぞれＷｐ４，Ｗｐ５とし、また、各ｎＭＯＳトランジスタ３７２，３７４のゲート幅をそれぞれＷｎ４，Ｗｎ５とすると共に閾値電圧をＶｔｈとする。さらに、各ｎＭＯＳトランジスタ３７２，３７４を流れる電流をそれぞれＩ１＋Δｉ１，Ｉ２＋Δｉ２とし、また、各ｎＭＯＳトランジスタ３７２，３７４のゲート−ソース間電圧をそれぞれＶｇｓ１，Ｖｇｓ２とする。このとき、各ｎＭＯＳトランジスタ３７２，３７４の相互コンダクタンスｇｍ１，ｇｍ２は以下の式で表される。
【０１０４】
ｇｍ１＝Δｉ１／ΔＶｇｓ１
ｇｍ２＝Δｉ２／ΔＶｇｓ２
ここで、ｎＭＯＳトランジスタ３７２，３７４を流れる電流Ｉ１＋Δｉ１，Ｉ２＋Δｉ２は、ｐＭＯＳトランジスタ３７１，３７３を流れる電流のみであり、ｐＭＯＳトランジスタ３７１，３７３を定電流源とみなすと、ゲート幅Ｗｎ４，Ｗｎ５のトランジスタ（３７２，３７４）の微小電流変化は等しく、Δｉ１＝Δｉ２である。よって、以下の関係式が得られる。
【０１０５】
ｇｍ１・ΔＶｇｓ１＝ｇｍ２・ΔＶｇｓ２
また、ゲート長（Ｌ）を同一サイズとすると、利得Ｇは以下の式で表すことができる。
【０１０６】
Ｇ＝Ｗｎ４／Ｗｎ５
となり、ゲート幅の比で利得が決定することになる。なお、ｐＭＯＳトランジスタ３７１，３７３に関しても同様であるため、図２８（ａ）に示す増幅器３７−１（３７−２）は、トランジスタのゲート幅の比で利得が規定されることが分かる。
【０１０７】
従って、図２８（ｂ）に示されるように、各トランジスタのゲート幅を調整して増幅器３７−１（３７−２）の利得を低下させることにより、誤差が発生しても動作点電圧の誤差許容範囲を逸脱することがない。
【０１０８】
さらに、図２８（ａ）に示す増幅器３７−１（３７−２）は、ダイオード接続されたトランジスタ３７３，３７４により、出力電圧のレベル補正も行われることになるため、図２６の増幅器３７−１，３７−２として図２８（ａ）の回路を適用すれば、電圧レベル補正回路３５−０，３５−１，３５−２を別に設けなくとも各増幅器の出力段毎に出力電圧レベルの補正が行われることになる。
【０１０９】
図２９は本発明に係るタイミング信号発生回路の第１３実施例を示すブロック回路図である。
【０１１０】
図２９に示されるように、本第１３実施例のタイミング信号発生回路は、各電流極性切換回路３１〜３４として前述した第４実施例の回路を適用し、さらに、増幅回路３７としても上記電流極性切換回路と同様の回路構成を適用したものである。なお、電圧レベル補正回路３５−０ａ，３５−０ｂ；３５−１ａ，３５−１ｂは、増幅回路３７の入力側および出力側の両方に設けるようになっている。
【０１１１】
本第１３実施例のタイミング信号発生回路は、入力端子レベルおよび出力端子レベル共に電圧レベルの要求が少ないため、各回路間のインターフェイスの整合が取りやすいという利点がある。
【０１１２】
図３０は本発明に係るタイミング信号発生回路の第１４実施例を示すブロック回路図である。
【０１１３】
図３０に示されるように、本第１４実施例のタイミング信号発生回路において、増幅回路３７は負帰還型の増幅器として構成されている。すなわち、増幅回路３７は、例えば、図２８（ａ）に示す回路構成を有する増幅器３７０および負帰還用の抵抗素子３７５を備えている。このように、増幅回路３７として負帰還増幅器を適用することにより、安定した増幅率を容易に得ることができる。
【０１１４】
ここで、増幅回路３７の入力（合成ノードＮｃｓ）の電圧を電圧レベル補正回路３５により、ほぼ増幅回路３７（増幅器３７０）の動作点レベルに合わせておけば、一段当りの増幅器の利得を上げても、増幅器の帰還作用によっても動作点レベルの補正が行われるため、出力が無くなるような事態を避けることができる。
【０１１５】
さらに、帰還の無い増幅器を用いると合成ノードＮｃｓ（合成信号出力端子ＣＳＯ）の電圧振幅が大きくなりすぎることもあり、電流源トランジスタの飽和領域以上になってしまった場合には高精度な中間電圧の生成に影響がある。これに対して、本第１４実施例のタイミング信号発生回路のように、増幅回路３７を帰還構成とすることにより、増幅器３７０の入力電圧は出力電圧の１／（増幅器の利得）に圧縮されるため、電流源トランジスタに負担をかけるようなことが生じにくい。
【０１１６】
図３１は本発明に係るタイミング信号発生回路の第１５実施例を示すブロック回路図である。
【０１１７】
図３１に示されるように、本第１５実施例のタイミング信号発生回路において、合成ノードＮｃｓ，ＮｃｓＸは、それぞれ上述した第１４実施例の負帰還型の増幅回路（３７）と同様の増幅回路３７ａ，３７ｂおよびインバータ３８ａ，３８ｂを介して合成信号出力端子ＣＳＯ，ＣＳＯＸに接続されている。さらに、インバータ３８ａ，３８ｂの出力（合成信号出力端子ＣＳＯ，ＣＳＯＸ）は、それぞれ抵抗および容量で構成された平均値検出回路３５１０ａ，３５１０ｂを介してオペアンプ３５０ａ，３５０ｂの一方の入力に供給され、他方の入力に供給された基準電圧発生回路３９からの基準電圧Ｖｒと比較され、そして、オペアンプ３５０ａ，３５０ｂの出力が増幅回路３７ａ，３７ｂの入力に帰還されるようになっている。
【０１１８】
すなわち、平均値検出回路３５１０ａ，３５１０ｂは、高周波をカットすることで信号成分の平滑化を行い、且つ、信号の平均値を得るものである。この平均値検出回路３５１０ａ，３５１０ｂにより得られた平均値電圧は、基準電圧発生回路３９により得られる基準電圧Ｖｒ（増幅器３７０ａ，３７０ｂ）の動作点レベルと一致するようにオペアンプ３５０ａ，３５０ｂが動作し、このような帰還ループにより増幅器３７０ａ，３７０ｂの動作点レベルに安定する。なお、図３１に示す回路では、一段目の増幅器３７０ａ，３７０ｂが帰還構成とされ、且つ、一段目の増幅器の入力が増幅器の動作点レベルにあるため、一段目の増幅器３７０ａ，３７０ｂの出力レベルは動作点レベルを中心に信号を出力する。そして、二段目の増幅器３８ａ，３８ｂは、一段目の増幅器３７０ａ，３７０ｂの動作点レベルに大きな誤差がないので、高利得の増幅が可能となる。さらに、本第１５実施例のタイミング信号発生回路によれば、電圧レベルの検出に平均値検出回路３５１０ａ，３５１０ｂを用いているため、同時にデュティの補正を行うことができる。
【０１１９】
このように、本発明に係る各実施例のタイミング信号発生回路によれば、信号合成回路は電流源だけで決まる電流値を出力し、且つ、合成信号出力端子ＣＳＯ，ＣＳＯＸの電圧振幅が小さい場合でも安定した増幅を行うことができ、その結果、高精度な中間位相の生成が可能となる。
【０１２０】
（付記１） 位相の異なる複数の入力信号を受け取って中間位相のタイミング信号を発生するタイミング信号発生回路であって、
複数の電流源の間に設けられ、前記各入力信号により出力の電流極性を切り換える複数の電流極性切換回路と、
重み付けされた該複数の電流極性切換回路の出力を合成した位相合成信号の電圧レベルを補正する電圧レベル補正回路とを備えることを特徴とするタイミング信号発生回路。
【０１２１】
（付記２） 付記１に記載のタイミング信号発生回路において、前記電圧レベル補正回路は、負帰還回路により構成されることを特徴とするタイミング信号発生回路。
【０１２２】
（付記３） 付記１または２に記載のタイミング信号発生回路において、さらに、
前記位相合成信号を増幅する増幅回路を備え、前記電圧レベル補正回路は、該位相合成信号の電圧レベルを該増幅回路の動作点レベル付近に補正することを特徴とするタイミング信号発生回路。
【０１２３】
（付記４） 付記３に記載のタイミング信号発生回路において、前記増幅回路は、従属接続された複数段の増幅器を備え、前記電圧レベル補正回路は、該各増幅器の出力毎に電圧レベルの補正を行うことを特徴とするタイミング信号発生回路。
【０１２４】
（付記５） 付記３に記載のタイミング信号発生回路において、前記増幅回路は、負帰還型の増幅器を備えることを特徴とするタイミング信号発生回路。
【０１２５】
（付記６） 付記４または５に記載のタイミング信号発生回路において、前記電圧レベル補正回路は、前記タイミング信号の出力電圧の平均値を検出し、該タイミング信号の出力電圧の平均値を前記増幅器の動作点レベル付近に補正することを特徴とするタイミング信号発生回路。
【０１２６】
（付記７） 付記１に記載のタイミング信号発生回路において、該タイミング信号発生回路は差動のタイミング信号を発生し、前記電圧レベル補正回路は、
前記差動のタイミング信号の電圧レベルを監視する電圧レベル監視回路と、
該電圧レベル監視回路の出力および基準電圧に応じて前記差動のタイミング信号の中心電圧を制御する中心電圧制御回路とを備えることを特徴とするタイミング信号発生回路。
【０１２７】
（付記８） 付記７に記載のタイミング信号発生回路において、前記中心電圧制御回路は、前記差動のタイミング信号の中心電圧を直接制御することを備えることを特徴とするタイミング信号発生回路。
【０１２８】
（付記９） 付記７に記載のタイミング信号発生回路において、前記中心電圧制御回路は、前記各電流極性切換回路における電流を調整して前記差動のタイミング信号の中心電圧を制御することを特徴とするタイミング信号発生回路。
【０１２９】
（付記１０） 付記９に記載のタイミング信号発生回路において、前記中心電圧制御回路は、前記各電流極性切換回路における電流源に対して並列に設けた電流補正用トランジスタ３１４を流れる電流を調整して前記差動のタイミング信号の中心電圧を制御することを特徴とするタイミング信号発生回路。
【０１３０】
（付記１１） 付記１に記載のタイミング信号発生回路において、前記各電流極性切換回路は、
第１の電源線に接続された第１の電流源と、
第２の電源線に接続された第２の電流源と、
前記第１および第２の電流源に接続され、電流極性を切り換える電流極性切換スイッチとを備えることを特徴とするタイミング信号発生回路。
【０１３１】
（付記１２） 付記１１に記載のタイミング信号発生回路において、
前記第１の電源線は高電位電源線であり、前記第２の電源線は低電位電源線であり、且つ、
前記第１の電流源は前記高電位電源線から前記電流極性切換スイッチに向けて電流を吐き出す吐出型電流源であり、且つ、前記第２の電流源は、該電流極性切換スイッチから前記低電位電源線に向けて電流を吸い込む吸込型電流源であることを特徴とするタイミング信号発生回路。
【０１３２】
（付記１３） 入力信号のデータを検出および判定するデータ検出判定回路と、
該入力信号の変化点を検出および判定する変化点検出判定回路と、
該データ検出判定回路および該変化点検出判定回路からの出力を受け取って位相比較を行う位相比較回路と、
該位相比較回路の出力を受け取って前記データ検出判定回路に第１の内部クロックを供給すると共に前記変化点検出判定回路に第２の内部クロックを供給するクロック信号発生回路とを備える受信回路であって、
前記クロック信号発生回路が、付記１〜１２のいずれか１項に記載のタイミング信号発生回路であることを特徴とする受信回路。
【０１３３】
【発明の効果】
以上、詳述したように、本発明に係るタイミング信号発生回路（受信回路）は、簡単な構成でしかも高精度にタイミング信号を発生することができる。
【図面の簡単な説明】
【図１】クロック復元回路を含む受信回路の一例を概略的に示すブロック図である。
【図２】図１の受信回路における従来のタイミング信号発生回路の一例を示すブロック回路図である。
【図３】図２のタイミング信号発生回路の動作を説明するための波形図である。
【図４】クロック復元回路を含む受信回路の例を概略的に示すブロック図である。
【図５】受信回路における各信号のタイミングを示す図である。
【図６】本発明に係るタイミング信号発生回路の原理構成を示すブロック図である。
【図７】本発明に係るタイミング信号発生回路の第１実施例を示すブロック回路図である。
【図８】図７のタイミング信号発生回路の動作を説明するための図（その１）である。
【図９】図７のタイミング信号発生回路の動作を説明するための図（その２）である。
【図１０】図７のタイミング信号発生回路の動作を説明するための図（その３）である。
【図１１】図７のタイミング信号発生回路における電圧レベル補正回路の変形例を示す図である。
【図１２】本発明に係るタイミング信号発生回路の第２実施例を示すブロック回路図である。
【図１３】図１２のタイミング信号発生回路における電流極性切換回路の動作を説明するための図である。
【図１４】本発明に係るタイミング信号発生回路の第３実施例を示すブロック回路図である。
【図１５】図１４のタイミング信号発生回路における電流極性切換回路の動作を説明するための図（その１）である。
【図１６】図１４のタイミング信号発生回路における電流極性切換回路の動作を説明するための図（その２）である。
【図１７】本発明に係るタイミング信号発生回路の第４実施例を示すブロック回路図である。
【図１８】本発明に係るタイミング信号発生回路の第５実施例を示すブロック回路図である。
【図１９】本発明に係るタイミング信号発生回路の第６実施例を示すブロック回路図である。
【図２０】本発明に係るタイミング信号発生回路の第７実施例を示すブロック回路図である。
【図２１】本発明に係るタイミング信号発生回路の第８実施例を示すブロック回路図である。
【図２２】本発明に係るタイミング信号発生回路の第９実施例を示すブロック回路図である。
【図２３】本発明に係るタイミング信号発生回路の第１０実施例を示すブロック回路図である。
【図２４】本発明に係るタイミング信号発生回路の第１１実施例を示すブロック回路図である。
【図２５】図２４に示す第１１実施例のタイミング信号発生回路の動作を説明するための図である。
【図２６】本発明に係るタイミング信号発生回路の第１２実施例を示すブロック回路図である。
【図２７】図２６に示す第１２実施例のタイミング信号発生回路の動作を説明するための図（その１）である。
【図２８】図２６に示す第１２実施例のタイミング信号発生回路の動作を説明するための図（その２）である。
【図２９】本発明に係るタイミング信号発生回路の第１３実施例を示すブロック回路図である。
【図３０】本発明に係るタイミング信号発生回路の第１４実施例を示すブロック回路図である。
【図３１】本発明に係るタイミング信号発生回路の第１５実施例を示すブロック回路図である。
【符号の説明】
３１〜３４…電流極性切換回路
３５…電圧レベル補正回路
３６…寄生容量
１０１…データ検出判定回路
１１１〜１１４…データ検出ユニット
１０２…変化点検出判定回路
１２１〜１２４…変化点検出ユニット
１０３…位相可変タイミング信号発生回路
１０３ａ…位相合成回路（位相ミキサー）
１０３ｂ…ディジタル・アナログ変換器（Ｄ／Ａコンバータ）
１０３ｃ…増幅回路
１０４…位相比較回路
３１１…電流源切換スイッチ
３１２…吐出型電流源（第１の電流源）
３１３…吸込型電流源（第２の電流源）
３５１０…電圧レベル監視回路
３５２０…オペアンプ
ＣＬＫｂ；ＣＬＫｂ１，ＣＬＫｂ２，ＣＬＫｂ３，ＣＬＫｂ４…変化点検出ユニット制御信号（変化点検出用クロック）
ＣＬＫｄ；ＣＬＫｄ１，ＣＬＫｄ２，ＣＬＫｄ３，ＣＬＫｄ４…データ検出ユニット制御信号（データ検出用クロック）
ＣＳＯ；ＣＳＯ，ＣＳＯＸ…合成信号出力端子
Ｎｃｓ；Ｎｃｓ，ＮｃｓＸ…合成ノード
Ｖｄｄ…高電位電源線（第１の電源線）
Ｖｍ…合成信号出力端子の中心電圧
Ｖｒ…基準電圧
Ｖｓｓ…低電位電源線（第２の電源線）
φ０，φ０Ｘ，φ１，φ１Ｘ…クロック（四相クロック）
θ，θＸ…出力クロック
Claims (10)
- 位相の異なる複数の入力信号を受け取って中間位相のタイミング信号を発生するタイミング信号発生回路であって、
複数の電流源、および、該複数の電流源の間に設けられ前記各入力信号により出力の電流極性を切り換える電流極性切換スイッチを有する複数の電流極性切換回路と、
重み付けされた該複数の電流極性切換回路の出力を合成した位相合成信号の電圧レベルを補正する電圧レベル補正回路とを備えることを特徴とするタイミング信号発生回路。 - 請求項１に記載のタイミング信号発生回路において、前記電圧レベル補正回路は、負帰還回路により構成されることを特徴とするタイミング信号発生回路。
- 請求項１または２に記載のタイミング信号発生回路において、さらに、
前記位相合成信号を増幅する増幅回路を備え、前記電圧レベル補正回路は、該位相合成信号の電圧レベルを該増幅回路の動作点レベル付近に補正することを特徴とするタイミング信号発生回路。 - 請求項３に記載のタイミング信号発生回路において、前記増幅回路は、従属接続された複数段の増幅器を備え、前記電圧レベル補正回路は、該各増幅器の出力毎に電圧レベルの補正を行うことを特徴とするタイミング信号発生回路。
- 請求項３に記載のタイミング信号発生回路において、前記増幅回路は、負帰還型の増幅器を備えることを特徴とするタイミング信号発生回路。
- 請求項４または５に記載のタイミング信号発生回路において、前記電圧レベル補正回路は、前記タイミング信号の出力電圧の平均値を検出し、該タイミング信号の出力電圧の平均値を前記増幅器の動作点レベル付近に補正することを特徴とするタイミング信号発生回路。
- 請求項１に記載のタイミング信号発生回路において、該タイミング信号発生回路は差動のタイミング信号を発生し、前記電圧レベル補正回路は、
前記差動のタイミング信号の電圧レベルを監視する電圧レベル監視回路と、
該電圧レベル監視回路の出力および基準電圧に応じて前記差動のタイミング信号の中心電圧を制御する中心電圧制御回路とを備えることを特徴とするタイミング信号発生回路。 - 請求項１に記載のタイミング信号発生回路において、前記各電流極性切換回路は、
第１の電源線に接続された第１の電流源と、
第２の電源線に接続された第２の電流源と、
前記第１および第２の電流源に接続され、電流極性を切り換える前記電流極性切換スイッチとを備えることを特徴とするタイミング信号発生回路。 - 請求項８に記載のタイミング信号発生回路において、
前記第１の電源線は高電位電源線であり、前記第２の電源線は低電位電源線であり、且つ、
前記第１の電流源は前記高電位電源線から前記電流極性切換スイッチに向けて電流を吐き出す吐出型電流源であり、且つ、前記第２の電流源は、該電流極性切換スイッチから前記低電位電源線に向けて電流を吸い込む吸込型電流源であることを特徴とするタイミング信号発生回路。 - 入力信号のデータを検出および判定するデータ検出判定回路と、
該入力信号の変化点を検出および判定する変化点検出判定回路と、
該データ検出判定回路および該変化点検出判定回路からの出力を受け取って位相比較を行う位相比較回路と、
該位相比較回路の出力を受け取って前記データ検出判定回路に第１の内部クロックを供給すると共に前記変化点検出判定回路に第２の内部クロックを供給するクロック信号発生回路とを備える受信回路であって、
前記クロック信号発生回路が、請求項１〜９のいずれか１項に記載のタイミング信号発生回路であることを特徴とする受信回路。
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