JP2017509959A - ドリフトが低く抑えられ固有のオフセットがキャンセルされた改善された弛緩発振器 - Google Patents

Abstract

記載の例において、弛緩発振回路要素（１０）では、ドリフトが低く抑えられ、固有のオフセットがキャンセルされる。増幅器（１２、Ｒ１）が、第１の電流信号（Ｉ１）を増幅してパルス増幅器出力波形（ＶＯＴＡ１）が提供される。積分器（１４、Ｃ１）が、第２の電流信号（Ｉ２）を積分してランプ出力波形（ＶＯＴＡ２）が提供される。コンパレータ（１６）が、積分器出力波形（ＶＯＴＡ２）を、増幅器出力波形（ＶＯＴＡ１）によって設定される閾値と比較して、第１及び第２の電流信号（Ｉ１、Ｉ２）の極性をスイッチングするために用いられる交番発振器出力（ＶＯＵＴ）が生成される。

Description

弛緩発振器回路は、精確な出力信号周波数を指定する応用例においてクロック信号を提供するために用いられる。多くの弛緩発振器は、リアクタンス構成要素を充電および放電し、充電状態変数を予め設定される閾値と比較することによって動作して、クロックサイクルを定義する双安定出力の状態スイッチングを提供する。しかし、このような回路要素は、コンパレータスイッチングのための閾値を提供するバンドギャップ又は他の基準回路のドリフトによって生じる出力周波数の長期的なドリフトを受けやすい。また、このような回路は、コンパレータのオフセットドリフト作用や電源変動のみならず、時間及び温度変化による増幅器利得劣化によって生じる出力周波数のドリフトを被ることが多い。

記載の例において、弛緩発振回路要素では、ドリフトが低く抑えられ、固有のオフセットがキャンセルされる。パルス増幅器出力波形を提供するため、増幅器が第１の電流信号を増幅する。ランプ出力波形を提供するため、積分器が第２の電流信号を積分する。第１及び第２の電流信号の極性をスイッチングするために用いられる交番発振器出力を生成するため、コンパレータが、積分器出力波形を、増幅器出力波形によって設定される閾値と比較する。これらの電流信号は、整合のため単一の入力電流に基づいて生成され、第１及び第２の信号は、固有オフセットのキャンセルを容易にし、時間及び／又は電源電圧変動による発振器出力周波数ドリフトが緩和されるように、振幅及び交番極性がほぼ等しい。また、増幅器及び積分器回路は同じバイアスノードに接続され、電流信号の交番極性スイッチング及び電流源整合により、付加的な発振器又は他の回路要素を導入することなく、発振器自体のスイッチングを用いて固有オフセットがキャンセルされる。この発振器回路構成により、高精度バンドギャップ回路などのコストをかけずに、抵抗性分割器又は他のバイアス電圧回路要素を使用しやすくなる。或る実施形態では電流ミラー回路要素を用いることにより、単一の入力電流信号に基づくスイッチングされた電流信号を生成しやすくなり、電源レベルとは無関係にレシオメトリック回路設計によって電流整合が提供され、それによって、電源除去比（ＰＳＲＲ）が改善される。また、出力周波数は、増幅器オフセット電圧ドリフト又は他の能動構成要素ドリフト作用を受けずに、受動抵抗性及び容量性構成要素を用いて決定される。そのため、レシオメトリックスケーリングにより、電力消費が低く維持され、完全集積精密発振器に理想的な小さなダイサイズが維持されながら、経時的なオフセット電圧作用及び増幅器利得劣化作用がキャンセルされる。

さらなる記載の例において、発振器回路要素が、第１の電流信号を増幅するためのフィードバック抵抗を備えた第１の増幅器と、第２の電流信号を積分するための第２の増幅器及びフィードバック静電容量を備えた積分器回路とを、増幅器出力と積分器出力の比較に基づいて第１及び第２のレベルの間で交番する発振器出力信号を提供するコンパレータとともに含む。第１及び第２の増幅器は、単一のバイアス電圧に結合される入力を有し、個々の増幅器回路の入力オフセット作用が発振器回路のスイッチング動作によってキャンセルされる。スイッチング可能な電流源回路が、振幅又はレベルがほぼ等しい第１及び第２の電流信号を提供し、自己発振のためコンパレータからの発振器出力信号の遷移に基づいて電流信号の極性を交番させる。スイッチング可能な電流源回路は、第１の電流値の第１及び第２の電流を第１及び第２の増幅器に供給するために、電流ミラー回路要素によって提供される第１及び第２の電流源を含み得る。さらに、電流ミラー回路要素は、第１の電流値の２倍の第３及び第４の電流を取り出す第３及び第４の電流源を提供し、スイッチング回路要素は、増幅器及び積分器回路に提供される電流の極性を効果的に反転するように、第３及び第４の電流源を第１及び第２の増幅器の入力に選択的に接続するように構成される。これにより、増幅器回路からパルス出力波形が生成され、積分器回路からランプ波形出力が生成されて、コンパレータによって比較されて、発振器出力信号が切り替えられ、スイッチング回路要素の状態が交番する。

交番発振器出力信号を生成するために、演算相互コンダクタンス増幅器、整合された電流源、及びスイッチング回路を用いる、増幅器、積分器、及びコンパレータ回路を備えた弛緩発振器回路の実施形態の概略図である。

相互コンダクタンス増幅器の入力オフセット電圧を示す、図１の発振器回路の概略図である。

第１の状態における図１及び図２の発振器回路の動作を示す概略図であり、電流源及びスイッチング回路が、等しい正の電流信号を増幅器及び積分器に供給して積分器コンデンサを充電し、減少するランプ信号及び低閾値信号がコンパレータへの入力として提供される。

第２の状態における図１〜図３の発振器回路の動作を示す概略図であり、電流源及びスイッチング回路が、等しい負の電流信号を増幅器及び積分器から取り出してコンデンサを放電し、増加するランプ信号及び高閾値信号がコンパレータ入力として提供される。

図１〜図４の発振器回路における、増幅器、積分器、及びコンパレータの交番出力波形の波形図である。

単一の入力電流信号に基づいて電流ミラー回路要素を用いて発振器出力信号に従った交番極性の整合された第１及び第２の電流信号を提供するスイッチング可能な電流源回路の実施形態の概略図である。

精密基準電圧を用いる弛緩発振器回路を示す概略図である。

まず図７を参照すると、発振出力電圧ＶＯＵＴを生成するための弛緩発振器回路１００が示されている。発振器１００は、１対の演算相互コンダクタンス増幅器（ＯＴＡ）コンパレータ１０１及び１０２を含む。ＲＳフリップフロップ１０４へのリセット（ＲＳＴ）入力及びセット（ＳＥＴ）入力を提供するために、コンパレータ１０１及び１０２は、対応する第１及び第２のコンデンサＣ１及びＣ２の充電電圧を、バンドギャップ電圧基準回路などの精密基準源１０６からの精密基準電圧閾値（ＶＲＥＦ）と比較する。図７はさらに、それぞれ、コンパレータ１０１及び１０２に関連する入力オフセット電圧１１１及び１１２を示す。フリップフロップ１０４のＱ出力は発振器出力電圧ＶＯＵＴを提供し、主フリップフロップ出力Ｑ及び反転フリップフロップ出力Ｑ’が、１組のスイッチＳ１、Ｓ２、Ｓ３、及びＳ４を動作させて、電流源Ｉ１、Ｉ２、Ｉ３、及びＩ４の選択的接続によってコンデンサＣ１及びＣ２の充電及び放電を制御するために用いられ、それによって、閉ループ自己発振回路が提供される。この回路１００では、非反転コンパレータ入力が、それぞれの電圧オフセット１１１及び１１２によって精密基準電圧ＶＲＥＦからオフセットされる。第１のコンパレータ１０１の反転入力は、スイッチＳ１及びＳ３の交互動作によって電流源Ｉ１又はＩ３に交互に接続され、第２のコンパレータ１０２の反転入力は、スイッチＳ２及びＳ４を介して電流源Ｉ２又はＩ４に交互に接続される。また、スイッチＳ１及びＳ４はフリップフロップ１０４からのＱ’出力によって同時に動作され、スイッチＳ２及びＳ３はＱ出力に従って動作される。このように、電流源（この例ではＩ）、Ｃ１及びＣ２の静電容量、並びに電源電圧ＣＣ、基準電圧ＶＲＥＦ、及びオフセット電圧１１１及び１１２の値に従って決まる動作周波数で自己発振回路が提供される。特に、発振器回路１００の各サイクルの期間Ｔｏｓｃは、下記の式（１）によって記述される。
（１） Tosc=C/I*[2(VCC−VREF)＋Voffsetl＋Voffset2]

上記式（１）に示されるように、発振器回路１００は、電源電圧レベルＶＣＣのみならず、基準電圧ＶＲＥＦ並びにオフセット電圧１１１及び１１２に影響される。また、発振器１００は、回路の様々な構成要素の長期的なドリフトによって生じる発振器周波数変動に影響されやすい。例えば、オフセット電圧１１１及び１１２並びに基準電圧１０６は、様々なエージングメカニズムのため経時的にドリフトする傾向がある。これらのメカニズムでは、これらのドリフト作用は概して無作為である。この点に関して、単体のバンドギャップ基準回路１０６は、最初の６週間の動作で０．５％もドリフトし得る。そのため、バンドギャップ回路１０６によってコンパレータ１０１及び１０２の反転入力に提供される精密閾値基準は、経時的にドリフト又は変動し得、したがって、図７の回路は、潜在的に大きくなり得る経時的発振器周波数変動又はドリフトに影響される。また、コンパレータオフセット電圧１１１及び１１２におけるドリフト作用は、コンデンサＣ１及びＣ２の充電及び放電にも影響し得、潜在的に、出力波形の非対称性が生じ得る。図７の発振器１００の精度及び安定性に対するドリフト作用は、精密基準１０６を用いることによっていくぶん対処され得るが、これにより、製品コストが上昇し、また、長期的なドリフト作用から回路を守ることはできない。この長期的な周波数ドリフトは、埋め込み電子デバイス用の誘導結合電力及び信号伝送回路などの応用例においてこの種類の弛緩発振器設計を用いることを難しくする。というのは、これらの応用例の予測稼働期間が長く、稼働後の交換はリスクが大きいからである。

ここで図１及び図２を参照すると、図１は、演算相互コンダクタンスアンプ（ＯＴＡ）１２、１４、及び１６を用いる弛緩発振器回路の実施形態１０を示し、図２は、発振器１０のＯＴＡ構成要素の内部オフセット電圧４４、４６、及び４８をさらに概略的に示す。ＯＴＡを用いる或る実施形態について図示するが、電圧増幅器、電圧コンパレータなど、増幅器の他の形態が、構成要素１２、１４、及び１６の１つ、幾つか、又は全部に用いられてもよい。例示の発振器回路の実施形態１０は、第１の増幅器１２（ＯＴＡ１）及び増幅器１２のフィードバック経路に接続される抵抗器Ｒ１によって形成される第１の増幅器回路を含んで反転増幅器構成を形成する。この第１の増幅器回路１２、Ｒ１は、第１の回路ノード２２を介して第１の増幅器１２の反転入力（−）で第１の電流信号Ｉ１を受け取り増幅して、増幅器出力ノード２４において第１の増幅器出力信号ＶＯＴＡ１を提供する。抵抗Ｒ１は、例えば発振器１０を実装する集積回路として形成される、単一の抵抗器構成要素とし得るが、又は、２つ以上の抵抗器を任意の適切な直列及び／又は並列構成で接続して、増幅器出力ノード２４と第１のノード２２の間に直接的又は間接的に結合される抵抗Ｒ１を提供することもできる。また、或る実施形態では、抵抗Ｒ１は、トリミング可能又はその他の方式で調整可能とし得る。第１の増幅器１２の非反転（＋）入力は、バイアスノード２０と結合され（例えば、バイアスノード２０に接続され）、バイアスノード２は、バイアスノード２０と接地又は他の定電圧ノード３２との間で結合されるバイアス電圧源３０（ＶＣＭ）によって確立される電圧を有する。

発振器回路１０はさらに、バイアスノード２０と結合される非反転入力及び第２のノード２６と結合される反転入力を備えた第２の増幅器１４（例えば、ＯＴＡ２）と、第２のノード２６と第２の増幅器出力ノード２８の間に結合されるフィードバック静電容量Ｃ１とによって形成される積分器回路を含んで反転積分器回路を形成する。静電容量Ｃ１は、静電容量Ｃ１を提供するため適切な直列及び／又は並列相互接続の１つ又は複数のコンデンサの任意の適切な構成とし得る。また、或る実施形態では、静電容量Ｃ１はトリミング可能又は調整可能とし得る。動作においては、積分器回路１４、Ｃ１は、第２の回路信号１２を第２のノード２６で受け取り積分して、積分器出力信号ＶＯＴＡ２を出力ノード２８におけるランプ波形として提供する。

第３の増幅器１６（ＯＴＡ３）は、ノード２４における第１の増幅器出力信号ＶＯＴＡ１を受け取る第１（＋）の入力、及びノード２８に結合されて第２の増幅器出力信号ＶＯＴＡ２を受け取る第２の（−）入力を有するコンパレータとして用いられる。コンパレータ１６は、発振器出力信号ＶＯＵＴを提供する出力ノード１８と結合される出力を含む。特に、ノード１８における発振器出力信号は、ノード２４における第１の増幅器出力がノード２８における第２の増幅器出力より小さいとき第１のレベル（例えば、この例では低）であり、出力信号ＶＯＵＴは、ノード２４における第１の増幅器の出力がノード２８における第２の増幅器出力より大きいとき異なる第２のレベル（例えば、高）である。

発振器出力信号ＶＯＵＴは、スイッチング回路３１へのスイッチング制御信号として提供され、スイッチング回路３１は、ノード１８における発振器出力信号ＶＯＵＴが第１のレベル（例えば、低）のとき第１の状態で動作し、ＶＯＵＴが第２のレベル（例えば、高）のとき第２の状態で動作する、トランジスタＭＮ１、ＭＮ２、ＭＮ３、及びＭＮ４を含む。ＮチャネルＭＯＳＦＥＴスイッチＭＮ１、ＭＮ２、ＭＮ３、及びＭＮ４を用いる形態を示したが、異なる実施形態では他の種類及び構成のスイッチを用い得る。スイッチング回路３１及び４つの整合電流源ＣＳ１、ＣＳ２、ＣＳ３、及びＣＳ４が共に、第１の状態で作用し得るスイッチング可能な電流源回路を提供して、第１の回路ノード２２に図面で「Ｉ」と示す第１の電流値を有する正の電流信号Ｉ１が供給され、また、第２の回路ノード２６に同じ値Ｉの正の第２の電流信号１２が供給される。そうではなく、スイッチング回路３１が出力信号ＶＯＵＴに従って第２の状態のとき（例えば、この例ではＶＯＵＴが高とき）、このスイッチング可能な電流源回路は、ノード２２から値Ｉを有する負の第１の電流信号Ｉ１を取り出し、また、ノード２６から値Ｉを有する負の第２の電流信号Ｉ２を取り出す。

下記でさらに述べるように、第１及び第２の電流源ＣＳ１及びＣＳ２は互いに整合されて、それぞれ、第１及び第２のノード２２及び２６に値Ｉの実質的に等しい電流を提供する。同様に、第３及び第４の電流源ＣＳ３及びＣＳ４は互いに整合されて、第２の状態においてスイッチング回路３１によって接続されると、それぞれの第１及び第２のノード２２及び２６から値２Ｉのほぼ等しい電流を取り出す。また、出力信号ＶＯＵＴの状態に従ったスイッチング回路３１の動作により、発振器回路１０が自己発振する。その結果、第１の増幅器１２は、第１のノード２２からの交互に供給され取り出される電流信号Ｉ１を増幅して、第１の増幅器出力信号ＶＯＴＡ１を、抵抗Ｒ１両端間の電圧がバイアスノード２０におけるバイアス電圧レベルＶＣＭの上下に遷移するとき交番する第１及び第２のレベルを有するパルス波形として提供する。また、積分器増幅器１４は、第２の電流信号Ｉ２を積分して、第２の増幅器出力信号ＶＯＴＡ２を、交番する負及び正の傾きを有するランプ波形として提供する。これにより、コンパレータ増幅器１６が、積分器増幅器１４からのランプ波形が第１の増幅器１２からのパルス波形より大きい場合には低レベルを有し、逆の場合には高レベルを有する、交番出力を提供する。

積分器信号波形ＶＯＴＡ２は、電流信号Ｉ２の振幅及び静電容量Ｃ１に大きく左右される立ち上がり時間及び立ち下がり時間を有するので、また、パルス波形ＶＯＴＡ１は、主として電流信号Ｉ１及び抵抗Ｒ１に左右される振幅を有するため、回路１０の発振周波数は、主に受動構成要素Ｒ１及びＣ１によって決まる。また、電流源ＣＳ１〜ＣＳ４は互いに整合されるので、発振器回路１０の動作周波数は、電源電圧ＶＣＣにはほぼ無関係である。さらに、図７の発振器１００と異なり、図１及び図２の発振器１０は、増幅器１２、１４、及び１６のオフセット電圧４４、４６、及び４８に無関係な動作発振器周波数を有し、経時的なオフセットに基づくドリフト及びＯＴＡ利得ドリフトの作用には大いに耐性がある。特に、図２に示すように、ＯＴＡ１２、１４、及び１６に関連するオフセット電圧４４（ＶＯＦＦ１）、４６（ＶＯＦＦ２）、及び４８（ＶＯＦＦ３）は、出力ノード１８における発振周波数に影響を及ぼさない。また、Ｃ１の充電電流及び放電電流の複製から生成される局所基準電圧を導入すると、電流信号Ｉ１及びＩ２の幾何学的整合により、受動構成要素Ｒ１及びＣ１の物理的寸法によって主に決まる動作周波数が得られ、それによって、性能（例えば、利得「ｇｍ」）劣化又は増幅器１２、１４、及び１６のドリフトによる何らかの周波数ドリフトが低減又は回避される。

また、このドリフト耐性により、低コストのバイアス電圧源３０を有利に用い得る。低コストバイアス電圧源３０は、或る実施形態では、下記の図６に示すように、電源電圧ＶＣＣに基づいてバイアスノード２０に電圧ＶＣＭを提供するシンプルな抵抗性分割器回路として実施し得る。このように、安定かつ正確な発振器回路性能を犠牲にすることなく、バンドギャップ又は他の精密基準電圧のコスト及び複雑さを回避し得る。また、発振器回路要素１０は、任意の適切なＣＭＯＳプロセスにおいて製造し得、他の回路と容易に集積してコスト及び複雑さが最小のＩＣとし得、長期的な周波数安定性のため電源電圧変動に対する周波数安定性が高め（良好な電源除去比ＰＳＲＲ）られる。１つの非限定的な例において、例えば、受動構成要素Ｒ１及びＣ１は、低温度係数製造処理ステップを用いて製造され得、抵抗器Ｒ１は設計値２１．８ｋΩで形成され、静電容量Ｃ１は比１／４Ｒ１Ｃ１に対して９２ｐＦの未トリミング値を有するトリミング可能なコンデンサバンクとして提供されて、約１．２５ＭＨｚの発振周波数が得、この値は１ＭＨｚにトリミングされ得る。また、一実施形態では、電流「Ｉ」に対する値は、設計値として１０μＡである。しかし、電流源ＣＳ１〜ＣＳ４の整合、及びオフセットキャンセル回路構成によって、発振器周波数は電流「Ｉ」の絶対値と無関係とし得る。

図３〜図６も参照すると、スイッチング回路３１は、スイッチングデバイスの任意の適切な形態を用いて製造し得る。ここで、例示の回路トランジスタＭＮ１〜ＭＮ４はＮチャネルＭＯＳＦＥＴトランジスタである。図３及び図４に示すように、トランジスタＭＮ１及びＭＮ３は、電流源ＣＳ３を、第１の回路ノード２２と又は電源電圧ノード３４（ＶＣＣ）と選択的に結合させるために用いられ、トランジスタＭＮ２及びＭＮ４は、電流源ＣＳ４を、第２の回路ノード２６と又は電源ノード３４と選択的に結合させるように動作する。この例のスイッチングトランジスタＭＮ１及びＭＮ２は、ノード１８からの信号ＶＯＵＴに従って動作され、トランジスタＭＮ３及びＭＮ４は、インバータ４０（図１及び図２）の出力から回路ノード４２に提供されるＶＯＵＴの反転値に従って動作される。このように、スイッチＭＮ１１及びＭＮ３は、単極双投スイッチを効果的に提供する。図３及び図４に概略的に示すトランジスタＭＮ２及びＭＮ４も同様である。

図３及び図４は、２つの出力状態における発振器回路１０の動作を示す。図３は、ノード１８における低出力電圧ＶＯＵＴに対する第１の状態におけるスイッチング回路３１を示す。この状態では、正の第１の電流信号Ｉ１＝Ｉが電流源ＣＳ１から第１のノード２２に提供され（図面で左から右）、より低い電流源ＣＳ３は、値２Ｉのその電流をＶＣＣから第３の回路ノード３６を介して定電圧ノード３２（例えば、接地）に流す。反転増幅器１２は、第１の電流信号Ｉ１を増幅して、ノード２４において低出力電圧をコンパレータ１６への第１の入力として提供する。この状態におけるスイッチング回路３１は、ＣＳ２も接続して、第２の電流信号Ｉ２＝Ｉを第２のノード２６に提供して（図面で左から右）静電容量Ｃ１を充電し、また、第４の電流源ＣＳ４を接続して、その電流（２Ｉ）をＶＣＣから第４の回路ノード３８を介して接地３２に流す。この第１の状態では、積分器回路１４、Ｃ１（反転積分器構成）は、ノード２８においてコンパレータ１６の第２の入力に下方傾斜ランプ信号を提供するために、ＣＳ２からの電流信号Ｉ２を積分する。この例の第１状態のコンパレータ１６は、下向きランプ信号ＶＯＴＡ２がＯＡＴ１の低出力レベル未満に減少するまで、出力ノード１８において低電圧ＶＯＵＴを提供する。

図４に示すように、この遷移が生じると、ノード１８における出力電圧が高になり、それによって、スイッチング回路３１は第２の状態に入る。この状態で、スイッチング回路３１は、第３のノード３６を第１のノード２２と接続し、ＣＳ３はノード２２から接地ノード３２に２Ｉを流し、ＣＳ１は電源ノード３４から第１のノード２２にＩを流し、それによって、沈降の第１の電流信号Ｉ１＝−Ｉ（図面で右から左）が得られる。また、第４のノード３８は、第２のノード２６に接続されてＣＳ４を接続して、ＣＳ２及びＣＳ４が全体として相互作用して、第２の電流信号Ｉ２が−Ｉに等しくなるように、第２のノード２６から電流を取り出す（図面で右から左）。この第２のスイッチング状態では、第１の増幅器１２は、その反転増幅器構成により、ノード２４に高出力信号を提供し、積分器回路１４、Ｃ１は、Ｃ１を放電させる沈降の電流信号を積分して、ノード２８において上向きランプ信号出力波形を提供する。この状況のコンパレータ１６は、立ち上がりランプ信号ＶＯＴＡ２がノード２４における高パルス信号出力を超えるまで、ノード１８において高発振器出力電圧ＶＯＵＴを提供する。そのため、増幅器１２、Ｒ１、積分器１４、Ｃ１、及びコンパレータ１６の回路構成は、ノード２４において、交番パルス信号を、コンパレータ１６によるノード２８における三角波積分器出力信号との比較のための閾値として提供する。

図５はグラフ５０及びグラフ６０を示す。グラフ５０は、第１の増幅器出力信号ＶＯＴＡ１を、概して矩形のパルス波形形状を有する波形５２として示し、さらに積分器出力波形ＶＯＴＡ２を三角波形５４として示す。また、グラフ６０は、発振器回路１０の出力を提供する交番パルス波形形状を有する発振器出力電圧波形６２（ＶＯＵＴ）を示す。図５はさらに、バイアス電圧源３０によって提供される一例のバイアス電圧レベルＶＣＭを示し、これは、この場合、第１の増幅器出力パルス波形５２（ＶＯＴＡ１）の高状態と低状態のほぼ中間である。

図６は、発振器出力信号ＶＯＵＴに従った交番極性の、整合された第１及び第２の電流信号Ｉ１及びＩ２を提供するスイッチング可能な電流源回路の一実施形態を示す。この電流源回路は、この例では電流源ＣＳ５からの値Ｉを有する単一の入力電流信号に基づく電流ミラー回路要素を用いる。ＣＳ５からの電流は、ＮＭＯＳトランジスタＭＮ６、ＭＮ７、ＭＮ８、及びＭＮ９を備えた電流ミラー回路を形成するＮＭＯＳトランジスタＭＮ５を介して流れる。この場合、それぞれ、対応する第３及び第４のノード３６、３８と定電圧接地ノード３２との間の、値２Ｉのほぼ等しい電流を流す電流源ＣＳ３及びＣＳ４を提供するために、トランジスタＭＮ８及びＭＮ９はＭＮ５のサイズの２倍である。この場合のＭＮ６及びＭＮ７を介する電流は、ＭＰ１同様、値「１」を有する。これは、これらのトランジスタのサイズがＭＮ５のサイズと整合されるからである。電流Ｉは、ＭＮ７を介して低電圧カスケード電流源ＭＰ２及びＭＰ３にミラーされ、これはその後、ＭＰ４及びＭＰ５、ＭＰ６及びＭＰ７によって形成される電流源にミラーされる。図６に示すように、第１の電流源ＣＳ１は、ＰＭＯＳトランジスタＭＰ４及びＭＰ５によって形成され、第２の電流源ＣＳ２は、ＰＭＯＳトランジスタＭＰ６及びＭＰ７によって形成される。また、スイッチング回路３１のトランジスタＭＮ１〜ＭＮ４も示されており、インバータ４０がノード４２を介してＭＮ３及びＭＮ４を動作させるため制御信号を提供する。

この構成によって、電流信号Ｉ１及びＩ２は、それぞれ、第１及び第２の回路ノード２２及び２６に提供される。電流信号Ｉ１及びＩ２は、交番極性のほぼ等しい値を有する。ここで、これらの電流「Ｉ」の実際の絶対値は変動し得るが、発振器出力周波数は変化しない。そのため、電流源ＣＳ１とＣＳ２間の整合は、電流ミラー回路要素を構成するトランジスタの相対サイズによって設定される。ＣＳ３及びＣＳ４を形成するトランジスタの整合についても同様である。また、この整合は、様々な回路構成要素のサイズ及び面積を制御することによって製造処理を通して容易に実現され、また、この整合は、時間又は温度或いは電源レベルが変化してもあまり変化又はドリフトしない。そのため、入力源ＣＳ５によって提供される電流「Ｉ」の絶対値に関わらず、第１及び第２の電流信号Ｉ１及びＩ２の整合は経時的にドリフトせず、そのため、いかなる発振器回路出力周波数ドリフトも起こさない。また、電流信号Ｉ１とＩ２の整合は電源電圧にほぼ無関係であり、そのため、発振器出力周波数は、良好な電源除去比を有し、経時的に又は異なる電源レベルで、ドリフト又は変化しない。そのため、発振器回路１０は、図７の設計１００より大きく進歩しており、経時的な発振器出力周波数安定性が大きく改善されている。

図６にさらに示すように、バイアス電圧源３０は、ＶＣＣと接地の間に接続されるＲ２及びＲ３によって形成される抵抗性電圧分割器を用いて、バイアスノード２０において共通モード出力信号ＶＣＭを提供し、電源電圧ＶＣＣから共通モードバイアス電圧ＶＣＭが導出される。バイアス電圧源３０を第１の増幅器１２及び積分器増幅器１４の両方の非反転入力に接続することにより、ＯＴＡ１２及び１４がまとめてバイアスされ、この設計の固有又は組込みオフセット電圧キャンセル態様により、発振器出力周波数が、バイアス電圧レベルＶＣＭに及びＯＴＡ１〜ＯＴＡ３のＯＴＡバイアス電圧４４、４６、及び４８の任意の変化にほぼ無関係となる。その結果、回路周波数安定性は、バイアスノード２０において提供される厳密なＶＣＭレベル又は能動回路１２、１４、及び１６に関連するオフセットドリフト作用に左右されず、低コストの（例えば、抵抗性分割器）回路３０を用い得る。これは、回路の安定性が、図７の場合のように高コストの精密電圧源（例えば、バンドギャップ回路）の使用を必要としないからである。発振器１０の本来のクロックサイクルを用いることによって、弛緩発振器１０は、固有又は組込みオフセット電圧キャンセルを提供し、内部電圧基準の必要性を低減又は解消し、経時的な能動増幅器構成要素１２、１４、及び１６の劣化に関する耐性が高められ、また、電源電圧変動に対する耐性が提供される。Ｃ１の本来の充電及び放電サイクルを用いることによって、ＯＴＡのオフセット電圧は、発振器のスイッチング動作の間、外部オフセットキャンセルを用いずに、発振器回路の自己スイッチング動作を用いて、外部オフセットキャンセルクロックや回路を用いずに、下記にさらに詳細に示すように、自然にキャンセルされる。

発振周波数及び精密なオフセットキャンセルはいずれも、制御性及びドリフト耐性が容易するため、実際には、構成要素の引き込みサイズによって決定される。発振器回路１０は、市販のＣＭＯＳプロセスで実施され得、この回路のＰＳＲＲは０．２５％／Ｖになると予測される。また、弛緩発振器１０は、本体コア温度で１００年の動作時間にわたって０．５％未満の周波数ドリフトを有すると予測される。

図２〜図５を再度参照すると、弛緩発振器１０は、ＯＴＡ１２、１４、及び１６を用いているが、他の実施形態において電圧増幅器及びコンパレータ（例えば、演算増幅器）が用いられ得る。例示実施形態では、ＯＴＡ１２は、電流Ｉ１又はＩ３−Ｉ１にＲ１の抵抗を乗算することによって矩形波形を生成するために用いられ、得られる矩形パルス波形５２（図５）は、出力コンパレータＯＴＡ３ １６のための閾値電圧として働く。ＯＴＡ２ １４は、電流源Ｉ２又はＩ４−Ｉ２からの静電容量Ｃ１にわたる固定電流を積分することによって（パルス閾値と比較するため）三角波形５４を生成するために用いられる。ＯＴＡ１及びＯＴＡ２両方の非反転入力はともに、ノード２０において共通モードバイアス電圧生成器３０に接続されて、ＯＴＡ１２及び１４の各々がそれらの出力の振れに対して十分な余裕を有することが保証される。電流源ＣＳ１及びＣＳ２並びにＣＳ３及びＣＳ４は、それぞれ互いに整合され、ＣＳ３及びＣＳ４は個々にＩ１及びＩ２の電流の２倍の電流を提供する。

スイッチング回路３１の第１のスイッチング状態（図３のＶＯＵＴが低）では、Ｉ１及びＩ２はＯＴＡ１及びＯＴＡ２に流入し、Ｉ２は静電容量Ｃ１を充電する。ここで、各サイクルの充電時間Ｔｏｎは下記の式（２）及び（３）によって与えられる。
（２） (I₂Ton)/C₁＋VOFF2＝2I1R1＋VOFF1＋VOFF3
（３） Ton＝C1(2I1R1＋VOFF1＋VOFF3−VOFF2)/I2

第２のスイッチング回路状態（例えば、図４）では、Ｉ１＝−Ｉ及びＩ２＝−Ｉであり、これらの電流はＯＴＡ１及びＯＴＡ２から流出し、Ｉ２はＣ１を放電する。ここで、各サイクルの放電時間Ｔｏｆｆは下記の式（４）及び（５）によって与えられる。
（４） (((21−I)Toff)/C1)−VOFF2＝2(2I−I)R1−VOFF1−VOFF3
（５） Toff＝[2(2I−I)R1−VOFF1−VOFF3＋VOFF2]C1)/(2I−I)

ＯＴＡ３ １６は、三角波形５４を矩形波形５２と比較し、それに従ってスイッチング回路３１の状態を変更するコンパレータとして動作する。各サイクルの発振器期間は、下記の式（６）によって与えられ、
（６） Ｔｏｎ＋Ｔｏｆｆ＝４Ｒ１Ｃ１
発振器周波数「ｆ」は、下記の式（７）によって与えられる。
（７） ｆ＝１／（４Ｒ１Ｃ１）

先に述べたように、発振器周波数ｆは、主にＲ１及びＣ１の引き出しサイズによって決まり、電源電圧ＶＣＣ、及び能動構成要素１２、１４、及び１６のモデルパラメータと無関係である。上述の式（３）及び（５）〜（７）は、電流ミラー回路要素（例えば、図６）におけるレシオメトリックサイズ設定による電流源ＣＳ１〜ＣＳ４の整合に基づくＯＴＡオフセット電圧４４、４６、及び４８の固有キャンセルを示している。これらの構成要素の引き出しサイズは経時的に変化しないので、したがってこの整合は自然にドリフトを防ぐように作用する。図６の例に示すように、或る実施形態では、約１００年の動作寿命にわたって０．５％未満の周波数ドリフトを実現するために、低電圧カスコード電流ミラーアーキテクチャが用いられ得る。発振周波数の初期精度は、例えば、製造される集積回路におけるＲ１及び／又はＣ１の一方又は両方をトリミング可能又は調整可能な構成要素或いは構成要素群として製造することなどによって、任意のプロセス変動を補償するように最終テスト段階における抵抗Ｒ１及び／又はコンデンサＣ１のサイズを調整することによってさらに改善され得る。また、クロックサイクル時間Ｔｏｎ＋Ｔｏｆｆより約５桁以上短い総遅延時間を有する複数のＯＴＡを提供することにより、ＯＴＡの総遅延時間の変動が弛緩発振器１０の精度に大きな影響を及ぼさないことが効果的に保証され得る。また、いかなる温度ドリフトも、主に低温度係数受動構成要素Ｒ１及びＣ１の製造によって制御され得る。

特許請求の範囲内で、説明した実施形態において改変が可能であり、他の実施形態が可能である。

Claims (20)

1. 発振器回路であって、
   増幅器回路であって、
   バイアスノードと結合される第１の入力、第１のノードと結合される第２の入力、及び第１の増幅器出力信号を提供する第１の増幅器出力を含む第１の増幅器と、
   前記第１のノードと前記第１の増幅器出力との間に結合される抵抗と、
   を含む、前記増幅器回路、
   積分器回路であって、
   前記バイアスノードと結合される第１の入力、第２のノードと結合される第２の入力、及び第２の増幅器出力信号を提供する第２の増幅器出力を含む第２の増幅器と、
   前記第２のノードと前記第２の増幅器出力との間に結合される静電容量と、
   を含む、前記積分器回路、
   コンパレータであって、前記第１の増幅器出力信号を受け取るように前記第１の増幅器出力と結合される第１のコンパレータ入力、前記第２の増幅器出力信号を受け取るように前記第２の増幅器出力と結合される第２のコンパレータ入力、及び第１のレベルと異なる第２のレベルとの間で交番する発振器出力信号を提供するコンパレータ出力を含む、前記コンパレータ、
   前記第１のノードに第１の電流値の第１の電流信号を提供する第１の電流源、
   前記第２のノードに前記第１の電流値の第２の電流信号を提供する第２の電流源、
   前記第１の電流値の２倍の第３の電流信号を第３のノードから定電圧ノードに提供する第３の電流源、
   前記第１の電流値の２倍の第４の電流信号を第４のノードから前記定電圧ノードに提供する第４の電流源、及び
   前記発振器出力信号が前記第１のレベルにあるとき、前記第１のノードから前記第３のノードを切り離すように及び前記第２のノードから前記第４のノードを切り離すように、および、前記発振器出力信号が前記第２のレベルにあるとき、前記第３のノードを前記第１のノードと結合するように及び前記第４のノードを前記第２のノードと結合するように、前記発振器出力信号に従って作用し得るスイッチング回路、
   を含む、発振器回路。
2. 請求項１に記載の発振器回路であって、前記第１及び第２の増幅器が相互コンダクタンス増幅器である、発振器回路。
3. 請求項２に記載の発振器回路であって、前記コンパレータが相互コンダクタンス増幅器である、発振器回路。
4. 請求項２に記載の発振器回路であって、前記第１及び第２の電流源が互いに整合され、前記第３及び第４の電流源が互いに整合される、発振器回路。
5. 請求項２に記載の発振器回路であって、
   第５の電流信号を提供する第５の電流源、及び
   前記第５の電流信号に基づいて、前記第１、第２、第３、及び第４の電流信号を提供する前記第１、第２、第３、及び第４の電流源を含む電流ミラー回路、
   を含む、発振器回路。
6. 請求項２に記載の発振器回路であって、前記バイアスノードに一定の非ゼロ電圧信号を提供するバイアス電圧源を含む、発振器回路。
7. 請求項１に記載の発振器回路であって、前記第１及び第２の増幅器のオフセット電圧、並びに前記コンパレータのオフセット電圧が、外部オフセットキャンセルなしに前記発振器のスイッチング動作の間に自然にキャンセルされる、発振器回路。
8. 請求項７に記載の発振器回路であって、前記オフセットのキャンセルが、外部オフセットキャンセルクロック又は回路なしに前記発振器回路の自己スイッチング動作を用いる、発振器回路。
9. 請求項１に記載の発振器回路であって、前記第１及び第２の電流源が互いに整合され、前記第３及び第４の電流源が互いに整合される、発振器回路。
10. 請求項９に記載の発振器回路であって、
    第５の電流信号を提供する第５の電流源、及び
    前記第５の電流信号に基づいて、前記第１、第２、第３、及び第４の電流信号を提供する前記第１、第２、第３、及び第４の電流源を含む電流ミラー回路、
    を含む、発振器回路。
11. 請求項９に記載の発振器回路であって、前記バイアスノードに一定の非ゼロ電圧信号を提供するバイアス電圧源を含む、発振器回路。
12. 請求項１に記載の発振器回路であって、
    第５の電流信号を提供する第５の電流源、及び
    前記第５の電流信号に基づいて、前記第１、第２、第３、及び第４の電流信号を提供する前記第１、第２、第３、及び第４の電流源を含む電流ミラー回路、
    を含む、発振器回路。
13. 請求項１に記載の発振器回路であって、前記バイアスノードに一定の非ゼロ電圧信号を提供するバイアス電圧源を含む、発振器回路。
14. 弛緩発振器であって、
    電流ミラー回路であって、第１のノードに第１の電流値の第１の電流を提供し、第２のノードに前記第１の電流値の第２の電流を提供し、前記第１の電流値の２倍の第３の電流を第３のノードから定電圧ノードに提供し、前記第１の電流値の２倍の第４の電流を第４のノードから前記定電圧ノードに提供する、前記電流ミラー回路、
    それぞれ、前記第１及び第２のノードに前記第１の電流値の正の第１及び第２の電流信号を個別に提供するため、前記第３のノードを前記第１のノードから切り離すように及び前記第４のノードを前記第２のノードから切り離すように第１の状態において作用し得るスイッチング回路であって、前記スイッチング回路が、それぞれ、前記第１及び第２のノードに前記第１の電流値の負の第１及び第２の電流信号を個別に提供するため、前記第３のノードを前記第１のノードと結合するように及び前記第４のノードを前記第２のノードと結合するように第２の状態において作用し得る、前記スイッチング回路、
    交番する第１及び第２のレベルを有するパルス波形として第１の出力信号を提供するように、前記第１のノードから前記第１の電流信号を受け取り増幅する第１の増幅器回路、
    交番する負及び正の傾きを有するランプ波形として第２の出力信号を提供するように、前記第２のノードから前記第２の電流信号を受け取り積分する第２の増幅器回路、及び
    前記発振器出力信号が第１のレベルにあるとき前記スイッチング回路を前記第１の状態にし、前記発振器出力信号が異なる第２のレベルにあるとき前記スイッチング回路を前記第２の状態にすることを交互に行うように発振コンパレータ出力信号を提供するため、前記第１及び第２の出力信号を比較するコンパレータ、
    を含む、弛緩発振器。
15. 請求項１４に記載の弛緩発振器であって、
    前記第１の増幅器回路が、
    非ゼロバイアス電圧と結合される第１の入力、前記第１のノードと結合される第２の入力、及び前記第１の出力信号を提供する第１の増幅器出力を含む第１の相互コンダクタンス増幅器と、
    前記第１のノードと前記第１の増幅器出力との間に結合される抵抗と、
    を含み、
    前記第２の増幅器回路が、
    前記バイアス電圧と結合される第１の入力、前記第２のノードと結合される第２の入力、及び前記第２の出力信号を提供する第２の増幅器出力を含む第２の相互コンダクタンス増幅器と、
    前記第２のノードと前記第２の増幅器出力との間に結合される静電容量と、
    を含む、
    弛緩発振器。
16. 請求項１４に記載の弛緩発振器であって、前記電流ミラー回路に入力電流信号を提供する電流源を含み、前記電流ミラー回路が、前記入力電流信号に基づいて、前記第１、第２、第３、及び第４の電流を提供する、弛緩発振器。
17. 請求項１４に記載の弛緩発振器であって、
    前記コンパレータが第３の相互コンダクタンス増幅器を含み、
    第３の相互コンダクタンス増幅器が、前記第１の増幅器出力信号を受け取る第１のコンパレータ入力、前記第２の増幅器出力信号を受け取る第２のコンパレータ入力、及び前記コンパレータ出力信号を提供するコンパレータ出力を含む、
    弛緩発振器。
18. 発振器であって、
    第１の増幅器であって、バイアスノードと結合される第１の入力、第１のノードと結合される第２の入力、及び第１の出力信号を提供する第１の増幅器出力を含む、前記第１の増幅器、
    前記第１のノードと前記第１の増幅器出力との間に結合される抵抗、
    第２の増幅器であって、前記バイアスノードと結合される第１の入力、第２のノードと結合される第２の入力、及び第２の出力信号を提供する第２の増幅器出力を含む、前記第２の増幅器、
    前記第２のノードと前記第２の増幅器出力との間に結合される静電容量、
    前記第１のノードに第１の電流値の正の第１の電流信号を供給するように及び前記第２のノードに前記第１の電流値の正の第２の電流信号を供給するように第１の状態で作用し得るスイッチング可能な電流源回路であって、前記スイッチング可能な電流源回路が、前記第１のノードから前記第１の電流値の負の第１の電流信号を取り出すように及び前記第２のノードから前記第１の電流値の負の第２の電流信号を取り出すように第２の状態で作用し得る、前記スイッチング可能な電流源回路、及び
    前記第２の出力信号が前記第１の出力信号を超えるとき、前記スイッチング可能な電流源回路を前記第１の状態にするように第１のレベルで発振器出力信号を提供する出力回路であって、前記第１の出力信号が前記第２の出力信号を超えるとき、前記スイッチング可能な電流源回路を前記第２の状態にするように、前記出力回路が第２のレベルで前記発振器出力信号を提供する、前記出力回路、
    を含む、発振器。
19. 請求項１８に記載の発振器であって、前記バイアスノードに一定の非ゼロ電圧信号を提供するバイアス電圧源を含む、発振器。
20. 請求項１８に記載の発振器であって、前記第１及び第２の増幅器が相互コンダクタンス増幅器である、発振器。

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