JP6831421B2 - 電圧基準のパワーサイクリング - Google Patents

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Description

本文書は、限定されるものではないが、概して、集積回路、より具体的には、限定されるものではないが、電圧基準回路およびそれを作製または使用する方法に関する。
精密な電圧基準回路は、多くの信号処理用途または他の電子的用途に有益となることができる。たとえば、精密なアナログ−デジタル変換器（ＡＤＣ）回路は、入力電圧信号の成分をアナログ−デジタル変換用に生成された基準電圧と比較するための精密な電圧基準回路を使用することができる。
逐次比較ルーチン（ＳＡＲ）型または他のＡＤＣなどにおいて電圧基準を提供することに対する一手法は、温度補償バンドギャップ基準電圧を生成するのに適切な絶対温度相補（ＣＴＡＴ）量と加算することができる絶対温度比例（ＰＴＡＴ）量を生成するためのバンドギャップ基準電圧コア回路を提供することである。バンドギャップ電圧は、バンドギャップ基準電圧コア回路によって生成された統合ノイズを制限するためなどにノイズフィルタリングを含むことができる。電圧バッファは、ＡＤＣのビットトライアルの間、適切な基準電荷を送達するためなどにオフチップ大型バイパスコンデンサの端部で基準電圧を維持するのに十分な基準電流を提供するためなどに備えられてもよい。
本発明者らは、とりわけ、電圧基準回路のパワーサイクリングが、携帯または他の電池式電子装置あるいは他の低電力用途などにとって望ましくなり得ることを認識した。パワーサイクリングは、電圧基準回路がＡＤＣまたは他の補助回路によって使用されていない時間間隔で電圧基準回路を電源オフにし、電圧基準回路がＡＤＣまたは他の補助回路によって使用される必要があるときに電圧基準回路を電源オンに戻すことを含むことができる。しかし、パワーサイクリングは、ある点では、エネルギーを消費するものとなり得る。例えば、ローパスフィルタリングされた電圧基準回路は、エネルギーを節約するために電源オフにされた後で、電源をオンに戻された際にフィルタ状態を復元するために大量のエネルギーを必要とする場合がある。ローパスフィルタリングが電圧基準へのノイズを制限することができる一方で、ローパスフィルタリングされた電圧基準回路を電源オンに戻すことは、電圧基準回路を電源オン状態にしておくことに比べて、電圧基準が使用可能になる前にかなり長い整定時間を必要とする場合がある。このより長い整定時間はより多くの全体のエネルギーをより多く消費し、したがって、ローパスフィルタリングがこのようなパワーサイクリングと組み合わせて使用されるときにローパスフィルタリングの利益が減殺される。電圧基準が、アナログ−デジタル変換中に安定な基準電圧を維持して適切な電荷をＡＤＣに提供するためなどにオフチップまたは他の大型バイパスコンデンサを備える場合、電源オフの間、バイパスコンデンサを放電させ、電源オンの間、バイパスコンデンサを再度充電することは、また、相当なエネルギーを必要とする場合もある。例えば、２Ｖの基準電圧が両端間に維持される１マイクロファラッドのバイパスコンデンサにとって、電源オフの間、バイパスコンデンサを放電させ、電源オンの際にバイパスコンデンサを再度充電することは、２マイクロジュールを消費するはずであり、これは、アナログ−デジタル変換自体によって消費される実際の電気エネルギーの１００倍になり得る。
本発明者らは、これらの問題のいくつかは、本明細書に記載されたような、基準電圧を提供するための異なるアーキテクチャを使用することなどによって解決または改善され得ること、および、このような手法は、任意選択で、より大型のオフチップ基準バイパスコンデンサよりむしろ基準レザーバコンデンサを使用するＡＤＣアーキテクチャと組み合わせて使用することができることを認識した。例えば、基準電圧回路は、異なる閾値電圧を有しソース結合された第１および第２の電界効果トランジスタ（ＦＥＴ）によって提供され得るような温度補償電圧に結合された入力を有するような演算相互インダクタンス増幅器（ＯＴＡ）を備えることができる。容量性電圧分配器などの容量性フィードバック回路は、ＯＴＡによって出力された基準電圧の一部をＯＴＡの入力に、ＯＴＡの入力を跨ぐ温度補償電圧を定着させまたは維持するのを支援するためなどに使用されてもよい。容量性電圧分配器は、過度のエネルギー消費を生じさせることなくパワーサイクリングさせることができるような比較的小型のオンチップコンデンサを使用することができる。スイッチングネットワークは、電力オフサイクルの間などに、容量性電圧分配器または他の容量性フィードバック回路を初期化するためなどに使用されてもよい。スイッチングネットワークは、電力を節減するためなどに、電源オフサイクルの間、ＯＴＡに向かう電流を妨げるのに使用することができるスイッチを備えてもよい。サイクリングされた電圧基準回路は、ＡＤＣのリザーバコンデンサに基準電圧を提供するのに使用されてよく、ＡＤＣ回路がリザーバコンデンサに格納された基準電圧を使用してアナログ−デジタル変換を行なっているときに電源オフにされるためなどにパワーサイクリングされてもよい。
この概説では、本特許出願の主題の概説を提供することが意図されている。本発明の排他的または徹底的な説明を提供することは意図されていない。詳細な説明は、本特許出願に関するさらなる情報を提供するために含まれている。
図面では、必ずしも原寸に比例して描かれる必要はないが、類似の数字が異なる図の類似した構成要素を記述してもよい。異なる接尾辞を有する類似の数字は類似の構成要素の異なる例を表してもよい。図面は、一般に、本文書で論じられる様々な実施形態を、限定するものではなく、例として示す。
電圧基準回路の部分の実施例を示す概略図である。 電圧基準回路の部分の実施例をより詳細に示す概略図である。 基準電圧回路が出力ノードで後続のＡＤＣ回路のリザーバコンデンサに結合されている実施例を示す。 コンピュータシミュレーションを走らせて電圧基準回路の性能をチェックまたは特徴づけるのに役立つことができるような他のいくつかの回路と一緒の電圧基準回路の部分のより詳細な実施例の概略図である。 電圧基準がＡＤＣに含まれることができ、アナログ−デジタル変換に使用するためなどの基準電圧を提供することができ、かつ、デジタルの温度補償または補正を含むことができる回路アーキテクチャを示す。 基準電圧回路によって提供された基準電圧を受け取ることができる、または、パワーサイクリングされた基準電圧回路を備えることができる、パワーサイクリングされたバッファ回路のブロック図を示す。 図６Ａに示された回路配置を動作させる技法の一実施例に対応するタイミング図である。
図１は、電圧基準回路１００の部分の実施例を示す概略図である。電圧基準回路１００は、演算相互コンダクタンス増幅器（ＯＴＡ）などの増幅器１０１を備えることができる。温度補償されたオフセット電圧、Ｖｏｓ、１０２が、図示されたような増幅器１０１の非反転入力に提供されるか、または、そこで生成され得る。オフセット電圧Ｖｏｓ１０２が増幅器１０１の外部に示されているが、そうではなく、本明細書でさらに説明されるように、この電圧は増幅器１０１内で生成することもできる。増幅器１０１の反転入力は、出力ノード１０５に電気結合することができる。容量性フィードバック回路１０７は、出力ノード１０５と増幅器１０１の非反転入力のノード１０３との間に電気結合することができる。増幅器１０１の非反転入力での温度補償オフセット電圧Ｖｏｓ１０２は、本明細書で説明されるような温度補償基準電圧を出力ノード１０５で生成するのに使用されてもよい。
図２は、電圧基準回路１００の部分の実施例をより詳細に示す概略図である。この実施例では、増幅器１０１は、相互コンダクタンスを生成できる入力トランジスタを備え得るＯＴＡを備えることができる。ＯＴＡのこのような入力トランジスタは、第１の電界効果トランジスタ（ＦＥＴ）２０２と第２のＦＥＴ２０４とを備えることができる。例示の実施例では、ＦＥＴ２０２、２０４は、図２の実施例に示されるようなｎ−チャネルＦＥＴを備えることができる。増幅器入力ＦＥＴ２０２、２０４のソース端子は、共通ソースノード２０６などで相互に接続され得る。ＦＥＴ２０２、２０４のドレイン端子は、ＦＥＴ２０２、２０４のそれぞれに同様な電流を提供するのに使用され得るような電流ミラー回路２０８にそれぞれ結合され得る。電流シンク回路２１０は、ＦＥＴ２０２、２０４からの一体化電流をシンクするためなどに、共通ソースノード２０６に結合され得る。一実施例では、電流シンク回路２１０は、電流シンク機能を提供するためなどに、抵抗器２１２を備えることができ、あるいは、追加的または代替的に電流シンクＦＥＴ２１４などの電流シンクトランジスタを備えることができる。もし備えられていれば、電流シンクＦＥＴ２１４は、デプレッションモード（例えば、負の閾値電圧の）ＦＥＴまたはネイティブモード（例えば、ゼロまたは極めて小さな正の閾値電圧の）ＦＥＴを備えることができる。このようなデプレッションまたはネイティブモードの装置は、正のゲート電圧が提供されることを要求することなくオンにされることができ、これは、電圧基準回路１００をパワーサイクリングするときの反復的な電源オンの間など、電源オンにされたときにもＯＴＡを適切に動作させるのを支援することができる。
基準電圧が提供される出力ノード１０５からＦＥＴ２０２、２０４のゲート端子の１つに位置することができるＯＴＡの１つ以上の入力に容量性フィードバックを戻すことができるような容量性フィードバック回路１０７が、備えられてもよい。例えば、容量性フィードバック回路１０７は、容量性電圧分配器を備えることができる。容量性電圧分配器は、出力ノード１０５と、図２に示されるようなグラウンドノードなどの基準ノードとの間に互いに直列になることができるコンデンサ２１８、２２０を備えることができる。コンデンサ２１８、２２０の相互接続端子の間の中間ノード１０３は、第１のＦＥＴ２０２のゲート端子に電気接続するなどによって、ＯＴＡの非反転入力などの増幅器１０１の入力に電気結合され得る。図２に示されるような第２のＦＥＴ２０４は、出力ノード１０５で自体のドレイン端子に電気接続された自体のゲート端子などにダイオード接続され得る。
スイッチングネットワークを、電圧基準回路１００のパワーサイクリング能力を提供するのを支援するなどのために、提供することができる。スイッチングネットワークは、それぞれ対応するコンデンサ２１８、２２０を短絡することができるようなスイッチ２３８、２４０を備えることができる。スイッチ２３８、２４０は、パワーサイクリング時などの電圧基準回路１００の電源オフの間、オンにされ得る。これは、反復的な電源オフなどの間に容量性分配器回路を初期化するのを支援することができる。スイッチングネットワークは、ＯＴＡへの電流（電流ミラー回路２０８、ＦＥＴ２０２、２０４、および電流シンク回路２１０へのものを含む）を妨げるためなどに、電圧標準回路１００の電力オフサイクルの間、オフにされ得るような１つ以上のスイッチ２４２を備えることもできる。これは、電圧標準回路１００のこのような反復的な電力オフの間、電力を節減するのを支援することができる。
電源がオフでないとき、すなわち、パワーサイクリングの電源オフ間の通常の動作モードの間、スイッチ２４２はオンにされ得、スイッチ２３８、２４０はオフにされ得る。中間ノード１０３で、容量性分配器は、出力ノード１０５で生成された基準電圧の一部を、ＯＴＡの非反転増幅器入力として働くことができる第１のＦＥＴ２０２のゲート端子にフィードバックすることができる。ＦＥＴ２０２、２０４は、ＦＥＴ２０２のチャネル領域に１つ以上のドーパントをＦＥＴ２０４のチャネル領域に導入された量とは異なる量で導入することなどによって、意図的に不一致にされた異なる閾値電圧ＶＴを有するように構成され得る。これは、ＦＥＴ閾値を選択的に調節して異なるＦＥＴ閾値ＶＴを得るために（例えば、別個の選択的イオン注入工程を介して）チャネルドーパントを選択的に調節できるようにする製造プロセスの間に、あるいは、別の閾値定着または閾値調節技法を介して、達成することができる。図示されたような容量性フィードバックで、温度補償オフセット電圧、Ｖｏｓ、１０２が、ＦＥＴ２０２、２０４のゲート間に生成されて、電流ミラー回路２０８によって提供されるのと同じようなＦＥＴ２０２、２０４を通るドレイン−ソース電流を維持しつつ、それらの異なる閾値電圧ＶＴを調整する。ＦＥＴ２０２、２０４のゲートで増幅器入力を跨ぐこのオフセット電圧、Ｖｏｓ、１０２は、異なる閾値電圧、ＶＴを有するＦＥＴによって生成されるこの電圧の特性である温度補償されたものになるであろう。したがって、出力ノード１０５で生成され得る基準電圧も、多くの用途にとって望ましい温度補償されたものになるであろう。
図３は、基準電圧回路１００が出力ノード１０５で後続のＡＤＣ回路３００のリザーバコンデンサ３０２に結合された実施例を示す。電圧基準回路１００が出力ノード１０５で後続のＡＤＣ回路３００のリザーバコンデンサ３０２に結合されている場合、電圧基準回路１００によって下流のリザーバコンデンサに導入された唯一の過剰なノイズはコンデンサ２１８、２２０、および３０２のｋＴ／Ｃサンプリングノイズである。容量性電圧分配器回路を備える容量性フィードバック回路１０７は、それが、図２に示されるようなＯＴＡトポロジーを使用できるようにする点で有利なものになることができる。図２に示されるような容量性電圧分配器回路の代わりに抵抗性電圧分配器回路が使用されているなら、このような抵抗性電圧分配器回路の抵抗器は、ノード１０５でＯＴＡ出力に負荷をかけるはずである。このような抵抗性電圧分配器手法は、より多くの電力を消費し、出力ノード１０５で生成される基準電圧により多くのノイズ（たとえば、抵抗器の熱ノイズを含む）をもたらすはずである。これは、図２に示されるような容量性フィードバック回路１０７およびその容量性電圧分配器回路手法などの容量性フィードバック手法を使用して回避することができる。コンデンサ２１８、２２０に関する初期状態は、スイッチ２３８、２４０をオンにすることなどによって電源オフ毎に元の状態に戻すことができる。スイッチ２３８、２４０をオンにすることは、パワーサイクリングの電源オフモードの間中、中間ノード１０３を含めて、コンデンサ２１８、２２０の各端子を特定の基準電圧（たとえば、グラウンドノード）に電気接続することができる。コンデンサ２１８、２２０のｋＴ／Ｃノイズは、直列のコンデンサ２１８、２２０で形成される容量性分配器回路の直列容量値が出力ノード１０５での電圧基準回路１００により供給されている下流のリザーバコンデンサ３０２（図３）の容量値と同じか、類似しているか、または、同じ桁であるなどの場合、電圧基準回路１００を使用する下流のＡＤＣ回路３００（図３）の全体のノイズ特性に影響する必要はなく、この出力ノード１０５は、次に、リザーバコンデンサ３０２を選択的に電圧基準回路１００に（その電源オンの動作モードの間などに）、および、基準電荷が、アナログ信号入力値をデジタル信号出力値にデジタル化するためのビット−トライアルを行うＡＤＣに必要になるなどの場合に、図３に示すような、ＡＤＣ３００に選択的に結合および切り離すのに使用することができるスイッチ３０４、３０６を有するさらなる下流のＡＤＣ回路３００によって使用され得る。
本明細書で説明したように、異なるＦＥＴ閾値電圧、ＶＴは、温度補償オフセット電圧Ｖｏｓ１０２を生成するのに使用することができ、このオフセット電圧は、次に、基準電圧回路１００の出力ノード１０５で温度補償基準電圧を生成するのに使用されてもよい。異なるＦＥＴチャネルドーパントの注入は、次に、出力ノード１０５で温度補償基準電圧を生成するのに使用することができる温度補償入力オフセット電圧、Ｖｏｓ、１０２を生成するためなどの異なるＦＥＴ閾値電圧、ＶＴを得る一手段に過ぎない。このような、異なるＦＥＴ閾値電圧を得るために異なるチャネルドーパントを注入することは、このようなドーパント注入が、基準電圧回路１００の動作中の温度変動に比較的反応しないという利点を提供することができる。しかし、他の技法が、ＦＥＴ２０２、２０４に対する異なる閾値電圧、ＶＴを得るのに使用されてもよい。例えば、ＦＥＴ２０２、２０４は、互いに異なるゲート材料を使用することができる。たとえば、ＦＥＴ２０２、２０４の一方がポリシリコンゲートを備えることができ、ＦＥＴ２０２、２０４の他方が金属ゲートを使用することができる。一実施例では、ＦＥＴ２０２、２０４は、ＦＥＴ２０２、２０４の両方がポリシリコンゲートを備えるが、このような異なるドーピングのゲートを２つのＦＥＴ２０２、２０４の間に有する、２つのＦＥＴ２０２、２０４などの異なる仕事関数で構成することができる。一実施例では、異なる誘電体材料または誘電体材料厚、またはその両方を、異なる閾値電圧、ＶＴを得るためなどに２つのＦＥＴ２０２、２０４の間に使用することができる。ホット−キャリア注入技法は、異なるＦＥＴ閾値電圧を提供するのに使用することができ、あるいは、ＦＥＴ２０２、２０４の一方が、ＦＥＴ２０２、２０４の他方と異なるように、ＦＥＴ２０２、１０４の間に異なる有効閾値電圧、ＶＴを提供するために、軽度にドーピングされたドレイン領域または軽度にドーピングされたソース領域または両方を備えることができる。一実施例では、ＦＥＴ２０２、２０４の一方のボディ端子にＦＥＴ２０２、２０４の他方のボディ端子とは異なる電位でバイアスをかけるなどによって、バックゲート効果を、ＦＥＴ２０２、２０４の異なる閾値電圧を得るために使用することができる。このようなバックゲート効果が、グラウンド以外のノードでＦＥＴ２０２、２０４の一方のみのボディ端子にバイアスをかけるなどによって、このような異なる閾値電圧を得るためのバイアスがけのために使用される場合は、電圧基準回路１００のノイズ性能を劣化させるか、さもなくば、それに悪影響を及ぼし得る別の電源感受性を招くのを避けるのを支援するためなどに、このようなバイアスがけノードが、図２に示された容量性フィードバックループ内になるように選択することが望ましい場合がある。
本明細書で熟考される電圧基準回路の増幅器１０１に対する温度補償入力オフセット電圧Ｖｏｓ１０２は、ジャンクションＦＥＴ（ＪＦＥＴ）、「金属酸化物」半導体ＦＥＴ（たとえば、「ＭＯＳＦＥＴ」−これは、金属ゲートを備える必要がなく（たとえば、ポリシリコンまたは他のゲートを使用することができるはず）、かつ「酸化物」ゲート誘電体を備える必要がない（たとえば、窒化珪素または他のゲート誘電体を使用することができるはず））、または、他のＦＥＴタイプによって提供することができる。増幅器１０１に対する温度補償入力電圧は、温度補償バンドギャップ基準電圧を生成するのに適切な絶対温度相補（ＣＴＡＴ）量と加算することができる絶対温度比例（ＰＴＡＴ）量を生成することができるようなバンドギャップ型配置によって提供することができるはずである。温度補償入力オフセット電圧Ｖｏｓ１０２を提供するトランジスタは、ＯＴＡまたは、図２に示すような電圧基準回路に使用される他の増幅器１０１の一部である必要はないが、そうではなく、そのような温度補償入力基準電圧は、必要なら、別個の回路によって生成または提供されてもよい。とにかく、図１〜２に示されるような容量性フィードバック配置は、反復的な電源オンの際に余分な電力を消費することなく、かつ、電圧基準回路１００から生成され、出力される基準電圧に余分なノイズをもたらすことなく、パワーサイクリングを提供するのを支援することができる。
図４は、コンピュータシミュレーションを走らせて電圧基準回路１００の性能をチェックまたは特徴づけるのに役立つことができるような他のいくつかの回路と一緒の電圧基準回路の部分のより詳細な実施例の概略図である。図４の実施例では、増幅器の入力ＦＥＴ２０２、２０４が、ＦＥＴ２０４のドレインが出力ノード１０５に電気接続されて出力標準電圧、ＶＲＥＦを提供している状態で、共通のソース構成に同様に接続される。ＦＥＴ２０２のドレインは、例えば、カスコードＦＥＴ４０２、４０４であって、それらの両方が互いにおよびＦＥＴ２０２のドレインに直列になることができ、それぞれが、ＦＥＴ４０２の出力コンダクタンスを向上させるのを支援することができるカスコードＦＥＴ４０２、４０４を介してなどで、電流ミラー回路２０８に電気結合されてもよい。電流ミラー回路２０８は、例えば、本実施例で、カスコードＦＥＴ４１０、４１２であって、それらの全てがｐチャネルＦＥＴとして図示されたカスコードＦＥＴ４１０、４１２を有する電流ミラーＦＥＴ４０６、４０８を備えることができる。電流ミラーＦＥＴ４０６、４０８は、例えば、それらそれぞれのソース端子間のゲイン縮退抵抗器４１４、４１６および正の電源電圧ノード、ＶＤＤを備えることなどによってゲイン縮退されてもよい。ＦＥＴ２０２、２０４のソースに結合された電流シンク回路２１０は、電源オフサイクルの間オンになることができるスイッチとして動作するためなどに備えられることができるＦＥＴ４１８、４２０を、電源オフサイクルの間、それぞれＦＥＴ２０２のソースノードおよびドレインノードをグラウンド電圧などの基準電圧に結合させるためなどに備える電流シンクＦＥＴ２１４を備えることができる。同様に、ＦＥＴ４２２が、電源オフの間、電流シンクＦＥＴ２１４のゲート端子をグラウンドノードなどの基準電圧に結合させるためなどにオンになることができるスイッチとして動作するためなどに、備えられてもよい。
図４では、シミュレーション用または実装の目的用などの電流ソース回路４２４が、電流を電圧基準回路１００に提供するためなどに、備えられる。電流ソース回路４２４では、基準電流が、ＦＥＴ２１４および図示したようなカスコード化ＦＥＴ４３２によってさらにミラー化され得るダイオード接続ＦＥＴ４３０を設定するため、または、カスコード化ＦＥＴ４３４を通る電流を定着させるためなどの適切なバイアス電圧を定着させるためなどに、抵抗器４２６を介して生成され、かつ、カスコード化ミラー回路４２８によってミラー化され得る。カスコード化ＦＥＴ４３２を通る電流は、ＦＥＴ４３６のドレインで適切なゲート電圧を定着させてカスコードＦＥＴ４１２のゲート端子にバイアスをかけるためなどに、そのカスコードＦＥＴ４３３を介して負荷ＦＥＴまで供給され得る。他のＦＥＴが、ノードを電源オフ状態が存在するか否かに基づいて適切な基準電圧に接続するためなどに、電源オフサイクル（ＰＤ）が存在するか否かに（ＰＤＢ）応じてスイッチオンまたはスイッチオフにされ得るスイッチとして動作するために備えられてもよい。
コンデンサ４４０、４４２は、リザーバコンデンサ３０２（図３）を表し、電源オフモードから動作モードに戻る場合に、直列接続されたコンデンサ２１８、２２０を跨ぐ電圧を、それらの所望の値に速やかに戻すのを支援するように構成され得る。電源オフモードにない場合、コンデンサ４４０、４４２は、ＦＥＴ４４６をオンにしＦＥＴ４４８をオフに保つことによって、ノード１０５で基準電圧まで充電され得る。次いで、電源オフモードの間、ＦＥＴ４４６がオフにされ、ＦＥＴ４４８はオンにされ得る。これは、電源オフモードの間はオンであるＦＥＴ４４８によってコンデンサ４４２を電源電圧ＶＤＤまで充電しつつ、直列接続されたコンデンサ２１８、２２０を跨ぐ電圧と共にコンデンサ４４０を跨ぐ電圧を放電させるであろう。それ故、通常の電源オン動作に戻る場合、コンデンサ４４２を跨いで保存された電源電圧ＶＤＤによる保存電荷は、コンデンサ４４０と共有され得る。これは、出力ノード１０５を、電源電圧ＶＤＤの何分の一か、例えば、（ＶＤＤ／２）まで効果的に初期化することができる。その結果、増幅器１０１は、電源オフ後に通常動作に戻るために、出力ノード１０５でノード電圧を駆動させて、電源電圧ＶＤＤの何分の一か（例えば、（ＶＤＤ／２））とＶＲＥＦとの間で旋回させる必要があるだけであり、グラウンド電圧（０Ｖ）から基準電圧、ＶＲＥＦまで旋回させる必要はない。これは、電源オフ状態から動作状態に戻る場合に、基準電圧ＶＲＥＦがより速やかに利用できるようにすることができる。
追加的または代替的に、ＯＴＡまたは他の増幅器１０１のバイアス電流は、そのゲインまたはバンド幅を動的に変化させるためなどに、動作の電源オンモードの間、動的に変化されてもよい。例えば、電源オンの後の一定時間、（例えば、旋回または整定性能を向上させるのを支援するためなどに増大されたゲインを提供することができる）より大きなバイアス電流を提供し、その後、このようなＯＴＡに対するバイアス電流を、例えば、特定の時間、次第に減少させまたは抑制することができる。これは、電力を節減するのを支援することができ、または、電圧基準回路１０１によって生成されたノイズを動的に帯域制限するのを支援することができる。多段階手法が、例えば、バッファまたは増幅器回路が続く電圧基準回路１０１と共に使用される場合は、下流のバッファまたは増幅器回路のゲインの同様な帯域制限は、同様にこのような利益を提供するのを支援することができる。
図４に示す回路トポロジーは、電源電圧ＶＤＤ＝４．０ボルトから引き出された約２ミリアンペアの電流に対応するアクティブな電力レベルが３４０ピコファラッドのリザーバコンデンサの出力負荷容量を出力ノード１０５でＶＲＥＦ＝２．５ボルトの基準電圧値まで駆動するのに使用されるコンピュータシミュレーションに使用された。電源オフモードであった後で通常の電源オフ動作モードに戻る際に、出力ノード１０５での基準電圧は、約８００ナノ秒以内に３．５ｐｐｍ以内に落ち着き、このような整定は、約２５０ナノ秒後に比較的線形になった。コンデンサ４４０、４４２の初期化にスイッチトキャパシタの追加は、増幅器１０１のエネルギー消費の低減を支援しつつ、出力ノードのその意図された基準電圧値、ＶＲＥＦへの初期旋回を早めた。リザーバコンデンサをサンプリングするＡＤＣ計測あたりのエネルギー消費は、約８ナノジュールとシミュレーションされた。これは、ＡＤＣ変換あたり約１０ナノジュールのエネルギー効率のよいＡＤＣのエネルギー消費と比較することができる。これは、本パワーサイクリング技法および本基準電圧回路トポロジーは、下流のＡＤＣ回路と競合的に原寸に比例するようにされ得ることを示す。
ノイズ性能も、統合１／ｆノイズを含んで、３×１０９Ｈｚ〜１／（１００年の寿命）までの周波数スペクトルに亘ってシミュレーションされた。図４に示された手法のコンピュータシミュレーションは、１３．９マイクロボルトの熱ノイズ成分、６．７マイクロボルトのフリッカノイズ成分、および、１５．５マイクロボルトの合計ノイズをもたらした。これは、比較として使用される別のコンピュータノイズシミュレーション手法の場合の１９．８マイクロボルトの合計統合ノイズと比較することができる。
温度ドリフトもコンピュータシミュレーションされ、このような温度ドリフトシミュレーションに使用されるコンピュータモデルの制限内で、約３５０ｐｐｍ／Ｃのドリフトが示唆された。このような温度ドリフトはある用途には許容できるかもしれないが、より安定な温度性能を必要とする用途については、図５に示される回路アーキテクチャ５００を使用するなどでデジタル補正が適用され得る。
図５は、電圧基準１００がＡＤＣ３００に含まれることができ、アナログ−デジタル変換に使用するためなどの基準電圧を提供することができる回路アーキテクチャ５００を示す。ＡＤＣ３００は、任意選択で、図３の実施例に示されるようなリザーバコンデンサ３０２を備えると理解されてもよい。図５では、マルチプレクサ回路５０２が、ＡＤＣによってデジタル出力信号に変換されるべきノード５０４での関心の入力アナログ信号と、デジタル温度指示信号に変換するためのＡＤＣ３００にアナログ温度指示信号を提供することができる温度センサ回路５０８からの出力ノード５０６と、の間で多重送信するのに使用されてもよい。温度センサ回路５０８は、バンドギャップ電圧基準回路で様々な方法で使用され得るような、絶対温度比例（ＰＴＡＴ）生成回路または絶対温度相補（ＣＴＡＴ）生成回路を備えることができる。したがって、ノード５０６でのアナログ温度指示信号は、マルチプレクサ５０２に選択された場合、対応するデジタル温度指示信号に変換するためなどのＡＤＣ回路３００に渡すことができるＰＴＡＴまたはＣＴＡＴ信号を含むことができる。その値は、温度センサ５０８を使用して検知されたような、ノード５０４での関心のアナログ信号のデジタル化された値を電圧基準１００およびＡＤＣ３００の動作温度に従って補正するためのデジタル多項式補正因子５１２の格納されたデジタル係数５１０と共にデジタル的に使用することができる。これは、電圧基準回路１００の１次またはより高次の温度依存性のせいであり得るようなシステムのいくらかの温度変動が存在した場合でも、ノード５０４での関心のアナログ信号のより精確なアナログ−デジタル変換を許容するのを支援することができる。
図５の実施例では、パワーサイクリングが、ＡＤＣ回路３００のリザーバコンデンサ３０２に、直接的に、または、リザーバコンデンサ３０２を駆動するための介在するアクティブバッファ回路を介して、のいずれかで提供されるべき安定な基準電圧を達成するのに必要とされる時間の間、電圧基準回路が、電源オンにされるように動作されることができる。
図６Ａは、別の基準電圧回路から基準電圧を受け取ることができる、または、パワーサイクリングされた基準電圧回路１００を備えることができる、パワーサイクリングされたバッファ回路６０２のブロック図を示す。一実施例では、バッファ回路６０２は、ユニティゲイン配置に構成されたパワーサイクリングされた増幅器６０４であって、ノード６０６でその反転入力がその出力に結合され、ノード１０５でその非反転入力がパワーサイクリングされた基準電圧回路１００によって生成された基準電圧を受け取るために結合されたようなパワーサイクリングされた増幅器６０４を備えることができる。スイッチ６０７は、バッファ増幅器６０４の出力ノード６０６を、ＳＡＲＡＤＣ回路３００を伴うリザーバコンデンサ３０２の基準ノード６０８に結合させ、かつ、それから切り離すのに使用することができる。
図６Ｂは、図６Ａに示された回路配置を動作させる技法の一実施例に対応するタイミング図を示す。信号Ｃｏｎｖｓｔ（変換スタート）が低い状態の初期の間、基準バッファ回路６０２、基準電圧生成回路１００、または両方は、ＳＡＲＡＤＣ回路３００がノード５０４での関心のアナログ入力信号をＳＡＲＡＤＣ回路３００内の容量性デジタル−アナログ変換器（ＣＡＰＤＡＣ）上にサンプリングしている間、完全にまたは部分的に電源オフにされてもよい。次いで、図６Ｂで「入力サンプリング」と表される時間で、入力ノード５０４とＳＡＲＡＤＣ回路３００との間で、スイッチが開かれて、ＳＡＲＡＤＣ回路３００内のＣＡＰＤＡＣに格納された関心の入力信号のサンプルを「保持」することができる。図６Ｂに示されるこの「保持」時間の間、基準バッファ回路６０２および基準電圧生成回路１００は、本明細書で説明されたように、電源オンにされてもよい。図６Ｂで「基準サンプリング」と表される時間は、基準電圧回路１００によって生成され、スイッチ６０７を開くことなどによって、任意選択で、基準バッファ回路６０２によりバッファされる基準電圧のリザーバコンデンサ３０２上へのサンプリングを決定することができる。次いで、基準バッファ回路６０２、基準電圧生成回路１００、または両方は、ＳＡＲＡＤＣ回路３００が、サンプリングされ保持された関心のアナログ信号を、逐次比較ルーチン（ＳＡＲ）型変換でのビットトライアルを使用することなどでデジタル信号に変換する間、完全にまたは部分的に電源オフにされてもよい。
上記の説明は、詳細な説明の一部を形成する添付の図面への参照を含む。図面は、説明のために、本発明が実施されることができる具体的な実施形態を示す。これらの実施形態は、本明細書で「実施例」とも呼ばれる。かかる実施例は、示されまたは説明された要素に加えて要素を含むことができる。しかし、本発明者らは、示されまたは説明されたこれらの要素のみが提供される実施例も熟慮検討する。さらに本発明者らは、示されもしくは説明されたこれらの要素の任意の組み合わせもしくは並べ替え（または、それらの１つ以上の態様）を用いた実施例を、本明細書で示されもしくは説明されたある特別な実施例（またはその１つ以上の態様）、もしくは他の実施例（またはそれらの１つ以上の態様）のいずれかに関して熟慮検討する。
本文書とこれまで参照により組み込まれた任意の文書との間で使用法が矛盾する場合には、本文書の使用法が支配する。
本文書で、用語「ａ（１つの）」または「ａｎ（１つの）」は特許文書に見られるように、１つ以上を含むように使用され、「少なくとも１つの」または「１つ以上」の他の実例もしくは使用法のいずれのものとも無関係である。本文書で、用語「または」は、別段の指示がない限り、「ＡまたはＢ」が、「ＡだがＢではない」、「ＢだがＡではない」、ならびに「ＡおよびＢ」を含むような非排他的な「または」を指すように用いられる。本文書で用語「ｉｎｃｌｕｄｉｎｇ」および「ｉｎ ｗｈｉｃｈ」は、用語「ｃｏｍｐｒｉｓｉｎｇ」および「ｗｈｅｒｅｉｎ」それぞれの単純な英語の同等物として用いられる。また、以下の特許請求の範囲で用語「ｉｎｃｌｕｄｉｎｇ」および「ｃｏｍｐｒｉｓｉｎｇ」は、開放型である。すなわち、システム、装置、物品、組成物、構築、またはプロセスであって、特許請求項内でかかる用語の後に挙げられた要素に加えて要素を含むシステム、装置、物品、組成物、構築、またはプロセスは、依然としてこの特許請求項の範囲に該当すると見なされる。さらに、以下の特許請求の範囲で、用語「第１の」、「第２の」、「第３の」等は、単にラベルとして用いられ、それらの対象物に数的な要件を課すことは意図されていない。
「並行な」、「垂直の」、「丸い」または「四角い」などの幾何学的な用語は、文脈で別段の指示がない限り、絶対的な数学的精度を求めることは意図されていない。そうではなく、かかる幾何学的な用語は、生産機能または同等機能によって生じる変動を許容する。例えば、ある要素が「丸い」または「概して丸い」と記述される場合は、正確には円ではない（例えば、僅かに楕円形または多片多角形である）構成要素は依然としてこの記述に包含される。
本明細書で説明された方法実施例は、少なくとも部分的に、機械またはコンピュータによって実施することができる。いくつかの実施例は、電子装置が上記の実施例で説明された方法を行うように構成する動作可能な命令でコード化されたコンピュータ可読媒体または機械可読媒体を含むことができる。かかる方法の実施は、マイクロコード、アセンブリ言語コード、高水準言語コードなどのコード含むことができる。かかるコードは、様々な方法を行うためのコンピュータ可読命令を含むことができる。コードはコンピュータプログラム製品の部分を形成してもよい。さらに、実施例では、コードは、例えば、実行の間、またはそれ以外のときに、１つ以上の揮発性、持続性、または非揮発性の具体的なコンピュータ可読媒体に具体的に格納することができる。これらの具体的なコンピュータ可読媒体の例は、限定はされないが、ハードディスク、取り外し可能な磁気ディスク（例えば、コンパクトディスクおよびデジタルビデオディスク）、磁気カセット、メモリカードまたはスティック、ランダムアクセスメモリ（ＲＡＭ）、リードオンリメモリ（ＲＯＭ）等を含むことができる。
上記の説明は例示的なものであり、制限するものではないことが意図されている。例えば、上記で説明した実施例（または、それらの１つ以上の態様）は、互いに組み合わせて用いられてもよい。他の実施形態は、上記の説明を検討する際に、例えば、当業者の一人が用いることができる。要約書は、米国特許法施行規則１．７２（ｂ）に適合するために提供され、読者が技術的な開示の性質を速やかに確認できるようにする。要約書は、特許請求の範囲の範囲または意味を解釈または限定するために用いられないとの理解で提出されている。また、上記の詳細な説明で、様々な特徴をグループ化して開示を簡素化してもよい。これは、未請求の開示された特徴はどんな特許請求項にとっても本質的なものであることを意図していると解釈されるべきではない。そうではなく、発明の主題事項は、開示された特別な実施形態の全ての特徴よりも少なくてもよい。したがって、以下の特許請求の範囲は、各特許請求項がそれ自体別個の実施形態として自立して、詳細な説明に実施例および実施形態として本明細書によって組み込まれており、かかる実施形態は、様々な組み合わせまたは並べ替えで互いに結合することができることが熟慮検討された。本発明の範囲は、かかる特許請求の範囲が権利を与えた同等物の全範囲と同時に添付の特許請求の範囲を参照して決定されるべきである。
１００ 回路
１０１ 増幅器
１０３ 中間ノード
１０５ 出力ノード
１０７ 容量性フィードバック回路
２０２ 電界効果トランジスタ（ＦＥＴ）
２０６ 共通ソースノード
２０８ 電流ミラー回路
２１０ 電流シンク回路
２１２ 抵抗器
２１８ コンデンサ
２２０ コンデンサ
２３８ スイッチ
２４０ スイッチ
３００ ＳＡＲＡＤＣ回路
３０２ リザーバコンデンサ
３０４ スイッチ
３０６ スイッチ
４１４ ゲイン縮退抵抗器
４１６ ゲイン縮退抵抗器
４２４ 電流ソース回路
４２６ 抵抗器
４２８ カスコード化ミラー回路
４４０ コンデンサ
４４２ コンデンサ
５０２ マルチプレクサ回路
５０４ 入力ノード
５０６ 出力ノード
５０８ 温度センサ回路
６０２ 基準バッファ回路
６０４ 増幅器
６０６ 出力ノード
６０７ スイッチ
６０８ 基準ノード

Claims (17)

  1. 再開動作の際に電力効率のためおよび過度的回復のためにパワーサイクリングが可能な電圧基準回路であって、前記電圧基準回路が、
    第１および第２の入力ノードを備える増幅器であって、前記増幅器が、温度補償電圧であって、前記温度補償電圧を生成するように意図的な不整合をもって構成された第１および第２のトランジスタによって提供される温度補償電圧に基づいて、出力ノードで基準電圧を生成するように構成された増幅器と、
    前記第１および第２の入力ノードにわたる電圧差として前記出力ノードで前記基準電圧の一部を供給するように構成された容量性フィードバック回路であって、前記容量性フィードバック回路が、互いに直列な第１および第２のコンデンサを含む容量性電圧分配器を備える、容量性フィードバック回路と、
    を備え、
    前記第１のコンデンサを跨ぐ第１のスイッチであって、前記電圧基準回路の反復的な動作サイクルの間はオフであり、前記電圧基準回路の反復的な電源オフサイクルの間はオンである、第１のスイッチと、
    前記第２のコンデンサを跨ぐ第２のスイッチであって、前記電圧基準回路の動作サイクルの間はオフであり、前記電圧基準回路の反復的な電源オフサイクルの間はオンである、第２のスイッチと、を備える、電圧基準回路。
  2. 前記容量性フィードバック回路が、容量性電圧分配器回路を前記出力ノードとグラウンド基準ノードとの間に備える、請求項１に記載の電圧基準回路。
  3. 前記第１のコンデンサが、前記出力ノードに結合された第１の端子と、中間ノードに結合され、かつ、前記増幅器の第１の入力に結合された第２の端子と、を備え、
    前記第２のコンデンサが、前記中間ノードに結合された第１の端子と、前記グラウンド基準ノードに結合された第２の端子と、 を備える、請求項２に記載の電圧基準回路。
  4. 前記増幅器が、前記動作サイクルの間は電力が前記増幅器に提供されるのを許容するためにオンであり、前記電圧基準回路の反復的な電源オフサイクルの間は前記増幅器への電力を禁止するためにオフである、電源オフスイッチを備える、請求項１に記載の電圧基準回路。
  5. 前記温度補償電圧が、異なる第１および第２のＦＥＴ閾値電圧間の差によって提供される、請求項１〜４のいずれかに記載の電圧基準回路。
  6. 前記第１および第２のＦＥＴが、前記電圧基準回路の電源オフサイクルの間、中断可能な電流を提供した差動対として配置される、請求項５に記載の電圧基準回路。
  7. 前記第２のＦＥＴが、前記第２のＦＥＴのソース／ドレイン端子に直接的または間接的に電気接続され、前記出力ノードに電気接続された、ゲート端子を備える、請求項６に記載の電圧基準回路。
  8. 前記増幅器が、前記増幅器の入力で生成される温度補償電圧に基づいて基準電圧を提供する出力ノードを備える、演算相互コンダクタンス増幅器（ＯＴＡ）を備え、
    前記容量性分配器が、前記出力ノードとグラウンドまたは他の基準ノードとの間にあり、前記容量性分配器内の中間ノードが前記増幅器の入力に電気結合され、
    電源オフサイクルの間、前記容量性分配器回路を初期化するように構成されたスイッチングネットワークをさらに備える、 請求項１に記載の電圧基準回路。
  9. 前記増幅器が、互いにソース結合され、電流ソース回路または電流シンク回路に電気結合された第１および第２のＦＥＴを備え、前記電流ソース回路または電流シンク回路が、ネイティブモードまたはデプレッションモードのＦＥＴを備える、請求項８に記載の電圧基準回路。
  10. 前記増幅器が、前記温度補償電圧を生成するために異なる閾値電圧を有する第１および第２のＦＥＴを備え、前記第１および第２のＦＥＴのボディ端子が、前記電圧基準回路の動作サイクルの間、異なる電圧を提供することによってそれぞれバイアスがかけられる異なるノードに接続される、請求項８に記載の電圧基準回路。
  11. 再開動作の際に電力効率のためおよび過度的回復のためにパワーサイクリングが可能な電圧基準を提供する方法であって、前記方法が、
    温度補償電圧に基づいて基準電圧を生成することと、
    前記電圧基準の動作サイクルの間、前記基準電圧の前記生成に使用するための容量性フィードバックを提供することと、
    前記電圧基準の電源オフサイクルの間、前記容量性フィードバックを初期化することと、を含む、方法。
  12. 前記容量性フィードバック内の中間ノードを、前記電圧基準の電源オフサイクルの間、指定の初期化ノード電圧に接続することをさらに含む、請求項１１に記載の方法。
  13. 容量性フィードバックを提供することが、前記電圧基準の動作サイクルの間、容量性分配器の中間電圧で第１および第２のＦＥＴの差動対にバイアスをかけることを含み、異なる閾値電圧を有する第１および第２のＦＥＴを使用して前記温度補償電圧を生成することをさらに含む、請求項１１または１２のいずれか１項に記載の方法。
  14. アナログ−デジタル変換器（ＡＤＣ）回路の容量性デジタル−アナログ変換器（ＣＡＰＤＡＣ）上への関心のアナログ信号のサンプリングの間、基準電圧生成器回路または基準電圧バッファ回路の少なくとも一方を電源オフにすることを含み、前記関心のアナログ信号の前記サンプリングに続く保持フェーズの間、基準電圧生成器回路または基準電圧バッファ回路の少なくとも一方を電源オンにすることを含む、請求項１１に記載の方法。
  15. 逐次比較ルーチン（ＳＡＲ）型ビットトライアルの間使用するためのリザーバコンデンサ上へ基準電圧またはバッファされた基準電圧をサンプリングすることと、前記ＳＡＲ型ビットトライアルの間、後続のサンプリングされた関心のアナログ信号の次のＳＡＲ型変換まで、前記基準電圧生成器回路または前記基準電圧バッファ回路の少なくとも一方を電源オフにすることと、を含む、請求項１４に記載の方法。
  16. 温度補償電圧に基づいて基準電圧を生成することが、演算相互コンダクタンス増幅器（ＯＴＡ）回路であって、前記ＯＴＡ回路の入力で前記温度補償電圧を入力オフセット電圧として生成するように配置された前記容量性フィードバックを有する、演算相互コンダクタンス増幅器（ＯＴＡ）回路、を使用することを含む、請求項１５に記載の方法。
  17. 前記電圧基準の前記動作サイクルの間、前記生成された基準電圧を動的に帯域制限することを含む、請求項１６に記載の方法。
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