JP2011090363A

JP2011090363A - 定電圧発生回路及びそれを内蔵した半導体集積回路

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Publication number: JP2011090363A
Application number: JP2009241127A
Authority: JP
Inventors: Tadao Kadowaki; 忠雄門脇
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2009-10-20
Filing date: 2009-10-20
Publication date: 2011-05-06

Abstract

【課題】サンプリング駆動される定電圧発生回路において、負荷容量が大きくても非サンプリング期間における出力電圧の変動を低減する。
【解決手段】この定電圧発生回路は、第１及び第２の電源電位から第１及び第２のスイッチ回路を介して電源電圧が供給されて出力信号を出力する差動増幅回路と、差動増幅回路の出力端子に接続された第１の端子を有する第３のスイッチ回路と、第３のスイッチ回路の第２の端子と第２の電源電位との間に接続された第１のコンデンサと、第３のスイッチ回路がオンしているときに、第３のスイッチ回路の第２の端子から供給される出力信号を増幅して出力ノードに供給し、第３のスイッチ回路がオフしているときに、第１のコンデンサに保持されている電位を増幅して出力ノードに供給する増幅回路と、出力ノードと差動増幅回路の出力端子との間に接続された第２のコンデンサとを含む。
【選択図】図１

Description

本発明は、ディジタルカメラや携帯電話等の携帯機器において、計時情報を管理するリアルタイムクロックの発振回路等に定電圧を供給する定電圧発生回路に関し、さらに、そのような定電圧発生回路を内蔵した半導体集積回路に関する。

ディジタルカメラや携帯電話等の携帯機器においては、メインスイッチを切ったときに、計時情報を管理するリアルタイムクロック用ＩＣが、バックアップ用の充電池（二次電池）又は大容量キャパシタから供給される電力によって動作する。二次電池等からの電力供給時間を長く確保するために、近年において、リアルタイムクロック用ＩＣは、２００ｎＡ以下の低消費電流で動作している。

このような低消費電流動作を実現するために、リアルタイムクロック用ＩＣ内部の発振回路や分周回路等を、定電圧発生回路によって生成される定電圧で動作させることが行われている。例えば、二次電池等からＩＣに供給される電源電圧が３Ｖ若しくは５Ｖであっても、ＩＣ内部の定電圧発生回路によって、０．８Ｖ、１．０Ｖ、又は、１．５Ｖ等の低い電源電圧を生成し、この電源電圧で発振回路等を動作させることにより、低消費電流動作が実現される。さらに低消費電流化を図るために、定電圧発生回路をサンプリング駆動（間欠駆動）することも行われている。

図６は、従来の定電圧発生回路の構成例を示す回路図である。この定電圧発生回路は、電源電位Ｖ_ＤＤ（図６においては、接地電位とする）及び電源電位Ｖ_ＳＳに基づいて、定電圧である出力電圧Ｖ_ＲＥＧを発生し、出力電圧Ｖ_ＲＥＧを出力ノードＮ６から発振回路等の被駆動回路に出力する。

ノードＮ１とノードＮ２との間に、定電流源Ａ１と、ＰチャネルＭＯＳトランジスタＱＰ１及びＱＰ２と、ＮチャネルＭＯＳトランジスタＱＮ１及びＱＮ２とによって、差動増幅回路が構成されている。電源電位Ｖ_ＤＤとノードＮ１との間には、スイッチ回路としてＰチャネルＭＯＳトランジスタＱＰ３が接続されており、ノードＮ２と電源電位Ｖ_ＳＳとの間には、スイッチ回路としてＮチャネルＭＯＳトランジスタＱＮ３が接続されている。

サンプリング期間においては、サンプリング信号ＳＰがハイレベルに活性化され、サンプリング信号ＸＳＰがローレベルに活性化されるので、トランジスタＱＰ３及びＱＮ３がオン状態となる。一方、非サンプリング期間においては、サンプリング信号ＳＰがローレベルに非活性化され、サンプリング信号ＸＳＰがハイレベルに非活性化されるので、トランジスタＱＰ３及びＱＮ３がオフ状態となる。

サンプリング期間において、トランジスタＱＰ３及びＱＮ３がオン状態となったときに、差動増幅回路は、ノードＮ１及びノードＮ２から電源電圧（Ｖ_ＤＤ−Ｖ_ＳＳ）が供給され、第１の入力端子（ノードＮ３）の電位と第２の入力端子（ノードＮ４）の電位との差を増幅して、出力端子（ノードＮ５）から出力信号を出力する。

ノードＮ１とノードＮ２との間には、バイアス発生用のＰチャネルＭＯＳトランジスタＱＰ４と定電流源Ａ２とが直列に接続されており、トランジスタＱＰ４と定電流源Ａ２との接続点における電位が、差動増幅回路の第１の入力端子（ノードＮ３）に供給される。

また、ノードＮ１と定電圧発生回路の出力ノードＮ６との間には、定電流源Ａ３とバイアス発生用のＮチャネルＭＯＳトランジスタＱＮ４とが直列に接続されており、定電流源Ａ３とトランジスタＱＮ４との接続点における電位が、差動増幅回路の第２の入力端子（ノードＮ４）に供給される。

さらに、定電圧発生回路の出力ノードＮ６と電源電位Ｖ_ＳＳとの間には、出力段の増幅回路を構成するＮチャネルＭＯＳトランジスタＱＮ５が接続されている。トランジスタＱＮ５のゲートは、差動増幅回路の出力端子（ノードＮ５）に接続されており、トランジスタＱＮ５のドレインは、定電圧発生回路の出力ノードＮ６に接続されており、トランジスタＱＮ５のソースは、電源電位Ｖ_ＳＳに接続されている。

トランジスタＱＮ５のゲートと電源電位Ｖ_ＳＳとの間には、非サンプリング期間においてトランジスタＱＮ５のゲートバイアス電位を保持するためのコンデンサＣ１が接続されている。また、トランジスタＱＮ５のドレインとゲートとの間には、トランジスタＱＮ５の発振を防止するための位相補償用コンデンサＣ２が接続されている。

トランジスタＱＮ５は、サンプリング期間において、差動増幅回路の出力信号を増幅して定電圧発生回路の出力ノードＮ６に供給し、非サンプリング期間において、コンデンサＣ１に保持されているゲートバイアス電位を増幅して定電圧発生回路の出力ノードＮ６に供給する。

定電圧発生回路の出力ノードＮ６には、被駆動回路が接続されるが、被駆動回路や配線は、入力容量や浮遊容量を有している。図６においては、そのような入力容量や浮遊容量を、負荷容量Ｃ_Ｌとして表している。

図６に示す定電圧発生回路の動作を詳しく説明すると、サンプリング期間においては、差動増幅回路が動作して、出力段の増幅回路を構成するトランジスタＱＮ５のゲートバイアス電位を制御する。バイアス発生用のトランジスタＱＰ４のしきい値電圧をＶＴＰ４とし、バイアス発生用のトランジスタＱＮ４のしきい値電圧をＶＴＮ４とすると、定電圧発生回路の出力ノードＮ６には、電圧（ＶＴＰ４＋ＶＴＮ４）に依存した定電圧である出力電圧Ｖ_ＲＥＧが得られる。この出力電圧Ｖ_ＲＥＧは、電源電位Ｖ_ＤＤ及びＶ_ＳＳには依存しない。

一方、非サンプリング期間においては、差動増幅回路は動作を停止するが、コンデンサＣ１がトランジスタＱＮ５のゲートバイアス電位を保持するので、定電圧発生回路の出力ノードＮ６において出力電圧Ｖ_ＲＥＧが維持される。しかしながら、定電圧発生回路の負荷となる負荷容量Ｃ_Ｌが大きい場合には、定電圧発生回路の出力電圧Ｖ_ＲＥＧが不安定になってしまうという現象が生じている。

図７は、定電圧発生回路の負荷容量が大きい場合における出力電圧の変動を示す波形図である。定電圧発生回路の出力電圧Ｖ_ＲＥＧは、破線で示すように、本来、安定した値をとらなければならないが、実際には、実線で示すように、サンプリング駆動毎に変動して不安定となってしまい、被駆動回路の誤動作を招くことがあった。その原因について、以下に説明する。

図８は、非サンプリング期間における定電圧発生回路の等価回路を示す回路図である。非サンプリング期間においては、差動増幅回路の入出力系統がハイインピーダンス状態となるので、図８に示すように、差動増幅回路による制御経路と出力段の増幅回路とが切り離された状態となる。

一方、電源電位Ｖ_ＤＤから、負荷容量Ｃ_Ｌ、コンデンサＣ２、及び、コンデンサＣ１を介して、電源電位Ｖ_ＳＳに到る直列経路（図８中の太線）が存在する。これにより、サンプリング期間において所定の定電圧を出力ノードＮ６に出力するように制御されていたトランジスタＱＮ５のゲートバイアス電位が、非サンプリング期間において、負荷容量Ｃ_Ｌ、コンデンサＣ２、及び、コンデンサＣ１によって分圧された値に変動してしまう。さらに、負荷容量Ｃ_Ｌ、コンデンサＣ２、及び、コンデンサＣ１によって分圧されたトランジスタＱＮ５のゲートバイアス電位は、被駆動回路の消費電流等によって変動するので、定電圧発生回路の出力電圧Ｖ_ＲＥＧが、継続的に変動してしまう。

関連する技術として、特許文献１には、チップサイズを増大することなく低消費電力化を実現すると共に、出力電位の変動を低減する定電圧発生回路が開示されている。この定電圧発生回路は、電流源から出力される電流に基づいて基準電位を発生する基準電位発生手段と、基準電位発生手段が発生する基準電位を保持するためのコンデンサと、基準電位発生手段が発生する基準電位に基づいて出力電位を発生する増幅手段と、印加される信号に基づいて基準電位発生手段に含まれる電流源をオン／オフさせるスイッチ手段とを具備する。

特許文献１の定電圧発生回路においても、定電圧発生回路の負荷容量が大きい場合には、非サンプリング期間において、基準電位発生手段が発生する基準電位を保持するためのコンデンサに保持されている電位が変動するので、定電圧発生回路の出力電圧の変動は避けられない。

特開２００２−３５１５５８号公報（第３頁、図１）

そこで、上記の点に鑑み、本発明は、サンプリング駆動される定電圧発生回路において、定電圧発生回路の負荷容量が大きくても、非サンプリング期間における出力電圧の変動を低減することを目的とする。

以上の課題を解決するため、本発明の１つの観点に係る定電圧発生回路は、第１の電源電位及び第２の電源電位に基づいて定電圧を発生し、該定電圧を出力ノードから負荷に出力する定電圧発生回路であって、第１のノード及び第２のノードから電源電圧が供給されたときに、第１の入力端子の電位と第２の入力端子の電位との差を増幅して出力端子から出力信号を出力する差動増幅回路と、第１の電源電位と第１のノードとの間に接続され、印加されるサンプリング信号に同期してオン／オフする第１のスイッチ回路と、第２のノードと第２の電源電位との間に接続され、印加されるサンプリング信号に同期してオン／オフする第２のスイッチ回路と、第１のノードと差動増幅回路の第１の入力端子との間に第１のバイアス電圧を発生する第１のバイアス電圧発生回路と、差動増幅回路の第２の入力端子と出力ノードとの間に第２のバイアス電圧を発生する第２のバイアス電圧発生回路と、差動増幅回路の出力端子に接続された第１の端子を有し、印加されるサンプリング信号に同期してオン／オフする第３のスイッチ回路と、第３のスイッチ回路の第２の端子と第２の電源電位との間に接続された第１のコンデンサと、第３のスイッチ回路がオンしているときに、第３のスイッチ回路の第２の端子から供給される差動増幅回路の出力信号を増幅して出力ノードに供給し、第３のスイッチ回路がオフしているときに、第１のコンデンサに保持されている電位を増幅して出力ノードに供給する増幅回路と、出力ノードと差動増幅回路の出力端子との間に接続された第２のコンデンサとを具備する。

また、本発明の１つの観点に係る半導体集積回路は、本発明の１つの観点に係る定電圧発生回路と、間欠的に活性化される少なくとも１つのサンプリング信号を生成して定電圧発生回路の間欠動作を制御する間欠動作制御回路とを具備する。

ここで、間欠動作制御回路が、第１〜第３のスイッチ回路を略同時にオンさせると共に、第３のスイッチ回路をオフさせた後に第１及び第２のスイッチ回路をオフさせるようにしても良い。

また、第１のスイッチ回路が、Ｐチャネルトランジスタによって構成され、第２のスイッチ回路が、Ｎチャネルトランジスタによって構成され、第３のスイッチ回路が、Ｎチャネルトランジスタによって構成されるようにしても良い。

その場合に、間欠動作制御回路が、間欠的にハイレベルに活性化されるタイミング信号を生成し、タイミング信号を遅延させて第１のサンプリング信号を生成し、第１のサンプリング信号を反転して第２のサンプリング信号を生成し、タイミング信号と第１のサンプリング信号との論理積を求めることにより第３のサンプリング信号を生成して、第１のサンプリング信号を第２のスイッチ回路に供給し、第２のサンプリング信号を第１のスイッチ回路に供給し、第３のサンプリング信号を第３のスイッチ回路に供給するようにしても良い。

さらに、増幅回路が、第３のスイッチ回路の第２の端子に接続されたゲートと、出力ノードに接続されたドレインと、第２の電源電位に接続されたソースとを有するトランジスタを含むようにしても良い。

加えて、第１のバイアス電圧発生回路が、第１のノードと差動増幅回路の第１の入力端子との間に接続され、ゲートとドレインとが接続された少なくとも１つのトランジスタを含み、第２のバイアス電圧発生回路が、差動増幅回路の第２の入力端子と出力ノードとの間に接続され、ゲートとドレインとが接続された少なくとも１つのトランジスタを含むようにしても良い。

本発明の１つの観点によれば、差動増幅回路の出力端子と出力段の増幅回路の入力端子との間に接続され、印加されるサンプリング信号に同期してオン／オフする第３のスイッチ回路を設けたことにより、非サンプリング期間において出力段の増幅回路の入力端子の電位を安定に保持することができるので、定電圧発生回路の負荷容量が大きくても、非サンプリング期間における出力電圧の変動を低減することが可能となる。

本発明の第１の実施形態に係る半導体集積回路の構成を示す回路図。本発明の第１の実施形態におけるサンプリング信号の波形を示す波形図。本発明の第２の実施形態におけるサンプリング信号の波形を示す波形図。本発明の第２の実施形態において用いられる間欠動作制御回路を示す回路図。図４に示す間欠動作制御回路が生成する信号の波形を示す波形図。従来の定電圧発生回路の構成例を示す回路図。定電圧発生回路の負荷容量が大きい場合の出力電圧の変動を示す波形図。非サンプリング期間における図６の定電圧発生回路の等価回路を示す回路図。

以下、本発明の実施形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照符号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係る定電圧発生回路を内蔵した半導体集積回路の構成を示す回路図である。本実施形態においては、計時情報を管理するリアルタイムクロック用ＩＣに本発明を適用した場合について説明する。

図１に示すように、この半導体集積回路は、間欠動作によって定電圧を発生する定電圧発生回路１と、定電圧発生回路１の間欠動作を制御する間欠動作制御回路２と、定電圧発生回路１から定電圧が供給される発振回路や分周回路等の被駆動回路３とを含んでいる。また、定電圧発生回路１の負荷となる被駆動回路３や配線は、入力容量や浮遊容量を有しているので、図１においては、そのような入力容量や浮遊容量を、負荷容量Ｃ_Ｌとして表している。

定電圧発生回路１は、電源電位Ｖ_ＤＤ（本実施形態においては、接地電位とする）及び電源電位Ｖ_ＳＳ（Ｖ_ＳＳ＜Ｖ_ＤＤ）に基づいて、定電圧である出力電圧Ｖ_ＲＥＧを発生し、出力電圧Ｖ_ＲＥＧを出力ノードＮ６から負荷（被駆動回路３及び負荷容量Ｃ_Ｌ）に出力する。

定電圧発生回路１において、ノードＮ１とノードＮ２との間に、定電流源Ａ１と、ＰチャネルＭＯＳトランジスタＱＰ１及びＱＰ２と、ＮチャネルＭＯＳトランジスタＱＮ１及びＱＮ２とによって、差動増幅回路１１が構成されている。定電流源Ａ１の一端は、ノードＮ１に接続され、定電流源Ａ１の他端は、差動ペアを構成するトランジスタＱＰ１及びＱＰ２のソースに接続されている。

トランジスタＱＰ１のゲートは、差動増幅回路１１の第１の入力端子（ノードＮ３）に接続されており、トランジスタＱＰ１のドレイン及びトランジスタＱＮ１のドレインは、差動増幅回路１１の出力端子（ノードＮ５）に接続されている。また、トランジスタＱＰ２のゲートは、差動増幅回路１１の第２の入力端子（ノードＮ４）に接続されており、トランジスタＱＰ２のドレインは、トランジスタＱＮ２のドレイン及びゲートと、トランジスタＱＮ１のゲートとに接続されている。トランジスタＱＮ１及びＱＮ２のソースは、ノードＮ２に接続されている。

電源電位Ｖ_ＤＤとノードＮ１との間には、第１のスイッチ回路としてＰチャネルＭＯＳトランジスタＱＰ３が接続されており、ノードＮ２と電源電位Ｖ_ＳＳとの間には、第２のスイッチ回路としてＮチャネルＭＯＳトランジスタＱＮ３が接続されている。トランジスタＱＮ３のゲートには、サンプリング信号ＳＰ１が印加され、トランジスタＱＰ３のゲートには、サンプリング信号ＸＳＰ１が印加される。サンプリング信号ＸＳＰ１は、サンプリング信号ＳＰ１を反転したものである。

トランジスタＱＰ３及びＱＮ３は、それぞれに印加されるサンプリング信号に同期してオン／オフする。サンプリング期間において、サンプリング信号ＳＰ１がハイレベルに活性化され、サンプリング信号ＸＳＰ１がローレベルに活性化されるので、トランジスタＱＰ３及びＱＮ３がオン状態となる。一方、非サンプリング期間においては、サンプリング信号ＳＰ１がローレベルに非活性化され、サンプリング信号ＸＳＰ１がハイレベルに非活性化されるので、トランジスタＱＰ３及びＱＮ３がオフ状態となる。

サンプリング期間において、トランジスタＱＰ３及びＱＮ３がオン状態となったときに、差動増幅回路１１は、ノードＮ１及びノードＮ２から電源電圧（Ｖ_ＤＤ−Ｖ_ＳＳ）が供給され、第１の入力端子（ノードＮ３）の電位と第２の入力端子（ノードＮ４）の電位との差を増幅して、出力端子（ノードＮ５）から出力信号を出力する。

ノードＮ１と差動増幅回路１１の第１の入力端子（ノードＮ３）との間には、ゲートとドレインとが接続された少なくとも１つのトランジスタ（図１においては、ＰチャネルＭＯＳトランジスタＱＰ４を示す）が接続されており、差動増幅回路１１の第１の入力端子（ノードＮ３）とノードＮ２との間には、定電流源Ａ２が接続されている。これらは、ノードＮ１と差動増幅回路１１の第１の入力端子（ノードＮ３）との間に第１のバイアス電圧を発生する第１のバイアス電圧発生回路を構成する。

また、ノードＮ１と差動増幅回路１１の第２の入力端子（ノードＮ４）との間には、定電流源Ａ３が接続されており、差動増幅回路１１の第２の入力端子（ノードＮ４）と定電圧発生回路１の出力ノードＮ６との間には、ゲートとドレインとが接続された少なくとも１つのトランジスタ（図１においては、ＮチャネルＭＯＳトランジスタＱＮ４を示す）が接続されている。これらは、差動増幅回路１１の第２の入力端子（ノードＮ４）と定電圧発生回路１の出力ノードＮ６との間に第２のバイアス電圧を発生する第２のバイアス電圧発生回路を構成する。

さらに、定電圧発生回路１の出力ノードＮ６と電源電位Ｖ_ＳＳとの間には、出力段の増幅回路を構成するＮチャネルＭＯＳトランジスタＱＮ５が接続されている。トランジスタＱＮ５のドレインは、定電圧発生回路１の出力ノードＮ６に接続されており、トランジスタＱＮ５のソースは、電源電位Ｖ_ＳＳに接続されている。

本実施形態においては、差動増幅回路１１の出力端子（ノードＮ５）とトランジスタＱＮ５のゲートとの間に、第３のスイッチ回路としてＮチャネルＭＯＳトランジスタＱＮ６が接続されている。トランジスタＱＮ６のドレインは、差動増幅回路１１の出力端子（ノードＮ５）に接続されており、トランジスタＱＮ６のソースは、トランジスタＱＮ５のゲートに接続されている。トランジスタＱＮ６のゲートには、サンプリング信号ＳＰ２が印加される。本実施形態においては、サンプリング信号ＳＰ２は、サンプリング信号ＳＰ１と同相である。

トランジスタＱＮ５のゲートと電源電位Ｖ_ＳＳとの間には、非サンプリング期間においてトランジスタＱＮ５のゲートバイアス電位を保持するためのコンデンサＣ１が接続されている。また、定電圧発生回路１の出力ノードＮ６と差動増幅回路１１の出力端子（ノードＮ５）との間には、トランジスタＱＮ５の発振を防止するための位相補償用のコンデンサＣ２が接続されている。

トランジスタＱＮ６は、印加されるサンプリング信号ＳＰ２に同期してオン／オフする。サンプリング期間においては、サンプリング信号ＳＰ２がハイレベルに活性化されるので、トランジスタＱＮ６がオン状態となる。一方、非サンプリング期間においては、サンプリング信号ＳＰ２がローレベルに非活性化されるので、トランジスタＱＮ６がオフ状態となる。

トランジスタＱＮ５は、サンプリング期間において、差動増幅回路１１の出力端子（ノードＮ５）からトランジスタＱＮ６を介してゲートに供給される差動増幅回路１１の出力信号を増幅して定電圧発生回路１の出力ノードＮ６に供給し、非サンプリング期間において、コンデンサＣ１に保持されているゲートバイアス電位を増幅して定電圧発生回路１の出力ノードＮ６に供給する。

ここで、トランジスタＱＮ５の増幅動作は、ゲートに入力される信号とドレインから出力される信号とが逆相関係となる反転増幅動作であるので、位相補償用のコンデンサＣ２をゲート・ドレイン間に接続することにより、トランジスタＱＮ５の高域発振を防止することができる。

間欠動作制御回路２は、サンプリング信号ＳＰ１、サンプリング信号ＸＳＰ１、及び、サンプリング信号ＳＰ２を生成する。あるいは、定電圧発生回路１において、サンプリング信号ＳＰ１を反転することによりサンプリング信号ＸＳＰ１を得るようにしても良いし、サンプリング信号ＸＳＰ１を反転することによりサンプリング信号ＳＰ１を得るようにしても良い。

第１の実施形態においては、サンプリング信号ＳＰ２として、サンプリング信号ＳＰ１をそのまま用いることができるので、間欠動作制御回路２は、少なくとも１つのサンプリング信号（サンプリング信号ＳＰ１又はサンプリング信号ＸＳＰ１）を生成すれば良い。

図２は、本発明の第１の実施形態におけるサンプリング信号の波形を示す波形図である。図２においては、例として、サンプリング信号ＳＰ１の波形が示されている。サンプリング期間Ｔ１においては、サンプリング信号ＳＰ１がハイレベルに活性化され、非サンプリング期間Ｔ２においては、サンプリング信号ＳＰ１がローレベルに非活性化される。

この例において、定電圧発生回路の間欠動作の周期は１ｍｓ程度であり、サンプリング信号ＳＰ１がハイレベルである期間の割合（デューティ）Ｔ１／（Ｔ１＋Ｔ２）は、１／８〜１／１６程度が適当である。これにより、間欠動作における定電圧発生回路の動作電流は、連続動作における定電圧発生回路の動作電流の１／８〜１／１６程度となり、さらなる低消費電流化を実現することができる。

再び図１を参照すると、サンプリング期間においては、差動増幅回路１１が動作して、出力段の増幅回路を構成するトランジスタＱＮ５のゲートバイアス電位を制御する。トランジスタＱＰ４のしきい値電圧をＶＴＰ４とし、トランジスタＱＮ４のしきい値電圧をＶＴＮ４とすると、定電圧発生回路１の出力ノードＮ６には、電圧（ＶＴＰ４＋ＶＴＮ４）に依存した定電圧である出力電圧Ｖ_ＲＥＧが得られる。この出力電圧Ｖ_ＲＥＧは、電源電位Ｖ_ＤＤ及びＶ_ＳＳには依存しない。

一方、非サンプリング期間においては、差動増幅回路１１は動作を停止するが、コンデンサＣ１がトランジスタＱＮ５のゲートバイアス電位を保持するので、定電圧発生回路１の出力ノードＮ６において出力電圧Ｖ_ＲＥＧが維持される。また、トランジスタＱＮ６がオフ状態となるので、図８に示すような、電源電位Ｖ_ＤＤから、負荷容量Ｃ_Ｌ、コンデンサＣ２、及び、コンデンサＣ１を介して、電源電位Ｖ_ＳＳに到る直列経路（図８中の太線）は形成されない。従って、コンデンサＣ１によって保持されるゲートバイアス電位の変動が抑制されるので、定電圧発生回路１の出力電圧Ｖ_ＲＥＧが安定する。

このように、第１の実施形態によれば、非サンプリング期間においても安定した定電圧を負荷に供給することができるので、定電圧発生回路のより一層の低消費電流化が可能となる。また、第１の実施形態に係る定電圧発生回路は、従来の定電圧発生回路に１個のトランジスタを追加することによって実現できるので、大幅なコストアップを招くことがない。

次に、本発明の第２の実施形態について、図１及び図３〜図５を参照しながら説明する。第２の実施形態においては、間欠動作制御回路２が、定電圧発生回路１の第１〜第３のスイッチ回路を略同時にオンさせると共に、第３のスイッチ回路をオフさせた後に第１及び第２のスイッチ回路をオフさせる。その他の点に関しては、第１の実施形態と同様である。

図３は、本発明の第２の実施形態におけるサンプリング信号の波形を示す波形図である。間欠動作制御回路２は、第２のスイッチ回路を構成するトランジスタＱＮ３のゲートに供給されるサンプリング信号ＳＰ１を、サンプリング期間においてハイレベルに活性化し、非サンプリング期間においてローレベルに活性化する。第１のスイッチ回路を構成するトランジスタＱＰ３のゲートに供給されるサンプリング信号ＸＳＰ１は、サンプリング信号ＳＰ１を反転したものであり、間欠動作制御回路２又は定電圧発生回路１において生成される。

さらに、間欠動作制御回路２は、第３のスイッチ回路を構成するトランジスタＱＮ６のゲートに供給されるサンプリング信号ＳＰ２を、サンプリング信号ＳＰ１及びサンプリング信号ＸＳＰ１と略同一のタイミングで活性化すると共に、サンプリング信号ＳＰ１及びサンプリング信号ＸＳＰ１よりも所定の時間ΔＴだけ早いタイミングで非活性化する。ここで、所定の時間ΔＴは、例えば、１００ｎｓ程度である。

図４は、本発明の第２の実施形態において用いられる間欠動作制御回路の具体的な構成例を示す回路図である。図４に示すように、間欠動作制御回路２は、タイミング信号生成回路２１と、インバータ２２〜２５と、コンデンサ２６及び２７と、論理積（ＡＮＤ）回路２８とを含んでいる。

図５は、図４に示す間欠動作制御回路が生成する信号の波形を示す波形図である。タイミング信号生成回路２１は、間欠的にハイレベルに活性化されるタイミング信号ＴＭを生成する。インバータ２２及び２３の各々は、２つのトランジスタによって構成され、それらのトランジスタのオン抵抗とコンデンサ２６又は２７とによって定まる時定数によって、入力されるタイミング信号ＴＭを所定の時間ΔＴだけ遅延させてサンプリング信号ＳＰ１を生成する。さらに、インバータ２４は、サンプリング信号ＳＰ１を反転してサンプリング信号ＸＳＰ１を生成し、インバータ２５は、サンプリング信号ＸＳＰ１を再度反転してサンプリング信号ＳＰ１を出力する。

ＡＮＤ回路２８は、タイミング信号ＴＭとサンプリング信号ＳＰ１との論理積を求めることにより、サンプリング信号ＳＰ２を生成する。間欠動作制御回路２は、第１のスイッチ回路を構成するトランジスタＱＰ３のゲートにサンプリング信号ＸＳＰ１を供給し、第２のスイッチ回路を構成するトランジスタＱＮ３のゲートにサンプリング信号ＳＰ１を供給し、第３のスイッチ回路を構成するトランジスタＱＮ６のゲートにサンプリング信号ＳＰ２を供給する。

第２の実施形態によれば、第３のスイッチ回路を構成するトランジスタＱＮ６のゲートに供給されるサンプリング信号ＳＰ２の非活性化タイミングを、第１及び第２のスイッチ回路に供給されるサンプリング信号ＸＳＰ１及びＳＰ１の非活性化タイミングよりも早くすることによって、コンデンサＣ１に保持されている電位をコンデンサＣ２から迅速に切り離すことができるので、第１の実施形態におけるよりも安定した定電圧を供給することが可能である。

１定電圧発生回路、２間欠動作制御回路、３被駆動回路、１１差動増幅回路、２１タイミング信号生成回路、２２〜２５インバータ、２６、２７コンデンサ、２８ＡＮＤ回路、Ｃ_Ｌ負荷容量、ＱＰ１〜ＱＰ４ＰチャネルＭＯＳトランジスタ、ＱＮ１〜ＱＮ６ＮチャネルＭＯＳトランジスタ、Ａ１〜Ａ３定電流源

Claims

第１の電源電位及び第２の電源電位に基づいて定電圧を発生し、該定電圧を出力ノードから負荷に出力する定電圧発生回路であって、
第１のノード及び第２のノードから電源電圧が供給されたときに、第１の入力端子の電位と第２の入力端子の電位との差を増幅して出力端子から出力信号を出力する差動増幅回路と、
前記第１の電源電位と前記第１のノードとの間に接続され、印加されるサンプリング信号に同期してオン／オフする第１のスイッチ回路と、
前記第２のノードと前記第２の電源電位との間に接続され、印加されるサンプリング信号に同期してオン／オフする第２のスイッチ回路と、
前記第１のノードと前記差動増幅回路の第１の入力端子との間に第１のバイアス電圧を発生する第１のバイアス電圧発生回路と、
前記差動増幅回路の第２の入力端子と前記出力ノードとの間に第２のバイアス電圧を発生する第２のバイアス電圧発生回路と、
前記差動増幅回路の出力端子に接続された第１の端子を有し、印加されるサンプリング信号に同期してオン／オフする第３のスイッチ回路と、
前記第３のスイッチ回路の第２の端子と前記第２の電源電位との間に接続された第１のコンデンサと、
前記第３のスイッチ回路がオンしているときに、前記第３のスイッチ回路の第２の端子から供給される前記差動増幅回路の出力信号を増幅して前記出力ノードに供給し、前記第３のスイッチ回路がオフしているときに、前記第１のコンデンサに保持されている電位を増幅して前記出力ノードに供給する増幅回路と、
前記出力ノードと前記差動増幅回路の出力端子との間に接続された第２のコンデンサと、
を具備する定電圧発生回路。
請求項１記載の定電圧発生回路と、
間欠的に活性化される少なくとも１つのサンプリング信号を生成して前記定電圧発生回路の間欠動作を制御する間欠動作制御回路と、
を具備する半導体集積回路。
前記間欠動作制御回路が、前記第１〜第３のスイッチ回路を略同時にオンさせると共に、前記第３のスイッチ回路をオフさせた後に前記第１及び第２のスイッチ回路をオフさせる、請求項２記載の半導体集積回路。
前記第１のスイッチ回路が、Ｐチャネルトランジスタによって構成され、前記第２のスイッチ回路が、Ｎチャネルトランジスタによって構成され、前記第３のスイッチ回路が、Ｎチャネルトランジスタによって構成される、請求項２又は３記載の半導体集積回路。
前記間欠動作制御回路が、間欠的にハイレベルに活性化されるタイミング信号を生成し、前記タイミング信号を遅延させて第１のサンプリング信号を生成し、前記第１のサンプリング信号を反転して第２のサンプリング信号を生成し、前記タイミング信号と前記第１のサンプリング信号との論理積を求めることにより第３のサンプリング信号を生成して、前記第１のサンプリング信号を前記第２のスイッチ回路に供給し、前記第２のサンプリング信号を前記第１のスイッチ回路に供給し、前記第３のサンプリング信号を前記第３のスイッチ回路に供給する、請求項４記載の半導体集積回路。
前記増幅回路が、前記第３のスイッチ回路の第２の端子に接続されたゲートと、前記出力ノードに接続されたドレインと、前記第２の電源電位に接続されたソースとを有するトランジスタを含む、請求項２〜５のいずれか１項記載の半導体集積回路。
前記第１のバイアス電圧発生回路が、前記第１のノードと前記差動増幅回路の第１の入力端子との間に接続され、ゲートとドレインとが接続された少なくとも１つのトランジスタを含み、前記第２のバイアス電圧発生回路が、前記差動増幅回路の第２の入力端子と前記出力ノードとの間に接続され、ゲートとドレインとが接続された少なくとも１つのトランジスタを含む、請求項２〜６のいずれか１項記載の半導体集積回路。