JP2006157099A - レベルシフタ回路 - Google Patents

Abstract

【課題】ＣＭＯＳゲートのみで貫通電流を防止するレベルシフタ回路を提供する。
【解決手段】入力端子５０からの入力信号Ｖinと遅延部２１で遅延させた入力信号Ｖin’を、第１の電源電圧の低電位電圧ＶＤＤＬが供給されるＮＯＲゲート２２とＡＮＤゲート２３に入力、各々出力をゲート電圧ＶＧ１とゲート電圧ＶＧ２とする。レベルシフト部１０用で、第２の電源電圧の高電位電圧ＶＤＤＨが供給される第２の電源電圧端子３０に接続されたＰＭＯＳトランジスタ１，２のゲートとドレインを交差接続し、各々のドレインとソースが接地端子４０に接続されたＮＭＯＳトランジスタ４，５のドレインとを接続する。ＮＭＯＳトランジスタ４，５のゲートにはＮＯＲゲート２２出力とＡＮＤゲート２３出力を接続する。ＮＭＯＳトランジスタ５のドレイン電圧ＶＤ２をＰＭＯＳトランジスタ３とＮＭＯＳトランジスタ６に接続し、出力信号Ｖoutを出力端子７０から出力する。
【選択図】図１

Description

本発明は、半導体集積回路の低消費電力化において、２種類の電源電圧を用いてパルス信号出力の電圧レベルシフトを行うレベルシフタ回路に関するものである。

従来の半導体集積回路に用いる電源電圧の低消費電力化に伴い、入力信号の「ハイ」の電圧レベルである第１の電源電圧の低電位電圧レベルを、出力信号では、第２の電源電圧の高電位電圧レベルに変更するレベルシフタ回路が用いられている。このレベルシフタ回路において、入力信号の「ハイ」から「ロー」への電圧レベルの切り替わり時には貫通電流が流れており、この貫通電流を防止する必要があった。

この貫通電流を防止するための解決手段として、例えば、特許文献１に開示されているようなレベルシフタ回路において定電流源が必要であった。

従来例として、液晶パネル駆動用ＩＣへ出力する電圧のレベルを変更する際、図３に示すようなレベルシフタ回路を用いて電圧レベルの変更を行っていた。図３において、１０は入力信号Ｖinの電圧レベルを出力信号Ｖoutにおいて、低電位電圧ＶＤＤＬから高電位電圧ＶＤＤＨに電圧レベルの変更を行うレベルシフト部で、８０は出力信号Ｖoutの「ハイ」と「ロー」の電圧レベルの切り替わりを制御するスイッチング部である。

入力端子５０から入力信号Ｖinが入力され、スイッチング部８０のインバータ８１で反転した信号と、インバータ８２でさらに反転した信号が各々ＮＭＯＳトランジスタ４，５のゲートにゲート電圧ＶＧ１，ＶＧ２として入力される。ＮＭＯＳトランジスタ５またはＮＭＯＳトランジスタ４のドレインから、ＰＭＯＳトランジスタ３、ＮＭＯＳトランジスタ６により構成したインバータを介して出力端子７０から出力信号Ｖoutが出力される。

このように構成された従来のレベルシフタ回路におけるスイッチング部８０の動作波形のタイミングチャートを図４に示す。図４の動作波形は、スイッチング部８０の入力である入力信号Ｖinが時刻ｔ０で「ロー」から「ハイ」に変化し、時刻ｔ３で「ハイ」から「ロー」に変化する時のＮＭＯＳトランジスタ４，５のゲート電圧ＶＧ１，ＶＧ２の波形を表したものである。

次に、図３，図４を参照しながらその動作を説明する。時刻ｔ０で入力信号Ｖinが「ロー」から「ハイ」に変化すると、ゲート電圧ＶＧ１はインバータ８１を介して「ハイ」から「ロー」に移行する。ここで時刻ｔ０から時刻ｔ１をインバータ８１の遅延とする。さらにインバータ８２の遅延を時刻ｔ１から時刻ｔ２とするとゲート電圧ＶＧ２は時刻ｔ２で「ロー」から「ハイ」に移行する。同様に入力電圧Ｖinが時刻ｔ３で「ハイ」から「ロー」に変化すると、ゲート電圧ＶＧ１はインバータ８１の遅延分遅れて時刻ｔ４で「ロー」から「ハイ」になり、ゲート電圧ＶＧ２はインバータ８２の遅延分遅れて時刻ｔ５で「ハイ」から「ロー」になる。

ここで、ゲート電圧ＶＧ１，ＶＧ２は低電位電圧ＶＤＤＬである入力信号Ｖinの「ハイ」の電圧レベルによりＮＭＯＳトランジスタ４，５を「オン」，「オフ」させるので、ゲート電圧ＶＧ１が「ハイ」、ゲート電圧ＶＧ２が「ロー」の時、ＮＭＯＳトランジスタ４は「オン」してＰＭＯＳトランジスタ２のゲート電圧を「ロー」に下げ、ＰＭＯＳトランジスタ２を「オン」させているが、この時、ＮＭＯＳトランジスタ５は「オフ」しているのでＰＭＯＳトランジスタ２のドレイン電圧ＶＤ２を高電位電圧ＶＤＤＨにすることができる。

同様にゲート電圧ＶＧ１が「ロー」、ゲート電圧ＶＧ２が「ハイ」の時、ＮＭＯＳトランジスタ５は「オン」してＰＭＯＳトランジスタ１のゲート電圧を「ロー」に下げ、ＰＭＯＳトランジスタ１を「オン」させるが、この時ＮＭＯＳトランジスタ４は「オフ」しているのでＰＭＯＳトランジスタ１のドレイン電圧ＶＤ１を高電位電圧ＶＤＤＨにすることができ、ドレイン電圧ＶＤ２は接地電位ＶＳＳになる。しかし図４の時刻ｔ４から時刻ｔ５の間、ゲート電圧ＶＧ１とゲート電圧ＶＧ２が共に「ハイ」になる期間がある。この期間ではＮＭＯＳトランジスタ４，５が同時に「オン」してしまい、図３に示す貫通電流Ｉ１，Ｉ２が流れてしまう。このように従来のレベルシフタ回路ではスイッチング部８０の遅延によりＮＭＯＳトランジスタ４，５が同時に「オン」してしまう。

さらに図３，図４を用いて各時刻での動作を説明する。まず、時刻ｔ０からｔ１ではゲート電圧ＶＧ１が「ハイ」レベルであることよりＮＭＯＳトランジスタ４がオンしてドレイン電圧ＶＤ１を「ロー」レベルに移行させ、ＰＭＯＳトランジスタ２を「オン」させてドレイン電圧ＶＤ２を「ハイ」レベルに移行する。このときゲート電圧ＶＧ２は「ロー」レベルであるのでＮＭＯＳトランジスタ５は「オフ」しておりＰＭＯＳトランジスタ２からＮＭＯＳトランジスタ５への貫通電流Ｉ２は流れない。

次に、時刻ｔ１から時刻ｔ２ではゲート電圧ＶＧ１，ＶＧ２は共に「ロー」レベルでＮＭＯＳトランジスタ４，５は「オフ」しているのでＰＭＯＳトランジスタ１からＮＭＯＳトランジスタ４への貫通電流Ｉ１と、ＰＭＯＳトランジスタ２からＮＭＯＳトランジスタ５への貫通電流Ｉ２は流れない。その後、時刻ｔ２でゲート電圧ＶＧ２が「ハイ」レベルに移行すると、ＮＭＯＳトランジスタ５がオンするのでドレイン電圧ＶＤ２は「ロー」レベルに移行し、ＰＭＯＳトランジスタ１を「オン」させるのでドレイン電圧ＶＤ１は「ハイ」レベルに移行され、ＰＭＯＳトランジスタ２は必ず「オフ」する。

この時、ゲート電圧ＶＧ１は「ロー」レベルなのでＮＭＯＳトランジスタ４も必ず「オフ」する。よって、ＰＭＯＳトランジスタ１からＮＭＯＳトランジスタ４への貫通電流Ｉ１とＰＭＯＳトランジスタ２からＮＭＯＳトランジスタ５への貫通電流Ｉ２は流れない。
特開平４−９７６１６号公報

しかしながら、このような構成のレベルシフタ回路は、図４に示す従来例において、時刻ｔ４からｔ５ではゲート電圧ＶＧ１が「ハイ」であることよりＮＭＯＳトランジスタ４が「オン」して、ドレイン電圧ＶＤ１を「ロー」レベルに移行させようとするが、この時点でドレイン電圧ＶＤ２はまだ「ロー」レベルであるのでＰＭＯＳトランジスタ１は「オン」し続けており、ＰＭＯＳトランジスタ１からＮＭＯＳトランジスタ４へ貫通電流Ｉ１が生じる。

また、時刻ｔ４からｔ５ではゲート電圧ＶＧ２が「ハイ」であることによりＮＭＯＳトランジスタ５も「オン」しているのでドレイン電圧ＶＤ２を「ロー」レベルに移行させようとするがドレイン電圧ＶＤ１が前述したように、「ロー」レベルに移行しているのでＰＭＯＳトランジスタ２は「オン」し続けており、ＰＭＯＳトランジスタ２からＮＭＯＳトランジスタ５へも貫通電流Ｉ２が生じるという課題があった。

本発明は、前記従来技術の課題を解決することに指向するものであり、前述した特許文献１のような定電流源を必要とすることなく、ＣＭＯＳゲートのみで貫通電流を防止できるレベルシフタ回路を提供することを目的とする。

前記の目的を達成するために、本発明に係るレベルシフタ回路は、入力信号の第１の電源電圧レベルである「ハイ」の信号電圧を、出力端子において第２の電源電圧レベルに変更するレベルシフト部を有するレベルシフタ回路であって、レベルシフト部において信号電圧の電圧レベルを変更する際、信号電圧の「ハイ」と「ロー」の切り替わりタイミングを制御して貫通電流を防止するスイッチング部を備えたこと、また、スイッチング部は、レベルシフト部に供給する２つのスイッチング信号により、信号電圧の「ハイ」と「ロー」の切り替わりタイミングを制御して、２つのスイッチング信号の「ハイ」が時間的に重複しない出力とする制御手段を備えたことを特徴とする。

前記構成によれば、従来の図３に示すレベルシフタ回路を構成するＮＭＯＳトランジスタ４，５のゲートへ供給される２つのスイッチング信号が同時に「ハイ」の出力信号にならないように制御し、入力信号を遅らせる遅延部とＮＯＲゲートとＡＮＤゲート等によってスイッチング信号を得る手段を備えたスイッチング回路を設け、電圧レベルを変更するスイッチング時に貫通電流を防止するレベルシフタ回路を得ることができる。

本発明によれば、遅延部を備えたスイッチング部の構成により、レベルシフト部の各々のＮＭＯＳトランジスタが同時に「オン」することがないため貫通電流が流れることがないレベルシフタ回路が得られ、これを集積回路に用いてスイッチングノイズの少ない半導体装置を得ることができるという効果を奏する。

以下、図面を参照して本発明における実施の形態を詳細に説明する。

図１は本発明の実施の形態におけるレベルシフタ回路の概略構成を示す図である。ここで、前記従来例を示す図３において説明した構成部材に対応し同等の機能を有するものには同一の符号を付して示す。図１において、入力端子５０から入力された入力信号Ｖinと遅延部２１で遅延させた入力信号Ｖin’を、第１の電源電圧の低電位電圧ＶＤＤＬが供給されるＮＯＲゲート２２とＡＮＤゲート２３に入力し、得た各々の出力をゲート電圧ＶＧ１とゲート電圧ＶＧ２とする。

また、レベルシフト部１０用で、第２の電源電圧の高電位電圧ＶＤＤＨが供給される第２の電源電圧端子３０に接続されたＰＭＯＳトランジスタ１，２のゲートとドレインを交差接続し、さらに各々のドレインとソースが接地端子４０に接続されたＮＭＯＳトランジスタ４，５のドレインとを接続する。

ＮＭＯＳトランジスタ４，５のゲートにはＮＯＲゲート２２出力のゲート電圧ＶＧ１とＡＮＤゲート２３出力のゲート電圧ＶＧ２を接続する。さらにＮＭＯＳトランジスタ５のドレインにおけるドレイン電圧ＶＤ２をＰＭＯＳトランジスタ３とＮＭＯＳトランジスタ６で構成したインバータのゲートに接続し、このインバータの出力信号Ｖoutを出力端子７０から出力する。

以上のように構成された本実施の形態の貫通電流を防止させるレベルシフタ回路のスイッチング部２０について、図２に示す動作波形と図１を参照しながら説明する。

まず図２において、時刻ｔ０で入力信号Ｖinが「ロー」から「ハイ」に変化する時、ＮＯＲゲート２２の一方の入力にはすぐに入力信号Ｖinの「ハイ」が入力され、ＮＯＲゲート２２自身の遅延の後、時刻ｔ１でＮＯＲゲート２２出力のゲート電圧ＶＧ１は「ロー」になる。この時ＡＮＤゲート２３は、一方の入力に入力信号Ｖinの「ハイ」が入力され、他方の入力には遅延部２１を通過した入力信号Ｖin’の「ハイ」が入力されて、はじめてＡＮＤゲート２３の両方の入力に「ハイ」がそろい、ＡＮＤゲート２３自身の遅延後、時刻ｔ２でＡＮＤゲート２３出力のゲート電圧ＶＧ２が「ハイ」になる。

次に、時刻ｔ３で入力信号Ｖinが「ハイ」から「ロー」に変化する時、ＡＮＤゲート２３の一方の入力にはすぐに入力信号Ｖinの「ロー」が入力され、ＡＮＤゲート２３自身の遅延の後、時刻ｔ４でＡＮＤゲート２３出力のゲート電圧ＶＧ２は「ロー」になる。その時ＮＯＲゲート２２は一方の入力に入力信号Ｖinの「ロー」が入力され、他方の入力には遅延部２１を通過した入力信号Ｖin’の「ロー」が入力されて、はじめてＮＯＲゲート２２の両方の入力に「ロー」がそろい、ＮＯＲゲート２２自身の遅延後、時刻ｔ５でＮＯＲゲート２２出力のゲート電圧ＶＧ１が「ハイ」になる。

これらＮＭＯＳトランジスタ４，５のゲートに入力されるゲート電圧ＶＧ１，ＶＧ２の動作において、入力信号Ｖinが「ロー」から「ハイ」、もしくは「ハイ」から「ロー」に変化する場合、ゲート電圧ＶＧ１とゲート電圧ＶＧ２が共に「ハイ」の期間はなく、「ハイ」に移行する時には必ず共に「ロー」の期間を経ている。

さらに、本実施の形態について、図１，図２を用いて各時刻での動作を説明する。まず、時刻ｔ０からｔ１ではゲート電圧ＶＧ１が「ハイ」レベルであることによりＮＭＯＳトランジスタ４が「オン」してドレイン電圧ＶＤ１を「ロー」レベルに移行させ、ＰＭＯＳトランジスタ２を「オン」させてドレイン電圧ＶＤ２を「ハイ」レベルに移行する。このときゲート電圧ＶＧ２は「ロー」レベルであるのでＮＭＯＳトランジスタ５は「オフ」しておりＰＭＯＳトランジスタ２からＮＭＯＳトランジスタ５への貫通電流Ｉ２は流れない。

次に、時刻ｔ１から時刻ｔ２ではゲート電圧ＶＧ１，ＶＧ２共に「ロー」レベルでＮＭＯＳトランジスタ４，５は「オフ」しているのでＰＭＯＳトランジスタ１からＮＭＯＳトランジスタ４への貫通電流Ｉ１と、ＰＭＯＳトランジスタ２からＮＭＯＳトランジスタ５への貫通電流Ｉ２は流れない。その後、時刻ｔ２でゲート電圧ＶＧ２が「ハイ」レベルに移行すると、ＮＭＯＳトランジスタ５が「オン」するのでドレイン電圧ＶＤ２は「ロー」レベルに移行し、ＰＭＯＳトランジスタ１を「オン」させるのでドレイン電圧ＶＤ１は「ハイ」レベルに移行され、ＰＭＯＳトランジスタ２は必ず「オフ」する。

この時、ゲート電圧ＶＧ１は「ロー」レベルなのでＮＭＯＳトランジスタ４も必ず「オフ」する。よって、ＰＭＯＳトランジスタ１からＮＭＯＳトランジスタ４への貫通電流Ｉ１と、ＰＭＯＳトランジスタ２からＮＭＯＳトランジスタ５への貫通電流Ｉ２は流れない。

次に、入力信号Ｖinが「ハイ」から「ロー」に移行する時刻ｔ３からｔ４では、ゲート電圧ＶＧ２が「ハイ」レベルより、ＮＭＯＳトランジスタ５が「オン」するのでドレイン電圧ＶＤ２は「ロー」レベルに移行し、ＰＭＯＳトランジスタ１を「オン」させるのでドレイン電圧ＶＤ１は「ハイ」レベルに移行され、ＰＭＯＳトランジスタ２は必ず「オフ」する。

この時、ゲート電圧ＶＧ１は「ロー」レベルなのでＮＭＯＳトランジスタ４も必ず「オフ」する。よって、ＰＭＯＳトランジスタ１からＮＭＯＳトランジスタ４への貫通電流Ｉ１と、ＰＭＯＳトランジスタ２からＮＭＯＳトランジスタ５への貫通電流Ｉ２は流れない。

次に、時刻ｔ４から時刻ｔ５ではゲート電圧ＶＧ１，ＶＧ２は共に「ロー」レベルでＮＭＯＳトランジスタ４，５は「オフ」しているのでＰＭＯＳトランジスタ１からＮＭＯＳトランジスタ４への貫通電流Ｉ１と、ＰＭＯＳトランジスタ２からＮＭＯＳトランジスタ５への貫通電流Ｉ２は流れない。

その後、時刻ｔ５でゲート電圧ＶＧ１が「ハイ」レベルに移行すると、ＮＭＯＳトランジスタ４が「オン」するのでドレイン電圧ＶＤ１は「ロー」レベルに移行し、ＰＭＯＳトランジスタ２を「オン」させるのでドレイン電圧ＶＤ２は「ハイ」レベルに移行され、ＰＭＯＳトランジスタ１は必ず「オフ」する。

この時、ゲート電圧ＶＧ２は「ロー」レベルなのでＮＭＯＳトランジスタ５も必ず「オフ」する。よって、ＰＭＯＳトランジスタ１からＮＭＯＳトランジスタ４への貫通電流Ｉ１と、ＰＭＯＳトランジスタ２からＮＭＯＳトランジスタ５への貫通電流Ｉ２は流れない。

このように本実施の形態では、レベルシフト部１０のＮＭＯＳトランジスタ４，５のゲート電圧ＶＧ１，ＶＧ２を、遅延部２１を設けたスイッチング部２０によって得ることで、スイッチング時の貫通電流を防止することができる。

本発明に係るレベルシフタ回路は、遅延部を備えたスイッチング部により、レベルシフト部の各々のＮＭＯＳトランジスタが同時に「オン」せず貫通電流の流れることのないレベルシフタ回路が得られ、これを用いてスイッチングノイズの少ない半導体装置を得ることができ、半導体集積回路の低消費電力化において、２種類の電源電圧を用いてパルス信号出力の電圧レベルシフトを行うレベルシフタ回路として有用である。

本発明の実施の形態におけるレベルシフタ回路の概略構成を示す図 本実施の形態におけるスイッチング部の動作波形を示すタイミングチャート 従来のレベルシフタ回路の概略構成を示す図 従来のスイッチング部の動作波形を示すタイミングチャート

符号の説明

１，２，３ ＰＭＯＳトランジスタ
４，５，６ ＮＭＯＳトランジスタ
１０ レベルシフト部
２０，８０ スイッチング部
２１ 遅延部
２２ ＮＯＲゲート
２３ ＡＮＤゲート
３０ 第２の電源電圧端子
４０ 接地端子
５０ 入力端子
６０ 第１の電源電圧端子
７０ 出力端子
８１，８２ インバータ

Claims (2)

1. 入力信号の第１の電源電圧レベルである「ハイ」の信号電圧を、出力端子において第２の電源電圧レベルに変更するレベルシフト部を有するレベルシフタ回路であって、
   前記レベルシフト部において前記信号電圧の電圧レベルを変更する際、前記信号電圧の「ハイ」と「ロー」の切り替わりタイミングを制御して貫通電流を防止するスイッチング部を備えたことを特徴とするレベルシフタ回路。
2. 前記スイッチング部は、レベルシフト部に供給する２つのスイッチング信号により、信号電圧の「ハイ」と「ロー」の切り替わりタイミングを制御して、前記２つのスイッチング信号の「ハイ」が時間的に重複しない出力とする制御手段を備えたことを特徴とする請求項１記載のレベルシフタ回路。

Images