JP2008017138A

JP2008017138A - 出力ドライバ回路

Info

Publication number: JP2008017138A
Application number: JP2006185779A
Authority: JP
Inventors: Taiichi Noine; 泰一野稲
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 2006-07-05
Filing date: 2006-07-05
Publication date: 2008-01-24

Abstract

【課題】信号本数を抑制した出力ドライバ回路を出力波形が遷移している間は小さなスルーレートで駆動させ、出力波形が遷移完了後の安定期には大きなスルーレートで駆動させる。
【解決手段】出力ドライバ回路３０には、レベル変換回路１、スルーレート制御回路部２、ＮｃｈＭＯＳトランジスタＮＴ１、ＮｃｈＭＯＳトランジスタＮＴ２、ＰｃｈＭＯＳトランジスタＰＴ１、及びＰｃｈＭＯＳトランジスタＰＴ２が設けられている。レベル変換回路１のＶ／Ｉ変換部１１には入力信号ＩＮが入力される。スルーレート制御回路部２はハイサイド側のスイッチング素子が“ＯＮ”する時、ＰｃｈＭＯＳトランジスタＰＴ２の“ＯＮ”する時間をＰｃｈＭＯＳトランジスタＰＴ１より所定時間遅延させ、ローサイド側のスイッチング素子が“ＯＮ”する時、ＮｃｈＭＯＳトランジスタＮＴ２の“ＯＮ”する時間をＮｃｈＭＯＳトランジスタＮＴ１より所定時間遅延させる。
【選択図】図１

Description

本発明は、モータ、ＤＣ−ＤＣコンバータ、ＦＰＤなどに使用される出力ドライバ回路に関する。

モータ、ＤＣ−ＤＣコンバータ、ＦＰＤ（Flat Panel Display）などに適用される出力ドライバ回路には、ハイサイド側スイッチング素子及びローサイド側スイッチング素子から構成される出力電流駆動部と出力電流駆動部の制御を行う出力制御部が設けられている（例えば、特許文献１参照。）。

特許文献１などに記載されている出力ドライバ回路では、出力波形の立ち上り及び立ち下りの遷移時間であるスルーレートを調整する機能を有していない。出力電圧の“Ｈｉｇｈ”／“Ｌｏｗ”を切り替えるプッシュプル回路では、出力波形が遷移している間は小さなスルーレートで駆動し、出力波形が遷移完了後の安定期には大きなスルーレートで駆動し、スルーレートを変更することにより最適な出力波形を得ることが要求される。具体的には、出力波形が遷移している間はオン抵抗の大きなスイッチング素子を“ＯＮ”させ、出力波形が遷移完了後の安定期にはオン抵抗の小さなスイッチング素子を“ＯＮ”させる。スルーレートを変更した場合、オン抵抗の大きなスイッチング素子及びオン抵抗の小さなスイッチング素子のゲートを駆動させる信号は各々別の制御信号が必要となる。このため、細かなスルーレート制御を行う場合、或いはＦＰＤなど出力駆動部が複数必要な場合では、制御信号の本数が増大するという問題点がある。また、出力制御部を含む出力ドライバ回路の回路規模が増大するという問題点がある。
特開２００１−２１１０６３号公報（頁６、図３）

本発明は、信号本数を抑制し、且つ出力波形が遷移している間は小さなスルーレートで駆動し、出力波形が遷移完了後の安定期には大きなスルーレートで駆動する出力ドライバ回路を提供することにある。

上記目的を達成するために、本発明の一態様の出力ドライバ回路は、高電位側電源側に設けられ、制御電極に入力される信号によりオン・オフ動作する第１のハイサイド側スイッチング素子と、前記高電位側電源側に設けられ、制御電極に入力される信号によりオン・オフ動作し、前記第１のハイサイド側スイッチング素子よりもオン抵抗が小さい第２のハイサイド側スイッチング素子と、低電位側電源側に設けられ、制御電極に入力される信号によりオン・オフ動作する第１のローサイド側スイッチング素子と、前記低電位側電源側に設けられ、制御電極に入力される信号によりオン・オフ動作し、前記第１のローサイド側スイッチング素子よりもオン抵抗が小さい第２のローサイド側スイッチング素子と、前記高電位側電源と前記低電位側電源の間に設けられ、第1及び第２の制御信号を入力し、前記第１の制御信号にもとづいて第３の制御信号を生成して前記第３の制御信号により前記第１のハイサイド側スイッチング素子をオンさせ、前記第１の制御信号にもとづいて第４の制御信号を生成して前記第４の制御信号により前記第２のハイサイド側スイッチング素子をオンさせる時間を前記第１のハイサイド側スイッチング素子よりも遅延させ、前記第２の制御信号にもとづいて第５の制御信号を生成して前記第５の制御信号により前記第１のローサイド側スイッチング素子をオンさせ、前記第２の制御信号にもとづいて第６の制御信号を生成して前記第６の制御信号により前記第２のローサイド側スイッチング素子をオンさせる時間を前記第１のローサイド側スイッチング素子よりも遅延させるスルーレート制御回路部とを具備することを特徴とする。

更に、上記目的を達成するために、本発明の他態様の出力ドライバ回路は、第１の高電位側電源よりも高電位の第２の高電位側電源と、第１の低電位側電源よりも高電位の第２の低電位側電源と、前記第２の高電位側電源側に設けられ、制御電極に入力される信号によりオン・オフ動作する第１のハイサイド側スイッチング素子と、前記第２の高電位側電源側に設けられ、制御電極に入力される信号によりオン・オフ動作し、前記第１のハイサイド側スイッチング素子よりもオン抵抗が小さい第２のハイサイド側スイッチング素子と、前記第１の低電位側電源側に設けられ、制御電極に入力される信号によりオン・オフ動作する第１のローサイド側スイッチング素子と、前記第１の低電位側電源側に設けられ、制御電極に入力される信号によりオン・オフ動作し、前記第１のローサイド側スイッチング素子よりもオン抵抗が小さい第２のローサイド側スイッチング素子と、前記第２の高電位側電源と前記第１の低電位側電源の間に設けられ、Ｖ／Ｉ変換部とＩ／Ｖ変換部を有し、前記Ｖ／Ｉ変換部に入力信号を入力し、前記入力信号を前記Ｖ／Ｉ変換部及び前記Ｉ／Ｖ変換部でレベル変換した第１の制御信号を前記Ｉ／Ｖ変換部から出力し、前記入力信号にもとづいた第１の制御信号と同じ位相の第２の制御信号を前記Ｖ／Ｉ変換部から出力するレベル変換回路と、前記第２の高電位側電源側に設けられた第１のトランジスタと、前記第２の高電位側電源側に設けられた第１の複数のカレントミラー回路と、前記第１の低電位側電源側に設けられた第２のトランジスタと、前記高電位電源側に設けられた第２の複数のカレントミラー回路とを有し、前記レベル変換回路から出力される前記第１の制御信号にもとづいて第３の制御信号を生成して前記第３の制御信号により前記第１のハイサイド側スイッチング素子をオンさせ、前記第１の制御信号にもとづいて第４の制御信号を生成して前記第４の制御信号により前記第２のハイサイド側スイッチング素子をオンさせる時間を、前記第１のトランジスタ及び前記第１の複数のカレントミラー回路を用いて前記第１のハイサイド側スイッチング素子よりも遅延させ、前記レベル変換回路から出力される前記第２の制御信号にもとづいて第５の制御信号を生成して前記第５の制御信号により前記第１のローサイド側スイッチング素子をオンさせ、前記第２の制御信号にもとづいて第６の制御信号を生成して前記第６の制御信号により前記第２のローサイド側スイッチング素子をオンさせる時間を、前記第２のトランジスタ及び前記第２の複数のカレントミラー回路を用いて前記第１のローサイド側スイッチング素子よりも遅延させるスルーレート制御回路部とを具備することを特徴とする。

本発明によれば、信号本数を抑制し、且つ出力波形が遷移している間は小さなスルーレートで駆動し、出力波形が遷移完了後の安定期には大きなスルーレートで駆動する出力ドライバ回路を提供することができる。

以下本発明の実施例について図面を参照しながら説明する。

まず、本発明の実施例１に係る出力ドライバ回路について、図面を参照して説明する。図１は出力ドライバ回路を示す回路図である。本実施例では、出力ドライバ回路を構成するレベル変換回路に入力される入力信号の数を削減している。

図１に示すように、出力ドライバ回路３０には、レベル変換回路１、スルーレート制御回路部２、ＮｃｈＭＯＳトランジスタＮＴ１、ＮｃｈＭＯＳトランジスタＮＴ２、ＰｃｈＭＯＳトランジスタＰＴ１、及びＰｃｈＭＯＳトランジスタＰＴ２が設けられている。

出力ドライバ回路３０は、出力電圧の“Ｈｉｇｈ”／“Ｌｏｗ”を切り替えるプッシュプル回路である。ＰｃｈＭＯＳトランジスタＰＴ１及びＰｃｈＭＯＳトランジスタＰＴ２は、ハイサイド側のスイッチング素子として動作し、ＮｃｈＭＯＳトランジスタＮＴ１及びＮｃｈＭＯＳトランジスタＮＴ２は、ローサイド側のスイッチング素子として動作する。

レベル変換回路１は、高電位側電源ＶＣＣ２と低電位側電源ＶＳＳ１の間に設けられ、Ｖ／Ｉ変換部１１とＩ／Ｖ変換部１２を有する。

Ｖ／Ｉ変換部１１は、高電位側電源ＶＣＣ１と低電位側電源ＶＳＳ１の間に設けられ、ＦＰＤ（Flat Panel Display）に使用される表示用情報信号としての入力信号ＩＮを入力し、ＮｃｈＭＯＳトランジスタＮＴ１及びＮｃｈＭＯＳトランジスタＮＴ２のオン・オフ動作に使用される制御信号ＳＢをスルーレート制御回路部２に出力し、入力信号ＩＮにもとづいてＶ／Ｉ変換した信号（電流信号）をＩ／Ｖ変換部１２に出力する。

Ｉ／Ｖ変換部１２は、高電位側電源ＶＣＣ２と低電位側電源ＶＳＳ２の間に設けられ、Ｖ／Ｉ変換部１１から出力されるＶ／Ｉ変換した信号（電流信号）を入力し、Ｉ／Ｖ変換されたＰｃｈＭＯＳトランジスタＰＴ１及びＰｃｈＭＯＳトランジスタＰＴ２のオン・オフ動作に使用される制御信号ＳＡをスルーレート制御回路部２に出力する。

ここで、ＮｃｈＭＯＳトランジスタＮＴ１、ＮｃｈＭＯＳトランジスタＮＴ２、ＰｃｈＭＯＳトランジスタＰＴ１、及びＰｃｈＭＯＳトランジスタＰＴ２には、論理回路などに用いられるＭＯＳトランジスタよりもドレイン耐圧などが高い、例えばＬＤＭＯＳ（Laterally Diffused MOS）トランジスタなどのパワーＭＯＳトランジスタを用いている。なお、ＭＯＳトランジスタは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）とも呼称される。

スルーレート制御回路部２は、高電位側電源ＶＣＣ２と低電位側電源ＶＳＳ１の間に設けられ、Ｖ／Ｉ変換部１１から出力される制御信号ＳＢ及びＩ／Ｖ変換部１２から出力される制御信号ＳＡを入力し、制御信号Ｓ１乃至Ｓ４を出力する。具体的には、制御信号ＳＡにもとづいて生成される制御信号Ｓ１がＰｃｈＭＯＳトランジスタＰＴ１のゲート（制御端子）に出力され、制御信号ＳＡにもとづいて生成される制御信号Ｓ３がＰｃｈＭＯＳトランジスタＰＴ２のゲート（制御端子）に出力され、制御信号ＳＢにもとづいて生成される制御信号Ｓ２がＮｃｈＭＯＳトランジスタＮＴ１のゲート（制御端子）に出力され、制御信号ＳＢにもとづいて生成される制御信号Ｓ４がＮｃｈＭＯＳトランジスタＮＴ２のゲート（制御端子）に出力される。

ここで、スルーレート制御回路部２は、ハイサイド側のスイッチング素子が“ＯＮ”するときに、ＰｃｈＭＯＳトランジスタＰＴ２の“ＯＮ”する時間をＰｃｈＭＯＳトランジスタＰＴ１より所定時間遅延させ、ローサイド側のスイッチング素子が“ＯＮ”するときに、ＮｃｈＭＯＳトランジスタＮＴ２の“ＯＮ”する時間をＮｃｈＭＯＳトランジスタＮＴ１より所定時間遅延させる。

ＰｃｈＭＯＳトランジスタＰＴ１は、オン抵抗の値が大きく、ソース（第２の端子）が高電位側電源ＶＣＣ２に接続され、ドレイン（第１の端子）はＮｃｈＭＯＳトランジスタＮＴ１のドレインに接続され、ゲート（制御端子）に制御信号Ｓ１が入力され、制御信号Ｓ１にもとづいて“ＯＮ”、“ＯＦＦ”動作する。

ＰｃｈＭＯＳトランジスタＰＴ２は、ＰｃｈＭＯＳトランジスタＰＴ１よりもオン抵抗の値が小さく、ソース（第２の端子）が高電位側電源ＶＣＣ２に接続され、ドレイン（第１の端子）はＮｃｈＭＯＳトランジスタＮＴ２のドレインに接続され、ゲート（制御端子）に制御信号Ｓ３が入力され、制御信号Ｓ３にもとづいて“ＯＮ”、“ＯＦＦ”動作する。ＰｃｈＭＯＳトランジスタＰＴ１のオン抵抗値は、ＰｃｈＭＯＳトランジスタＰＴ２よりも、例えば２０倍大きく設定される。

ＮｃｈＭＯＳトランジスタＮＴ１は、オン抵抗の値が大きく、ソース（第２の端子）が低電位側電源ＶＳＳ１に接続され、ゲート（制御端子）に制御信号Ｓ２が入力され、制御信号Ｓ２にもとづいて“ＯＮ”、“ＯＦＦ”動作する。

ＮｃｈＭＯＳトランジスタＮＴ２は、ＮｃｈＭＯＳトランジスタＮＴ１よりもオン抵抗の値が小さく、ソース（第２の端子）が低電位側電源ＶＳＳ１に接続され、ゲート（制御端子）に制御信号Ｓ４が入力され、制御信号Ｓ４にもとづいて“ＯＮ”、“ＯＦＦ”動作する。ＮｃｈＭＯＳトランジスタＮＴ１のオン抵抗値は、ＮｃｈＭＯＳトランジスタＮＴ２よりも、例えば５０倍大きく設定される。

ここで、高電位側電源ＶＣＣ２電圧は、例えば２０Ｖに設定され、高電位側電源ＶＣＣ１電圧は、例えば５Ｖに設定され、低電位側電源ＶＳＳ２電圧は、例えば１５Ｖに設定され、低電位側電源ＶＳＳ１電圧は、例えば接地電位である０Ｖに設定される。このため、ＮｃｈＭＯＳトランジスタＮＴ１、ＮｃｈＭＯＳトランジスタＮＴ２、ＰｃｈＭＯＳトランジスタＰＴ１、及びＰｃｈＭＯＳトランジスタＰＴ２のゲートに印加される電圧（ゲートーソース間電圧）は、５Ｖと比較的低電圧に設定される。

ＰｃｈＭＯＳトランジスタＰＴ１のドレインとＮｃｈＭＯＳトランジスタＮＴ１のドレインの間は、ＰｃｈＭＯＳトランジスタＰＴ２のドレインとＮｃｈＭＯＳトランジスタＮＴ２のドレインの間と接続される。ＰｃｈＭＯＳトランジスタＰＴ１のドレインとＮｃｈＭＯＳトランジスタＮＴ１のドレインの間、及びＰｃｈＭＯＳトランジスタＰＴ２のドレインとＮｃｈＭＯＳトランジスタＮＴ２のドレインの間から出力ドライバ回路３０の出力信号Ｓｏｕｔが出力される。

次に、出力ドライバ回路の動作について図２を参照して説明する。図２は出力ドライバ回路の動作を示すタイミングチャートである。

図２に示すように、制御信号Ｓ１乃至Ｓ４が共に“Ｈｉｇｈ”レベルのとき、ＰｃｈＭＯＳトランジスタＰＴ１及びＰＴ２が“ＯＦＦ”、ＮｃｈＭＯＳトランジスタＮＴ１及びＮＴ２が“ＯＮ”するので出力ドライバ回路３０の出力信号Ｓｏｕｔが“Ｌｏｗ”レベルである“ＶＳＳ１”レベルとなる。

次に、制御信号Ｓ１、制御信号Ｓ２、及び制御信号Ｓ４が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化すると、ＰｃｈＭＯＳトランジスタＰＴ１が“ＯＮ”し、ＮｃｈＭＯＳトランジスタＮＴ１及びＮＴ２が“ＯＦＦ”する。ＰｃｈＭＯＳトランジスタＰＴ１のオン抵抗の値が大きいので、出力信号Ｓｏｕｔは“ＶＳＳ１”レベルから徐々に立ち上がる（スルーレート小）。

続いて、スルーレート制御回路部２で遅延時間Ｔ_ＤＬ１だけ遅延された制御信号Ｓ３が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化すると、ＰｃｈＭＯＳトランジスタＰＴ２が“ＯＮ”し、オン抵抗の小さなＰｃｈＭＯＳトランジスタＰＴ２により“ＶＣＣ２”レベルを維持する。ここで、ＰｃｈＭＯＳトランジスタＰＴ２は、オン抵抗が小さいのでスルーレートを大きくできる。

ここで、出力信号Ｓｏｕｔの信号変化が比較的遅く（スルーレート小）、オーバーシュート現象などが発生しないので、ＦＰＤパネルの画素の誤点灯や電磁放射の発生が抑制され、ＦＰＤパネルの画質のムラの発生を抑制することができる。

そして、制御信号Ｓ１、制御信号Ｓ２、及び制御信号Ｓ３が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化すると、ＰｃｈＭＯＳトランジスタＰＴ１及びＰＴ２が“ＯＦＦ”し、ＮｃｈＭＯＳトランジスタＮＴ１が“ＯＮ”する。ＮｃｈＭＯＳトランジスタＮＴ１のオン抵抗の値が大きいので、出力信号Ｓｏｕｔは“ＶＣＣ２”レベルから徐々に立ち下がる（スルーレート小）。

次に、スルーレート制御回路部２で遅延時間Ｔ_ＤＬ２だけ遅延された制御信号Ｓ４が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化すると、ＮｃｈＭＯＳトランジスタＮＴ２が“ＯＮ”し、オン抵抗の小さなＮｃｈＭＯＳトランジスタＮＴ２により“ＶＳＳ１”レベルを維持する。ここで、ＮｃｈＭＯＳトランジスタＮＴ２は、オン抵抗が小さいのでスルーレートを大きくできる。

ここで、出力信号Ｓｏｕｔの信号変化が比較的遅く（スルーレート小）、アンダーシュート現象などが発生しないので、ＦＰＤパネルの画素の誤点灯や電磁放射の発生が抑制され、ＦＰＤパネルの画質のムラの発生を抑制することができる。

上述したように、本実施例の出力ドライバ回路では、レベル変換回路１、スルーレート制御回路部２、ＮｃｈＭＯＳトランジスタＮＴ１、ＮｃｈＭＯＳトランジスタＮＴ２、ＰｃｈＭＯＳトランジスタＰＴ１、及びＰｃｈＭＯＳトランジスタＰＴ２が設けられている。レベル変換回路１のＶ／Ｉ変換部１１には入力信号ＩＮが入力される。スルーレート制御回路部２には、レベル変換回路１のＩ／Ｖ変換部１２から出力されるレベル変換された制御信号ＳＡとＶ／Ｉ変換部１１から出力される制御信号ＳＢが入力され、制御信号ＳＡ及びＳＢは入力信号ＩＮにもとづいた信号である。スルーレート制御回路部２はハイサイド側のスイッチング素子が“ＯＮ”する時、オン抵抗の小さなＰｃｈＭＯＳトランジスタＰＴ２の“ＯＮ”する時間をオン抵抗の大きなＰｃｈＭＯＳトランジスタＰＴ１より所定時間遅延させ、ローサイド側のスイッチング素子が“ＯＮ”する時、オン抵抗の小さなＮｃｈＭＯＳトランジスタＮＴ２の“ＯＮ”する時間をオン抵抗の大きなＮｃｈＭＯＳトランジスタＮＴ１より所定時間遅延させる。

このため、従来よりも信号本数を抑制し、出力波形が遷移している間は小さなスルーレートで駆動し、出力波形が遷移完了後の安定期には大きなスルーレートで駆動することができる。したがって、ＦＰＤパネルの画素の誤点灯や電磁放射の発生が抑制され、ＦＰＤパネルの画質のムラの発生を抑制することができる。

なお、本実施例では、ゲート絶縁膜にシリコン酸化膜（ＳｉＯ_２）を有するＭＯＳトランジスタを用いているが、ゲート絶縁膜に絶縁膜を有するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor））を用いてもよい。また、ハイサイド側スイッチング素子をＰｃｈＭＯＳトランジスタ、ローサイド側スイッチング素子をＮｃｈＭＯＳトランジスタにしているが、ハイサイド側スイッチング素子をＮｃｈＭＯＳトランジスタ、ローサイド側スイッチング素子をＮｃｈＭＯＳトランジスタ、或いはハイサイド側スイッチング素子をＰｃｈＭＯＳトランジスタ、ローサイド側スイッチング素子をＰｃｈＭＯＳトランジスタにしてもよい。この場合、ゲートに入力される制御信号の信号レベルを変更するのが好ましい。更に、２電源を有する出力ドライバ回路３０に適用したが、必ずしも２電源に限定されるものではなく、１電源の出力ドライバ回路などにも適用できる。

次に、本発明の実施例２に係る出力ドライバ回路について、図面を参照して説明する。図３はＦＰＤパネル用出力ドライバ回路を示す回路図、図４はレベル変換回路を示す回路図である。本実施例では、出力ドライバ回路をＦＰＤパネルの走査線ドライバに適用している。

以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。

図３に示すように、出力ドライバ回路３０ａには、レベル変換回路１ａ、スルーレート制御回路部２ａ、ＮｃｈＭＯＳトランジスタＮＴ１、ＮｃｈＭＯＳトランジスタＮＴ２、ＰｃｈＭＯＳトランジスタＰＴ１、及びＰｃｈＭＯＳトランジスタＰＴ２が設けられている。出力ドライバ回路３０ａは、出力電圧の“Ｈｉｇｈ”／“Ｌｏｗ”を切り替えるプッシュプル回路であり、ＦＰＤに適用される。

ここで、高電位側電源ＶＣＣ２電圧は、例えば５Ｖに設定され、高電位側電源ＶＣＣ１電圧は、例えば−２５Ｖに設定され、低電位側電源ＶＳＳ２電圧は、例えば接地電位である０Ｖに設定され、低電位側電源ＶＳＳ１電圧は、例えば−３０Ｖに設定されている。このため、ＮｃｈＭＯＳトランジスタＮＴ１、ＮｃｈＭＯＳトランジスタＮＴ２、ＰｃｈＭＯＳトランジスタＰＴ１、及びＰｃｈＭＯＳトランジスタＰＴ２のゲートに印加される電圧（ゲートーソース間電圧）は、５Ｖと比較的低電圧に設定される。

レベル変換回路１ａは、図４に示すように、高電位側電源ＶＣＣ２と低電位側電源ＶＳＳ１の間に設けられ、Ｖ／Ｉ変換部１１ａとＩ／Ｖ変換部１２ａを有する。

Ｖ／Ｉ変換部１１ａは、高電位側電源ＶＣＣ１と低電位側電源ＶＳＳ１の間に設けられ、定電流源１３、ＮｃｈＭＯＳトランジスタＮＴ３１、ＮｃｈＭＯＳトランジスタＮＴ３２、及びインバータＩＮＶ１から構成される。

定電流源１３は、ＮｃｈＭＯＳトランジスタＮＴ３１及びＮＴ３２のソースと低電位側電源ＶＳＳ１の間に設けられ、一定電流を低電位側電源ＶＳＳ１側に流す。

ＮｃｈＭＯＳトランジスタＮＴ３１は、Ｉ／Ｖ変換部１２ａと定電流源１３の間に設けられ、ドレインがＩ／Ｖ変換部１２ａ側に接続され、ソースが定電流源１３に接続され、ゲートにＦＰＤに使用される走査線情報としての入力信号ＩＮを入力する。入力信号ＩＮが“Ｈｉｇｈ”レベルの場合に、ＮｃｈＭＯＳトランジスタＮＴ３１が“ＯＮ”し、Ｉ／Ｖ変換部１２ａ側から定電流源１３を介して一定な電流が低電位側電源ＶＳＳ１側に流れる。

インバータＩＮＶ１は、高電位側電源ＶＣＣ１と低電位側電源ＶＳＳ１の間に設けられ、入力信号ＩＮの反転信号をＮｃｈＭＯＳトランジスタＮＴ３２のゲートに出力する。

ＮｃｈＭＯＳトランジスタＮＴ３２は、Ｉ／Ｖ変換部１２ａと定電流源１３の間に設けられ、ドレインがＩ／Ｖ変換部１２ａ側に接続され、ソースが定電流源１３に接続され、ゲートにインバータＩＮＶ１から出力される入力信号ＩＮの反転信号を入力する。入力信号ＩＮが“Ｌｏｗ”レベルの場合に、ＮｃｈＭＯＳトランジスタＮＴ３２が“ＯＮ”し、Ｉ／Ｖ変換部１２ａ側から定電流源１３を介して一定な電流が低電位側電源ＶＳＳ１側に流れる。なお、入力信号ＩＮは、Ｖ／Ｉ変換部１１ａを介して制御信号ＳＢとしてスルーレート制御回路部２ａに出力される。

Ｉ／Ｖ変換部１２ａは、高電位側電源ＶＣＣ２と低電位側電源ＶＳＳ２の間に設けられ、ＮｃｈＭＯＳトランジスタＮＴ３３、ＮｃｈＭＯＳトランジスタＮＴ３４、ＰｃｈＭＯＳトランジスタＰＴ３１乃至３４、及びインバータＩＮＶ２から構成される。

ＰｃｈＭＯＳトランジスタＰＴ３１は、ソースが高電位側電源ＶＣＣ２に接続され、ドレインがＶ／Ｉ変換部１１ａのＮｃｈＭＯＳトランジスタＮＴ３１のドレインに接続され、ゲートがドレイン及びＰｃｈＭＯＳトランジスタＰＴ３２のゲートに接続される。ＰｃｈＭＯＳトランジスタＰＴ３２は、ソースが高電位側電源ＶＣＣ２に接続され、ドレインがＮｃｈＭＯＳトランジスタＮＴ３３のドレインに接続される。ここで、ＰｃｈＭＯＳトランジスタＰＴ３１とＰｃｈＭＯＳトランジスタＰＴ３２は、カレントミラー回路を構成する。

ＰｃｈＭＯＳトランジスタＰＴ３３は、ソースが高電位側電源ＶＣＣ２に接続され、ドレインがＶ／Ｉ変換部１１ａのＮｃｈＭＯＳトランジスタＮＴ３２のドレインに接続され、ゲートがドレイン及びＰｃｈＭＯＳトランジスタＰＴ３４のゲートに接続される。ＰｃｈＭＯＳトランジスタＰＴ３４は、ソースが高電位側電源ＶＣＣ２に接続され、ドレインがＮｃｈＭＯＳトランジスタＮＴ３４のドレインに接続される。ここで、ＰｃｈＭＯＳトランジスタＰＴ３３とＰｃｈＭＯＳトランジスタＰＴ３４は、カレントミラー回路を構成する。

ＮｃｈＭＯＳトランジスタＮＴ３３は、ソースが低電位側電源ＶＳＳ２に接続され、ゲートがドレイン及びＮｃｈＭＯＳトランジスタＮＴ３４のゲートに接続される。ＮｃｈＭＯＳトランジスタＮＴ３４は、ソースが低電位側電源ＶＳＳ２に接続される。ここで、ＮｃｈＭＯＳトランジスタＮＴ３３とＮｃｈＭＯＳトランジスタＮＴ３４は、カレントミラー回路を構成する。

インバータＩＮＶ２は、高電位側電源ＶＣＣ２と低電位側電源ＶＳＳ２の間に設けられ、ＰｃｈＭＯＳトランジスタＰＴ３４のドレインとＮｃｈＭＯＳトランジスタＮＴ３４のドレインの間から出力される信号を入力し、その信号を反転した制御信号ＳＡをスルーレート制御回路部２ａに出力する。

ここで、“Ｈｉｇｈ”レベルの入力信号ＩＮがＶ／Ｉ変換部１１ａに入力されると、ＮｃｈＭＯＳトランジスタＮＴ３１が“ＯＮ”して定電流源１３側に一定電流が流れ、ＰｃｈＭＯＳトランジスタＰＴ３２及びＮｃｈＭＯＳトランジスタＮＴ３３側にこれに対応する電流が流れる。そして、ＮｃｈＭＯＳトランジスタＮＴ３３及びＮＴ３４から構成されるカレントミラー回路が動作する。このため、ＮｃｈＭＯＳトランジスタＮＴ３４のドレイン側（インバータＩＮＶ２の入力側）が“ＶＳＳ２”レベルとなり、インバータＩＮＶ２から出力される制御信号ＳＡは、入力信号ＩＮに対してレベル変換された“Ｈｉｇｈ”レベルの信号となる。

一方、“Ｌｏｗ”レベルの入力信号ＩＮがＶ／Ｉ変換部１１ａに入力されると、ＮｃｈＭＯＳトランジスタＮＴ３２が“ＯＮ”して定電流源１３側に一定電流が流れ、ＰｃｈＭＯＳトランジスタＰＴ３３及び３４が動作する。このため、ＰｃｈＭＯＳトランジスタＰＴ３４のドレイン側（インバータＩＮＶ２の入力側）が“ＶＣＣ２”レベルとなり、インバータＩＮＶ２から出力される制御信号ＳＡは、入力信号ＩＮに対してレベル変換された“Ｌｏｗ”レベルの信号となる。

スルーレート制御回路部２ａは、高電位側電源ＶＣＣ２と低電位側電源ＶＳＳ１の間に設けられ、ＮｃｈＭＯＳトランジスタＮＴ３、ＮｃｈＭＯＳトランジスタＮＴ１１乃至１３、ＰｃｈＭＯＳトランジスタＰＴ３、ＰｃｈＭＯＳトランジスタＰＴ１１乃至１３、ＮＰＮトランジスタＢＮＴ１乃至４、ＰＮＰトランジスタＢＰＴ１乃至４、及び抵抗Ｒ１乃至６から構成される。

ＰｃｈＭＯＳトランジスタＰＴ１１は、ソースが高電位側電源ＶＣＣ２に接続され、ドレインがノードＮ１に接続され、ゲートに制御信号ＳＡが入力される。ＮｃｈＭＯＳトランジスタＮＴ１３は、ドレインがノードＮ１に接続され、ソースが低電位側電源ＶＳＳ２に接続され、ゲートに制御信号ＳＡが入力される。ＰｃｈＭＯＳトランジスタＰＴ１１及びＮｃｈＭＯＳトランジスタＮＴ１３は、インバータを構成し、ノードＮ１から制御信号ＳＡを反転した制御信号Ｓ１が出力される。

ＰｃｈＭＯＳトランジスタＰＴ１２は、ソースが高電位側電源ＶＣＣ２に接続され、ドレインがノードＮ２に接続され、ゲートに制御信号ＳＡが入力される。抵抗Ｒ１は、一端がノードＮ２に接続され、他端がノードＮ１及びＮｃｈＭＯＳトランジスタＮＴ１３のドレインに接続される。ＰｃｈＭＯＳトランジスタＰＴ１２及びＮｃｈＭＯＳトランジスタＮＴ１３は、インバータを構成し、ノードＮ２から制御信号ＳＡを反転した制御信号Ｓ３が出力される。

ここで、抵抗Ｒ１は、ＰｃｈＭＯＳトランジスタＰＴ１２及びＮｃｈＭＯＳトランジスタＮＴ１３から構成されるインバータをＰｃｈＭＯＳトランジスタＰＴ１１及びＮｃｈＭＯＳトランジスタＮＴ１３構成されるインバータよりもスイッチング速度を遅延させる役目をする。

ＰｃｈＭＯＳトランジスタＰＴ１３は、ソースが高電位側電源ＶＣＣ１に接続され、ドレインがノードＮ６及び抵抗Ｒ２の一端に接続され、ゲートに制御信号ＳＢが入力される。ＮｃｈＭＯＳトランジスタＮＴ１１は、ドレインがノードＮ６に接続され、ソースが低電位側電源ＶＳＳ１に接続され、ゲートに制御信号ＳＢが入力される。ＰｃｈＭＯＳトランジスタＰＴ１３及びＮｃｈＭＯＳトランジスタＮＴ１１は、インバータを構成し、ノードＮ６から制御信号ＳＢを反転した制御信号Ｓ２が出力される。

抵抗Ｒ２は、他端がノードＮ７に接続される。ＮｃｈＭＯＳトランジスタＮＴ１２は、ドレインがノードＮ７に接続され、ソースが低電位側電源ＶＳＳ１に接続され、ゲートに制御信号ＳＢが入力される。ＰｃｈＭＯＳトランジスタＰＴ１３及びＮｃｈＭＯＳトランジスタＮＴ１２は、インバータを構成し、ノードＮ７から制御信号ＳＢを反転した制御信号Ｓ４が出力される。

ここで、抵抗Ｒ２は、ＰｃｈＭＯＳトランジスタＰＴ１３及びＮｃｈＭＯＳトランジスタＮＴ１２から構成されるインバータをＰｃｈＭＯＳトランジスタＰＴ１３及びＮｃｈＭＯＳトランジスタＮＴ１２構成されるインバータよりもスイッチング速度を遅延させる役目をする。

ＰｃｈＭＯＳトランジスタＰＴ３は、ソース（第２の端子）が高電位側電源ＶＣＣ２に接続され、ドレイン（第１の端子）がノードＮ４に接続され、ゲートに制御信号Ｓ１が入力される。ＮｃｈＭＯＳトランジスタＮＴ３は、ドレイン（第１の端子）がノードＮ９に接続され、ソース（第２の端子）が低電位側電源ＶＳＳ１に接続され、ゲートに制御信号Ｓ２が入力される。

ＰＮＰトランジスタＢＰＴ１は、エミッタが高電位側電源ＶＣＣ２に接続され、コレクタがＮＰＮトランジスタＢＮＴ２のコレクタに接続され、ベースがコレクタに接続される。ＰＮＰトランジスタＢＰＴ２は、エミッタが高電位側電源ＶＣＣ２に接続され、コレクタがノードＮ３に接続され、ベースがＰＮＰトランジスタＢＰＴ１のベースに接続される。なお、ノードＮ３はＰｃｈＭＯＳトランジスタＰＴ２のゲートに接続される。ＰＮＰトランジスタＢＰＴ１及びＢＰＴ２は、カレントミラー回路を構成する。抵抗Ｒ３は、一端が高電位側電源ＶＣＣ２に接続され、他端がＰＮＰトランジスタＢＰＴ１及びＢＰＴ２のベースに接続される。

ＮＰＮトランジスタＢＮＴ１は、コレクタがノードＮ４に接続され、エミッタがノードＮ５に接続され、ベースがコレクタに接続される。ＮＰＮトランジスタＢＮＴ２は、エミッタがノードＮ５に接続され、ベースがＮＰＮトランジスタＢＮＴ１のベースに接続される。ＮＰＮトランジスタＢＮＴ１及びＢＮＴ２は、カレントミラー回路を構成する。抵抗Ｒ４は、一端がＮＰＮトランジスタＢＮＴ１及びＢＮＴ２のベースに接続され、他端がノードＮ５に接続される。

ＰＮＰトランジスタＢＰＴ３は、エミッタがノードＮ５に接続され、コレクタがノードＮ９に接続され、ベースがコレクタに接続される。ＰＮＰトランジスタＢＰＴ４は、エミッタがノードＮ５に接続され、コレクタがＮＰＮトランジスタＢＮＴ３のコレクタに接続され、ベースがＰＮＰトランジスタＢＰＴ３のベースに接続される。ＰＮＰトランジスタＢＰＴ３及びＢＰＴ４は、カレントミラー回路を構成する。抵抗Ｒ５は、一端がノードＮ５に接続され、他端がＰＮＰトランジスタＢＰＴ３及びＢＰＴ４のベースに接続される。

ＮＰＮトランジスタＢＮＴ３は、エミッタが低電位側電源ＶＳＳ１に接続され、ベースがコレクタに接続される。ＮＰＮトランジスタＢＮＴ４は、コレクタがノードＮ８に接続され、エミッタが低電位側電源ＶＳＳ１に接続され、ベースがＮＰＮトランジスタＢＮＴ３のベースに接続される。なお、ノードＮ８は、ＮｃｈＭＯＳトランジスタＮＴ２のゲートに接続される。ＮＰＮトランジスタＢＮＴ３及びＢＮＴ４は、カレントミラー回路を構成する。抵抗Ｒ６は、一端がＮＰＮトランジスタＢＮＴ３及びＢＮＴ４のベースに接続され、他端が低電位側電源ＶＳＳ１に接続される。

次に、ＦＰＤパネル用出力ドライバの動作について図５を参照して説明する。図５はＦＰＤパネル用出力ドライバの動作を示すタイミングチャートである。

図５に示すように、制御信号ＳＡ及びＳＢが“Ｌｏｗ”レベルで、制御信号Ｓ１乃至Ｓ４共に“Ｈｉｇｈ”レベルのとき、ハイサイド側のスイッチング素子であるＰｃｈＭＯＳトランジスタＰＴ１及びＰＴ２が“ＯＦＦ”、ローサイド側のスイッチング素子であるＮｃｈＭＯＳトランジスタＮＴ１及びＮＴ２が“ＯＮ”するので出力ドライバ回路３０ａの出力信号Ｓｏｕｔが“Ｌｏｗ”レベルである“ＶＳＳ１”レベルとなる。

次に、制御信号ＳＡ及びＳＢが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化すると、スルーレート制御回路部２ａのＰｃｈＭＯＳトランジスタＰＴ１１及びＮｃｈＭＯＳトランジスタＮＴ１３から構成されるインバータが制御信号ＳＡの信号レベルを反転させ、制御信号Ｓ１が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化する。

同様に、スルーレート制御回路部２ａのＰｃｈＭＯＳトランジスタＰＴ１３及びＮｃｈＭＯＳトランジスタＮＴ１１から構成されるインバータが制御信号ＳＢの信号レベルを反転させて制御信号Ｓ２が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化し、スルーレート制御回路部２ａのＰｃｈＭＯＳトランジスタＰＴ１３及びＮｃｈＭＯＳトランジスタＮＴ１２から構成されるインバータが制御信号ＳＢの信号レベルを反転させて制御信号Ｓ４が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化する。

一方、“Ｌｏｗ”レベルの制御信号Ｓ１により、ＰｃｈＭＯＳトランジスタＰＴ３が“ＯＮ”すると、ＮＰＮトランジスタＢＮＴ１及びＢＮＴ２から構成されるカレントミラー回路が動作を開始し、ＰＮＰトランジスタＢＰＴ１及びＮＰＮトランジスタＢＮＴ２側に電流が流れ始める。このため、ＰＮＰトランジスタＢＰＴ１及びＢＰＴ２から構成されるカレントミラー回路のＰＮＰトランジスタＢＰＴ２側に電流が流れ始め、ノードＮ３の電圧レベルを“Ｌｏｗ”レベルに変化するのを遅らせ“Ｈｉｇｈ”レベルを維持する。

この結果、ハイサイド側のスイッチング素子であるＰｃｈＭＯＳトランジスタＰＴ１が“ＯＮ”し、ローサイド側のスイッチング素子であるＮｃｈＭＯＳトランジスタＮＴ１及びＮＴ２が“ＯＦＦ”する。ハイサイド側のスイッチング素子であるＰｃｈＭＯＳトランジスタＰＴ２は“ＯＦＦ”を維持する。ＰｃｈＭＯＳトランジスタＰＴ１のオン抵抗の値が大きいので、出力信号Ｓｏｕｔは“ＶＳＳ１”レベルから徐々に立ち上がる（スルーレート小）。

なお、ＰｃｈＭＯＳトランジスタＰＴ１が先に“ＯＮ”し、ＰｃｈＭＯＳトランジスタＰＴ２が“ＯＦＦ”を維持するように、ＰｃｈＭＯＳトランジスタＰＴ１と同位相で“ＯＮ”するＰｃｈＭＯＳトランジスタＰＴ３のドレインとノードＮ５の間に設けられる抵抗Ｒ４を、ＰｃｈＭＯＳトランジスタＰＴ２のゲート（ノードＮ３）と高電位電源ＶＣＣ２側の間に設けられる抵抗Ｒ３よりも抵抗値を小さく設定するのが好ましい。

続いて、ノードＮ５の電圧（出力信号Ｓｏｕｔの電圧レベル）が上昇し、“ＶＣＣ２−ＶＦ（順方向電圧）”までに達する（遅延時間Ｔ_ＤＬ１）と、ＰＮＰトランジスタＢＰＴ１及びＢＰＴ２から構成されるカレントミラー回路とＮＰＮトランジスタＢＮＴ１及びＢＮＴ２構成されるカレントミラー回路のトランジスタのコレクタ−エミッタ間電圧がＶＦ以下となる。“ＶＣＣ２−ＶＦ（順方向電圧）”以下になるとカレントミラー回路の動作は停止しノードＮ３の電圧レベル（制御信号Ｓ３の電圧レベル）が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化する。この結果、ハイサイド側のスイッチング素子であるＰｃｈＭＯＳトランジスタＰＴ２が“ＯＮ”する。ＰｃｈＭＯＳトランジスタＰＴ２のオン抵抗の値が小さいので、“ＶＣＣ２”レベルを維持する。

ここで、出力信号Ｓｏｕｔの信号変化が比較的遅く（スルーレート小）、オーバーシュート現象などが発生しないので、ＦＰＤパネルの画素の誤点灯や電磁放射の発生が抑制され、ＦＰＤパネルの画質のムラの発生を抑制することができる。ＰｃｈＭＯＳトランジスタＰＴ３、ＰＮＰトランジスタＢＰＴ１とＰＮＰトランジスタＢＰＴ２から構成されるカレントミラー回路、及びＮＰＮトランジスタＢＮＴ１とＮＰＮトランジスタＢＮＴ２から構成されるカレントミラー回路は、制御信号Ｓ３を“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化する時間を遅延時間Ｔ_ＤＬ１だけ遅延させる役目をする。

そして、制御信号ＳＡ及びＳＢが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化すると、スルーレート制御回路部２ａのＰｃｈＭＯＳトランジスタＰＴ１３及びＮｃｈＭＯＳトランジスタＮＴ１１から構成されるインバータが制御信号ＳＢの信号レベルを反転させ、制御信号Ｓ２が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化する。

同様に、スルーレート制御回路部２ａのＰｃｈＭＯＳトランジスタＰＴ１１及びＮｃｈＭＯＳトランジスタＮＴ１３から構成されるインバータが制御信号ＳＡの信号レベルを反転させ、制御信号Ｓ１が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化し、スルーレート制御回路部２ａのＰｃｈＭＯＳトランジスタＰＴ１２及びＮｃｈＭＯＳトランジスタＮＴ１３から構成されるインバータが制御信号ＳＡの信号レベルを反転させ、制御信号Ｓ３が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化する。

一方、“Ｈｉｇｈ”レベルの制御信号Ｓ２により、ＮｃｈＭＯＳトランジスタＮＴ３が“ＯＮ”すると、ＰＮＰトランジスタＢＰＴ３及びＢＰＴ４から構成されるカレントミラー回路が動作を開始し、ＰＮＰトランジスタＢＰＴ４及びＮＰＮトランジスタＢＮＴ３側に電流が流れ始める。このため、ＮＰＮトランジスタＢＮＴ３及びＢＮＴ４から構成されるカレントミラー回路のＮＰＮトランジスタＢＮＴ４側に電流が流れ始め、ノードＮ８の電圧レベルを“Ｈｉｇｈ”レベルに変化するのを遅らせ“Ｌｏｗ”レベルを維持する。

この結果、ローサイド側のスイッチング素子であるＮｃｈＭＯＳトランジスタＮＴ１が“ＯＮ”し、ハイサイド側のスイッチング素子であるＰｃｈＭＯＳトランジスタＰＴ１及びＰＴ２が“ＯＦＦ”する。ローサイド側のスイッチング素子であるＮｃｈＭＯＳトランジスタＮＴ２は“ＯＦＦ”を維持する。ＮｃｈＭＯＳトランジスタＮＴ１のオン抵抗の値が大きいので、出力信号Ｓｏｕｔは“ＶＣＣ２”レベルから徐々に立ち下がる（スルーレート小）。

なお、ＮｃｈＭＯＳトランジスタＮＴ１が先に“ＯＮ”し、ＮｃｈＭＯＳトランジスタＮＴ２が“ＯＦＦ”を維持するように、ＮｃｈＭＯＳトランジスタＮＴ１と同位相で“ＯＮ”するＮｃｈＭＯＳトランジスタＮＴ３のドレインとノードＮ５の間に設けられる抵抗Ｒ５を、ＮｃｈＭＯＳトランジスタＮＴ２のゲート（ノードＮ８）と低電位電源ＶＳＳ１側の間に設けられる抵抗Ｒ６よりも抵抗値を小さく設定するのが好ましい。

次に、ノードＮ８の電圧（出力信号Ｓｏｕｔの電圧レベル）が下降し、“ＶＦ（順方向電圧）”までに達する（遅延時間Ｔ_ＤＬ２）と、ＰＮＰトランジスタＢＰＴ３及びＢＰＴ４から構成されるカレントミラー回路とＮＰＮトランジスタＢＮＴ３及びＢＮＴ４構成されるカレントミラー回路のトランジスタのコレクタ−エミッタ間電圧がＶＦ以下となる。“ＶＦ（順方向電圧）”以下になるとカレントミラー回路の動作は停止しノードＮ８の電圧レベル（制御信号Ｓ４の電圧レベル）が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化する。この結果、ローサイド側のスイッチング素子であるＮｃｈＭＯＳトランジスタＮＴ２が“ＯＮ”する。ＮｃｈＭＯＳトランジスタＮＴ２のオン抵抗の値が小さいので、“ＶＳＳ１”レベルを維持する。ＮｃｈＭＯＳトランジスタＮＴ３、ＰＮＰトランジスタＢＰＴ３とＰＮＰトランジスタＢＰＴ４から構成されるカレントミラー回路、及びＮＰＮトランジスタＢＮＴ３とＮＰＮトランジスタＢＮＴ４から構成されるカレントミラー回路は、制御信号Ｓ４を“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化する時間を遅延時間Ｔ_ＤＬ２だけ遅延させる役目をする。

次に、従来例に対するＦＰＤパネル用出力ドライバ回路の特性について図６を参照して説明する。図６はＦＰＤパネル用出力ドライバ回路の従来例に対する入力信号数、素子数、及び消費電流を比較する図である。

ここで、従来例では、オン抵抗の大きなハイサイド側スイッチング素子であるＰｃｈＭＯＳトランジスタＰＴ１及びオン抵抗の大きなローサイド側スイッチング素子であるＮｃｈＭＯＳトランジスタＮＴ１を制御する信号と、オン抵抗の小さいハイサイド側スイッチング素子であるＰｃｈＭＯＳトランジスタＰＴ２及びオン抵抗の小さいローサイド側スイッチング素子であるＮｃｈＭＯＳトランジスタＮＴ２を制御する信号とを別々に制御する、具体的にはＶ／Ｉ変換部を２個設け、それぞれに異なる入力信号を入力させる場合である。

図６に示すように、従来では、Ｖ／Ｉ変換部に入力される入力信号が２つであり、Ｖ／Ｉ変換部及びＩ／Ｖ変換部をそれぞれ２個設ける必要がある。そして、２本の入力信号を制御する制御回路が必要となる。

一方、本実施例では、入力信号ＩＮが１つであり、Ｖ／Ｉ変換部及びＩ／Ｖ変換部がそれぞれ１個である。入力信号ＩＮを制御する制御回路は従来よりも簡素化することができる。このため、出力ドライバ回路を構成する素子数を、従来を１とした場合、３／５（６０％）に抑制することができる。また、出力ドライバ回路の消費電流を従来を１とした場合、３／５（６０％）に抑制することができる。

上述したように、本実施例の出力ドライバ回路では、レベル変換回路１ａ、スルーレート制御回路部２ａ、ＮｃｈＭＯＳトランジスタＮＴ１、ＮｃｈＭＯＳトランジスタＮＴ２、ＰｃｈＭＯＳトランジスタＰＴ１、及びＰｃｈＭＯＳトランジスタＰＴ２が設けられている。レベル変換回路１ａのＶ／Ｉ変換部１１ａには入力信号ＩＮが入力される。スルーレート制御回路部２ａには、レベル変換回路１ａのＩ／Ｖ変換部１２ａから出力されるレベル変換された制御信号ＳＡとＶ／Ｉ変換部１１ａから出力される制御信号ＳＢが入力され、制御信号ＳＡ及びＳＢは入力信号ＩＮにもとづいた信号である。スルーレート制御回路部２ａはハイサイド側のスイッチング素子が“ＯＮ”する時、オン抵抗の小さなＰｃｈＭＯＳトランジスタＰＴ２の“ＯＮ”する時間をオン抵抗の大きなＰｃｈＭＯＳトランジスタＰＴ１より所定時間遅延させ、ローサイド側のスイッチング素子が“ＯＮ”する時、オン抵抗の小さなＮｃｈＭＯＳトランジスタＮＴ２の“ＯＮ”する時間をオン抵抗の大きなＮｃｈＭＯＳトランジスタＮＴ１より所定時間遅延させる。

このため、従来よりも信号本数を抑制し、出力波形が遷移している間は小さなスルーレートで駆動し、出力波形が遷移完了後の安定期には大きなスルーレートで駆動することができる。したがって、ＦＰＤパネルの画素の誤点灯や電磁放射の発生が抑制され、ＦＰＤパネルの画質のムラの発生を抑制することができる。また、従来よりも信号本数を抑制できるので、出力ドライバ回路を構成する素子数を抑制でき、消費電流を抑制できる。

なお、本実施例には、スルーレート小及びスルーレート大の２種類のスルーレート制御を行っているが、更に細かなスルーレート制御を行ってもよい。その場合、入力信号本数の増加を抑制できるので、全体の制御システムの複雑化を抑制することができる。

次に、本発明の実施例３に係る出力ドライバ回路について、図面を参照して説明する。図７はＦＰＤパネル用出力ドライバ回路を示す回路図である。本実施例では、スルーレート制御回路部の構成を変更している。

以下、実施例２と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。

図７に示すように、出力ドライバ回路３０ｂには、レベル変換回路１ａ、スルーレート制御回路部２ｂ、ＮｃｈＭＯＳトランジスタＮＴ１、ＮｃｈＭＯＳトランジスタＮＴ２、ＰｃｈＭＯＳトランジスタＰＴ１、及びＰｃｈＭＯＳトランジスタＰＴ２が設けられている。出力ドライバ回路３０ｂは、出力電圧の“Ｈｉｇｈ”／“Ｌｏｗ”を切り替えるプッシュプル回路であり、ＦＰＤに適用される。

スルーレート制御回路部２ｂは、高電位側電源ＶＣＣ２と低電位側電源ＶＳＳ１の間に設けられ、ＮｃｈＭＯＳトランジスタＮＴ３、ＮｃｈＭＯＳトランジスタＮＴ１１乃至１３、ＰｃｈＭＯＳトランジスタＰＴ３、ＰｃｈＭＯＳトランジスタＰＴ１１乃至１３、ＮｃｈＭＯＳトランジスタＮＴ２１乃至２４、ＰｃｈＭＯＳトランジスタＰＴ２１乃至２４、及び抵抗Ｒ１乃至６から構成される。

ＰｃｈＭＯＳトランジスタＰＴ２１は、ソースが高電位側電源ＶＣＣ２に接続され、ドレインがＮｃｈＭＯＳトランジスタＮＴ２２のドレインに接続され、ゲートがドレインに接続される。ＰｃｈＭＯＳトランジスタＰＴ２２は、ソースが高電位側電源ＶＣＣ２に接続され、ドレインがノードＮ３に接続され、ゲートがＰｃｈＭＯＳトランジスタＰＴ２１に接続される。ＰｃｈＭＯＳトランジスタＰＴ２１及びＰＴ２２は、カレントミラー回路を構成する。抵抗Ｒ３は、一端が高電位側電源ＶＣＣ２に接続され、他端がＰｃｈＭＯＳトランジスタＰＴ２１及びＰＴ２２のゲートに接続される。

ＮｃｈＭＯＳトランジスタＮＴ２１は、ドレインがノードＮ４に接続され、ソースがノードＮ５に接続され、ゲートがドレインに接続される。ＮｃｈＭＯＳトランジスタＮＴ２２は、ソースがノードＮ５に接続され、ゲートがＮｃｈＭＯＳトランジスタＮＴ２１のゲートに接続される。ＮｃｈＭＯＳトランジスタＮＴ２１及びＮＴ２２は、カレントミラー回路を構成する。抵抗Ｒ４は、一端がＮｃｈＭＯＳトランジスタＮＴ２１及びＮＴ２２のゲートに接続され、他端がノードＮ５に接続される。

ＰｃｈＭＯＳトランジスタＰＴ２３は、ソースがノードＮ５に接続され、ドレインがノードＮ９に接続され、ゲートがドレイン及びノードＮ９に接続される。ＰｃｈＭＯＳトランジスタＰＴ２４は、ソースがノードＮ５に接続され、ドレインがＮｃｈＭＯＳトランジスタＮＴ２３のドレインに接続され、ゲートがＰｃｈＭＯＳトランジスタＰＴ２３のゲートに接続される。ＰｃｈＭＯＳトランジスタＰＴ２３及びＰＴ２４は、カレントミラー回路を構成する。抵抗Ｒ５は、一端がノードＮ５に接続され、他端がＰｃｈＭＯＳトランジスタＰＴ２３及びＰＴ２４のゲートに接続される。

ＮｃｈＭＯＳトランジスタＮＴ２３は、ソースガが低電位側電源ＶＳＳ１に接続され、ゲートがドレインに接続される。ＮｃｈＭＯＳトランジスタＮＴ２４は、ドレインがノードＮ８に接続され、ソースが低電位側電源ＶＳＳ１に接続され、ゲートがＮｃｈＭＯＳトランジスタＮＴ２３のゲートに接続される。ＮｃｈＭＯＳトランジスタＮＴ２３及びＮＴ２４は、カレントミラー回路を構成する。抵抗Ｒ６は、一端がＮｃｈＭＯＳトランジスタＮＴ２３及びＮＴ２４のゲートに接続され、他端が低電位側電源ＶＳＳ１に接続される。

カレントミラー回路を構成するＰｃｈＭＯＳトランジスタＰＴ２１乃至ＰＴ２４及びＮｃｈＭＯＳトランジスタＮＴ２１乃至ＮＴ２４には、論理回路などに用いられるＭＯＳトランジスタよりもドレイン耐圧などが高い、例えばＬＤＭＯＳトランジスタなどのパワーＭＯＳトランジスタを用いているのが好ましい。

ここで、出力ドライバ回路３０ｂの動作で、実施例２と異なる部分は、ハイサイド側のスイッチング素子であるＰｃｈＭＯＳトランジスタＰＴ１が“ＯＮ”し、ノードＮ５の電圧（出力信号Ｓｏｕｔの電圧レベル）が上昇した場合、出力信号Ｓｏｕｔの電圧レベルが“ＶＣＣ２−Ｖｔｈ（ＭＯＳトランジスタの閾値電圧）”に達するとハイサイド側のスイッチング素子であるＰｃｈＭＯＳトランジスタＰＴ２が“ＯＮ”する。ローサイド側のスイッチング素子であるＮｃｈＭＯＳトランジスタＮＴ１が“ＯＮ”し、ノードＮ８の電圧（出力信号Ｓｏｕｔの電圧レベル）が降下した場合、出力信号Ｓｏｕｔの電圧レベルが“Ｖｔｈ（ＭＯＳトランジスタの閾値電圧）”に達するとローサイド側のスイッチング素子であるＮｃｈＭＯＳトランジスタＮＴ２が“ＯＮ”する。

上述したように、本実施例の出力ドライバ回路では、レベル変換回路１ａ、スルーレート制御回路部２ｂ、ＮｃｈＭＯＳトランジスタＮＴ１、ＮｃｈＭＯＳトランジスタＮＴ２、ＰｃｈＭＯＳトランジスタＰＴ１、及びＰｃｈＭＯＳトランジスタＰＴ２が設けられている。レベル変換回路１ａのＶ／Ｉ変換部１１ａには入力信号ＩＮが入力される。スルーレート制御回路部２ｂには、レベル変換回路１ａのＩ／Ｖ変換部１２ａから出力されるレベル変換された制御信号ＳＡとＶ／Ｉ変換部１１ａから出力される制御信号ＳＢが入力され、制御信号ＳＡ及びＳＢは入力信号ＩＮにもとづいた信号である。スルーレート制御回路部２ｂはハイサイド側のスイッチング素子が“ＯＮ”する時、オン抵抗の小さなＰｃｈＭＯＳトランジスタＰＴ２の“ＯＮ”する時間をオン抵抗の大きなＰｃｈＭＯＳトランジスタＰＴ１より所定時間遅延させ、ローサイド側のスイッチング素子が“ＯＮ”する時、オン抵抗の小さなＮｃｈＭＯＳトランジスタＮＴ２の“ＯＮ”する時間をオン抵抗の大きなＮｃｈＭＯＳトランジスタＮＴ１より所定時間遅延させる。

このため、従来よりも信号本数を抑制し、出力波形が遷移している間は小さなスルーレートで駆動し、出力波形が遷移完了後の安定期には大きなスルーレートで駆動することができる。したがって、ＦＰＤパネルの画素の誤点灯や電磁放射の発生が抑制され、ＦＰＤパネルの画質のムラの発生を抑制することができる。また、従来よりも信号本数を抑制できるので、出力ドライバ回路を構成する素子数を抑制でき、消費電流を抑制できる。更に、出力ドライバ回路をＭＯＳトランジスタで構成しているので、ＢｉＣＭＯＳ構成の実施例２よりも出力ドライバ回路を製造する工程を簡略化することができる。

本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。

例えば、実施例では、出力ドライバ回路をＦＰＤに適用しているが、モータ駆動ドライバやＤＣ−ＤＣコンバータに適用することができる。

本発明は、以下の付記に記載されているような構成が考えられる。
（付記１）第１の高電位側電源よりも高電位の第２の高電位側電源と、第１の低電位側電源よりも高電位の第２の高電位側電源と、前記第２の高電位側電源側に設けられ、制御電極に入力される信号によりオン・オフ動作する第１のハイサイド側スイッチング素子と、前記第２の高電位側電源側に設けられ、制御電極に入力される信号によりオン・オフ動作し、前記第１のハイサイド側スイッチング素子よりもオン抵抗が小さい第２のハイサイド側スイッチング素子と、前記第１の低電位側電源側に設けられ、制御電極に入力される信号によりオン・オフ動作する第１のローサイド側スイッチング素子と、前記第１の低電位側電源側に設けられ、制御電極に入力される信号によりオン・オフ動作し、前記第１のローサイド側スイッチング素子よりもオン抵抗が小さい第２のローサイド側スイッチング素子と、前記第２の高電位側電源と前記第１の低電位側電源の間に設けられ、Ｖ／Ｉ変換部とＩ／Ｖ変換部を有し、前記Ｖ／Ｉ変換部に入力信号を入力し、前記入力信号を前記Ｖ／Ｉ変換部及び前記Ｉ／Ｖ変換部でレベル変換した第１の制御信号を前記Ｉ／Ｖ変換部から出力し、前記入力信号にもとづいた第１の制御信号と同じ位相の第２の制御信号を前記Ｖ／Ｉ変換部から出力するレベル変換回路と、前記第２の高電位側電源側に設けられた第１のトランジスタと、前記第１のトランジスタの第１端子側に設けられたＮＰＮトランジスタから構成される第１のカレントミラー回路と、前記第２のハイサド側スイッチング素子の制御電極と前記第２の高電位側電源側の間に設けられたＰＮＰトランジスタから構成される第２のカレントミラー回路と、前記第１の低電位側電源側に設けられた第２のトランジスタと、前記第２のトランジスタの第１端子側に設けられたＰＮＰトランジスタから構成される第３のカレントミラー回路と、前記第２のハイサイド側スイッチング素子の制御電極と前記第１の低電位側電源側の間に設けられたＮＰＮトランジスタから構成される第４のカレントミラー回路とを有し、前記レベル変換回路から出力される前記第１の制御信号にもとづいて第３の制御信号を生成して前記第３の制御信号により前記第１のハイサイド側スイッチング素子をオンさせ、前記第１の制御信号にもとづいて第４の制御信号を生成して前記第４の制御信号により前記第２のハイサイド側スイッチング素子をオンさせる時間を、前記第１のトランジスタ、前記第１のカレントミラー回路、及び前記第２のカレントミラー回路を用いて前記第１のハイサイド側スイッチング素子よりも遅延させ、前記レベル変換回路から出力される前記第２の制御信号にもとづいて第５の制御信号を生成して前記第５の制御信号により前記第１のローサイド側スイッチング素子をオンさせ、前記第２の制御信号にもとづいて第６の制御信号を生成して前記第６の制御信号により前記第２のローサイド側スイッチング素子をオンさせる時間を、前記第２のトランジスタ、前記第３のカレントミラー回路、及び前記第４のカレントミラー回路を用いて前記第１のローサイド側スイッチング素子よりも遅延させるスルーレート制御回路部とを具備する出力ドライバ回路。

（付記２）第１の高電位側電源よりも高電位の第２の高電位側電源と、第１の低電位側電源よりも高電位の第２の高電位側電源と、前記第２の高電位側電源側に設けられ、制御電極に入力される信号によりオン・オフ動作する第１のハイサイド側スイッチング素子と、前記第２の高電位側電源側に設けられ、制御電極に入力される信号によりオン・オフ動作し、前記第１のハイサイド側スイッチング素子よりもオン抵抗が小さい第２のハイサイド側スイッチング素子と、前記第１の低電位側電源側に設けられ、制御電極に入力される信号によりオン・オフ動作する第１のローサイド側スイッチング素子と、前記第１の低電位側電源側に設けられ、制御電極に入力される信号によりオン・オフ動作し、前記第１のローサイド側スイッチング素子よりもオン抵抗が小さい第２のローサイド側スイッチング素子と、前記第２の高電位側電源と前記第１の低電位側電源の間に設けられ、Ｖ／Ｉ変換部とＩ／Ｖ変換部を有し、前記Ｖ／Ｉ変換部に入力信号を入力し、前記入力信号を前記Ｖ／Ｉ変換部及び前記Ｉ／Ｖ変換部でレベル変換した第１の制御信号を前記Ｉ／Ｖ変換部から出力し、前記入力信号にもとづいた第１の制御信号と同じ位相の第２の制御信号を前記Ｖ／Ｉ変換部から出力するレベル変換回路と、前記第２の高電位側電源側に設けられた第１のトランジスタと、前記第１のトランジスタの第１端子側に設けられたＮｃｈＭＯＳトランジスタから構成される第１のカレントミラー回路と、前記第２のハイサド側スイッチング素子の制御電極と前記第２の高電位側電源側の間に設けられたＰｃｈＭＯＳトランジスタから構成される第２のカレントミラー回路と、前記第１の低電位側電源側に設けられた第２のトランジスタと、前記第２のトランジスタの第１端子側に設けられたＰｃｈＭＯＳトランジスタから構成される第３のカレントミラー回路と、前記第２のハイサイド側スイッチング素子の制御電極と前記第１の低電位側電源側の間に設けられたＮｃｈＭＯＳランジスタから構成される第４のカレントミラー回路とを有し、前記レベル変換回路から出力される前記第１の制御信号にもとづいて第３の制御信号を生成して前記第３の制御信号により前記第１のハイサイド側スイッチング素子をオンさせ、前記第１の制御信号にもとづいて第４の制御信号を生成して前記第４の制御信号により前記第２のハイサイド側スイッチング素子をオンさせる時間を、前記第１のトランジスタ、前記第１のカレントミラー回路、及び前記第２のカレントミラー回路を用いて前記第１のハイサイド側スイッチング素子よりも遅延させ、前記レベル変換回路から出力される前記第２の制御信号にもとづいて第５の制御信号を生成して前記第５の制御信号により前記第１のローサイド側スイッチング素子をオンさせ、前記第２の制御信号にもとづいて第６の制御信号を生成して前記第６の制御信号により前記第２のローサイド側スイッチング素子をオンさせる時間を、前記第２のトランジスタ、前記第３のカレントミラー回路、及び前記第４のカレントミラー回路を用いて前記第１のローサイド側スイッチング素子よりも遅延させるスルーレート制御回路部とを具備する出力ドライバ回路。

（付記３）前記スルーレート制御回路部は、前記第１のトランジスタの第１の端子側に設けられた第１の抵抗と、前記第２のハイサイド側スイッチング素子の制御電極と前記第２の高電位側電源側の間に設けられた第２の抵抗と、前記第２のトランジスタの第１の端子側に設けられた第３の抵抗と、前記第２のローサイド側スイッチング素子の制御電極と前記第１の低電位側電源側の間に設けられた第４の抵抗を有し、前記第１の抵抗は前記第２の抵抗よりも抵抗値が小さく、前記第３の抵抗は前記第４の抵抗よりも抵抗値が小さい付記１又は２に記載の出力ドライバ回路。

（付記４）前記第１及び第２のハイサイド側スイッチング素子は、ＰｃｈパワーＭＯＳトランジスタであり、前記第１及び第２のローサイド側スイッチング素子は、ＮｃｈパワーＭＯＳトランジスタである付記１乃至３のいずれかに記載の出力ドライバ回路。

（付記５）前記第１及び第２のハイサイド側スイッチング素子は、ＮｃｈパワーＭＯＳトランジスタであり、前記第１及び第２のローサイド側スイッチング素子は、ＮｃｈパワーＭＯＳトランジスタであることを特徴とする付記１乃至３のいずれかに記載の出力ドライバ回路。

（付記６）前記第１及び第２のハイサイド側スイッチング素子は、ＰｃｈパワーＭＯＳトランジスタであり、前記第１及び第２のローサイド側スイッチング素子は、ＰｃｈパワーＭＯＳトランジスタであることを特徴とする付記１乃至３のいずれかに記載の出力ドライバ回路。

（付記７）前記第１乃至４のカレントミラー回路はパワーＭＯＳトランジスタである付記２記載の出力ドライバ回路。

本発明の実施例１に係る出力ドライバ回路を示す回路図。本発明の実施例１に係る出力ドライバ回路の動作を示すタイミングチャート。本発明の実施例２に係るＦＰＤパネル用出力ドライバ回路を示す回路図。本発明の実施例２に係るレベル変換回路を示す回路図。本発明の実施例２に係るＦＰＤパネル用出力ドライバ回路の動作を示すタイミングチャートである。本発明の実施例２に係るＦＰＤパネル用出力ドライバ回路の従来例に対する入力信号数、素子数、及び消費電流を比較する図。本発明の実施例３に係るＦＰＤパネル用出力ドライバ回路を示す回路図。

符号の説明

１、１ａレベル変換回路
２、２ａ、２ｂスルーレート制御回路部
１１、１１ａＶ／Ｉ変換部
１２、１２ａＩ／Ｖ変換部
１３定電流源
３０、３０ａ、３０ｂ出力ドライバ回路
ＢＮＴ１〜４ＮＰＮトランジスタ
ＢＰＴ１〜４ＰＮＰトランジスタ
ＩＮ入力信号
ＩＮＶ１、２インバータ
Ｎ１〜９ノード
ＮＴ１、ＮＴ２、ＮＴ３、ＮＴ１１〜１３、ＮＴ２１〜２４、ＮＴ３１〜３４ＮｃｈＭＯＳトランジスタ
ＰＴ１、ＰＴ２、ＰＴ３、ＰＴ１１〜１３、ＰＴ２１〜２４、ＰＴ３１〜３４ＰｃｈＭＯＳトランジスタ
Ｒ１〜６抵抗
Ｓｏｕｔ出力信号
ＶＣＣ１、ＶＣＣ２高電位側電源
ＶＳＳ１、ＶＳＳ２低電位側電源

Claims

高電位側電源側に設けられ、制御電極に入力される信号によりオン・オフ動作する第１のハイサイド側スイッチング素子と、
前記高電位側電源側に設けられ、制御電極に入力される信号によりオン・オフ動作し、前記第１のハイサイド側スイッチング素子よりもオン抵抗が小さい第２のハイサイド側スイッチング素子と、
低電位側電源側に設けられ、制御電極に入力される信号によりオン・オフ動作する第１のローサイド側スイッチング素子と、
前記低電位側電源側に設けられ、制御電極に入力される信号によりオン・オフ動作し、前記第１のローサイド側スイッチング素子よりもオン抵抗が小さい第２のローサイド側スイッチング素子と、
前記高電位側電源と前記低電位側電源の間に設けられ、第1及び第２の制御信号を入力し、前記第１の制御信号にもとづいて第３の制御信号を生成して前記第３の制御信号により前記第１のハイサイド側スイッチング素子をオンさせ、前記第１の制御信号にもとづいて第４の制御信号を生成して前記第４の制御信号により前記第２のハイサイド側スイッチング素子をオンさせる時間を前記第１のハイサイド側スイッチング素子よりも遅延させ、前記第２の制御信号にもとづいて第５の制御信号を生成して前記第５の制御信号により前記第１のローサイド側スイッチング素子をオンさせ、前記第２の制御信号にもとづいて第６の制御信号を生成して前記第６の制御信号により前記第２のローサイド側スイッチング素子をオンさせる時間を前記第１のローサイド側スイッチング素子よりも遅延させるスルーレート制御回路部と、
を具備することを特徴とする出力ドライバ回路。
前記高電位側電源と前記低電位側電源の間に設けられ、Ｖ／Ｉ変換部とＩ／Ｖ変換部を有し、前記Ｖ／Ｉ変換部に入力信号を入力し、入力信号にもとづいた前記第２の制御信号をＶ／Ｉ変換部から前記スルーレート制御回路部に出力し、前記入力信号を前記Ｖ／Ｉ変換部及び前記Ｉ／Ｖ変換部でレベル変換し、前記第２の制御信号と同じ位相の前記第１の制御信号を前記スルーレート制御回路部に出力するレベル変換回路を具備することを特徴とする請求項１に記載の出力ドライバ回路。
前記スルーレート制御回路部は、前記高電位側電源側に設けられ、制御電極に第３の制御信号が入力される第１のトランジスタと、前記高電位側電源側に設けられた第１の複数のカレントミラー回路と、前記低電位側電源側に設けられ、制御電極に第５の制御信号が入力される第２のトランジスタと、前記低電位側電源側に設けられた第２の複数のカレントミラー回路とを有し、前記第１のトランジスタ及び前記第１の複数のカレントミラー回路を用いて前記第２のハイサイド側スイッチング素子をオンさせる時間を前記第１のハイサイド側スイッチング素子よりも遅延させ、前記第２のトランジスタ及び前記第２の複数のカレントミラー回路を用いて前記第２のローサイド側スイッチング素子をオンさせる時間を前記第１のローサイド側スイッチング素子よりも遅延させることを特徴とする請求項１又は２に記載の出力ドライバ回路。
第１の高電位側電源よりも高電位の第２の高電位側電源と、
第１の低電位側電源よりも高電位の第２の低電位側電源と、
前記第２の高電位側電源側に設けられ、制御電極に入力される信号によりオン・オフ動作する第１のハイサイド側スイッチング素子と、
前記第２の高電位側電源側に設けられ、制御電極に入力される信号によりオン・オフ動作し、前記第１のハイサイド側スイッチング素子よりもオン抵抗が小さい第２のハイサイド側スイッチング素子と、
前記第１の低電位側電源側に設けられ、制御電極に入力される信号によりオン・オフ動作する第１のローサイド側スイッチング素子と、
前記第１の低電位側電源側に設けられ、制御電極に入力される信号によりオン・オフ動作し、前記第１のローサイド側スイッチング素子よりもオン抵抗が小さい第２のローサイド側スイッチング素子と、
前記第２の高電位側電源と前記第１の低電位側電源の間に設けられ、Ｖ／Ｉ変換部とＩ／Ｖ変換部を有し、前記Ｖ／Ｉ変換部に入力信号を入力し、前記入力信号を前記Ｖ／Ｉ変換部及び前記Ｉ／Ｖ変換部でレベル変換した第１の制御信号を前記Ｉ／Ｖ変換部から出力し、前記入力信号にもとづいた第１の制御信号と同じ位相の第２の制御信号を前記Ｖ／Ｉ変換部から出力するレベル変換回路と、
前記第２の高電位側電源側に設けられた第１のトランジスタと、前記第２の高電位側電源側に設けられた第１の複数のカレントミラー回路と、前記第１の低電位側電源側に設けられた第２のトランジスタと、前記高電位電源側に設けられた第２の複数のカレントミラー回路とを有し、前記レベル変換回路から出力される前記第１の制御信号にもとづいて第３の制御信号を生成して前記第３の制御信号により前記第１のハイサイド側スイッチング素子をオンさせ、前記第１の制御信号にもとづいて第４の制御信号を生成して前記第４の制御信号により前記第２のハイサイド側スイッチング素子をオンさせる時間を、前記第１のトランジスタ及び前記第１の複数のカレントミラー回路を用いて前記第１のハイサイド側スイッチング素子よりも遅延させ、前記レベル変換回路から出力される前記第２の制御信号にもとづいて第５の制御信号を生成して前記第５の制御信号により前記第１のローサイド側スイッチング素子をオンさせ、前記第２の制御信号にもとづいて第６の制御信号を生成して前記第６の制御信号により前記第２のローサイド側スイッチング素子をオンさせる時間を、前記第２のトランジスタ及び前記第２の複数のカレントミラー回路を用いて前記第１のローサイド側スイッチング素子よりも遅延させるスルーレート制御回路部と、
を具備することを特徴とする出力ドライバ回路。
前記スルーレート制御回路部は、前記第１のトランジスタの第１の端子側に設けられた第１の抵抗と、前記第２のハイサイド側スイッチング素子の制御電極と前記第２の高電位側電源側の間に設けられた第２の抵抗と、前記第２のトランジスタの第１の端子側に設けられた第３の抵抗と、前記第２のローサイド側スイッチング素子の制御電極と前記第１の低電位側電源側の間に設けられた第４の抵抗を有し、前記第１の抵抗は前記第２の抵抗よりも抵抗値が小さく、前記第３の抵抗は前記第４の抵抗よりも抵抗値が小さいことを特徴とする請求項４に記載の出力ドライバ回路。