JPH0563962B2 - - Google Patents
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- JPH0563962B2 JPH0563962B2 JP63179682A JP17968288A JPH0563962B2 JP H0563962 B2 JPH0563962 B2 JP H0563962B2 JP 63179682 A JP63179682 A JP 63179682A JP 17968288 A JP17968288 A JP 17968288A JP H0563962 B2 JPH0563962 B2 JP H0563962B2
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- 230000003071 parasitic effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 238000005401 electroluminescence Methods 0.000 description 2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
-
- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
- H03K5/134—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices with field-effect transistors
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Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は低電圧出力信号をレベルシフトして
高電圧出力信号として出力する高耐圧の出力回路
に関する。
高電圧出力信号として出力する高耐圧の出力回路
に関する。
（従来の技術）
一般にエレクトロ・ルミネツセンス（EL）・デ
イスプレイやプラズマ・デイスプレイ・パネル
（PDP）等の発光型デイスプレイの駆動用ICは、
高い駆動電圧を必要とするため、高耐圧の駆動用
ICが使用されている。この駆動用ICにおける出
力回路では、高耐圧に加えてスイツチング時間の
短縮、消費電力の低減化が要求されている。この
ため、入力信号をCMOS回路で受け、低電圧信
号を出力し、これをレベルシフトした高電圧信号
をプツシユプル型の出力段うから出力するように
している。
イスプレイやプラズマ・デイスプレイ・パネル
（PDP）等の発光型デイスプレイの駆動用ICは、
高い駆動電圧を必要とするため、高耐圧の駆動用
ICが使用されている。この駆動用ICにおける出
力回路では、高耐圧に加えてスイツチング時間の
短縮、消費電力の低減化が要求されている。この
ため、入力信号をCMOS回路で受け、低電圧信
号を出力し、これをレベルシフトした高電圧信号
をプツシユプル型の出力段うから出力するように
している。
第２図は上記したような駆動用ICに使用され
る従来の出力回路を示す回路図である。低電圧電
源VDD、接地電圧VSS間には、ＰチヤネルMOSト
ランジスタ２１、ＮチヤネルMOSトランジスタ
２２それぞれのゲート及びドレインが共通接続さ
れて構成されるCMOSインバータ回路２３が挿
入されている。また、高電圧電源VCCには高耐圧
用のPNPトランジスタ２４のエミツタが接続さ
れている。このトランジスタ２４はマルチコレク
タ構造になつており、第１のコレクタ２５はこの
トランジスタ２４のベースに接続されている。
PNPトランジスタ２４のベースは、ゲートが上
記CMOSインバータ回路２３の共通ドレインに
接続され、ソースが接地電圧VSSに接続されたＮ
チヤネルDMOS（Double diffused MOS）トラン
ジスタ２６のドレインに接続されている。PNP
トランジスタ２４の第２のコレクタ２７は、ゲー
トが上記CMOSインバータ回路２３の共通ゲー
トに接続され、ソースが接地電圧VSSに接続され
た出力プルダウン用ＮチヤネルDMOSトランス
タ２８のドレインに接続されている。さらに、第
２のコレクタ２７には、出力プルアツプ用のＮチ
ヤネルDMOSトランスタ２９のゲートが接続さ
れている。このトランジスタ２９のドレインは高
電圧電源VCCに接続され、ゲート・ドレイン間に
ツエナーダイオード３０のカソード・アノード間
が接続されている。そして、上記CMOSインバ
ータ回路２３の共通ゲートから入力信号Inが供給
され、上記ＮチヤネルDMOSトランスタ２９の
ソースから出力Outが取出されるようになつてい
る。
る従来の出力回路を示す回路図である。低電圧電
源VDD、接地電圧VSS間には、ＰチヤネルMOSト
ランジスタ２１、ＮチヤネルMOSトランジスタ
２２それぞれのゲート及びドレインが共通接続さ
れて構成されるCMOSインバータ回路２３が挿
入されている。また、高電圧電源VCCには高耐圧
用のPNPトランジスタ２４のエミツタが接続さ
れている。このトランジスタ２４はマルチコレク
タ構造になつており、第１のコレクタ２５はこの
トランジスタ２４のベースに接続されている。
PNPトランジスタ２４のベースは、ゲートが上
記CMOSインバータ回路２３の共通ドレインに
接続され、ソースが接地電圧VSSに接続されたＮ
チヤネルDMOS（Double diffused MOS）トラン
ジスタ２６のドレインに接続されている。PNP
トランジスタ２４の第２のコレクタ２７は、ゲー
トが上記CMOSインバータ回路２３の共通ゲー
トに接続され、ソースが接地電圧VSSに接続され
た出力プルダウン用ＮチヤネルDMOSトランス
タ２８のドレインに接続されている。さらに、第
２のコレクタ２７には、出力プルアツプ用のＮチ
ヤネルDMOSトランスタ２９のゲートが接続さ
れている。このトランジスタ２９のドレインは高
電圧電源VCCに接続され、ゲート・ドレイン間に
ツエナーダイオード３０のカソード・アノード間
が接続されている。そして、上記CMOSインバ
ータ回路２３の共通ゲートから入力信号Inが供給
され、上記ＮチヤネルDMOSトランスタ２９の
ソースから出力Outが取出されるようになつてい
る。
上記構成の回路は入力信号Inが“Ｌ”レベルの
とき、CMOSインバータ回路２３内のトランジ
スタ２１がオンし、トランジスタ２２はオフす
る。よつて、VDDレベルの出力信号でＮチヤネル
DMOSトランジスタ２６がオンする。これによ
り、マルチコレクタ構造のPNPトランジスタ２
４がオンし、このオン電流によりツエナーダイオ
ード３０に電圧降下が発生し、Ｎチヤネル
DMOSトランジスタ２９がオンする。この結果、
出力端の寄生容量が充電され、出力Outは“Ｈ”
すなわちVCCレベルとなる。
とき、CMOSインバータ回路２３内のトランジ
スタ２１がオンし、トランジスタ２２はオフす
る。よつて、VDDレベルの出力信号でＮチヤネル
DMOSトランジスタ２６がオンする。これによ
り、マルチコレクタ構造のPNPトランジスタ２
４がオンし、このオン電流によりツエナーダイオ
ード３０に電圧降下が発生し、Ｎチヤネル
DMOSトランジスタ２９がオンする。この結果、
出力端の寄生容量が充電され、出力Outは“Ｈ”
すなわちVCCレベルとなる。
入力信号Inが“Ｈ”レベルのとき、CMOSイン
バータ回路２３内のトランジスタ２１がオフし、
トランジスタ２２はオンする。これにより、トラ
ンジスタ２６はオフする。また、この入力信号In
の“Ｈ”レベルにより、トランジスタ２８がオン
する。この結果、トランジスタ２９はオフとな
り、また、出力Outは“Ｌ”レベルとなる。
バータ回路２３内のトランジスタ２１がオフし、
トランジスタ２２はオンする。これにより、トラ
ンジスタ２６はオフする。また、この入力信号In
の“Ｈ”レベルにより、トランジスタ２８がオン
する。この結果、トランジスタ２９はオフとな
り、また、出力Outは“Ｌ”レベルとなる。
上記第２図の回路は高電圧電源VCCを使用して
いるために、わずかな電流が流れても消費電力は
大きい。そこで、消費電力をできるだけ少なくす
るためにはトランジスタ２４の動作電流を少なく
する必要があり、従来ではトランジスタ２６のオ
ン電流を小さく設定することによつて対処してい
る。しかし、上記MOSトランジスタ２６とトラ
ンジスタ２４とはカレントミラー回路を構成して
いるため、MOSトランジスタ２６のオン電流を
小さくすることによつてトランジスタ２４のコレ
クタに流れる電流も少なくなる。出力のプルアツ
プ時には、このトランジスタ２４のコレクタ２７
に流れる電流によつてツエナーダイオード３０に
所定の電圧降下を発生させ、MOSトランジスタ
２９のゲート電位を上昇させ、このトランジスタ
２９をオン状態に設定する。このとき、MOSト
ランジスタ２８のドレインに存在する寄生容量を
充電しながらMOSトランジスタ２９のゲート電
位は上昇する。このとき、MOSトランジスタ２
６のゲート電位に対するMOSトランジスタ２９
のゲート電位変化に遅れ時間Δtは、トランジス
タ２８による寄生容量を含んだMOSトラジスタ
２９のゲートのノードの寄生容量をＣ、トランジ
スタ２４のコレクタ２７に流れる電流をｉとする
と、 Δt＝Ｃ／ｉ ……(1) で表される。従つて、トランジスタ２４のコレク
タ電流を少なくすれば、上記遅れ時間Δtは増大
する。MOSトランジスタ２８，２９は、出力を
プルアツプもしくはプルダウンするために負荷駆
動能力が十分に高くなるように素子寸法が大きく
設定されているため、上記寄生容量Ｃの値も大き
い。このため、従来では入力と力との間に大きな
信号伝播時間が存在し、速度が遅くなるという欠
点がある。
いるために、わずかな電流が流れても消費電力は
大きい。そこで、消費電力をできるだけ少なくす
るためにはトランジスタ２４の動作電流を少なく
する必要があり、従来ではトランジスタ２６のオ
ン電流を小さく設定することによつて対処してい
る。しかし、上記MOSトランジスタ２６とトラ
ンジスタ２４とはカレントミラー回路を構成して
いるため、MOSトランジスタ２６のオン電流を
小さくすることによつてトランジスタ２４のコレ
クタに流れる電流も少なくなる。出力のプルアツ
プ時には、このトランジスタ２４のコレクタ２７
に流れる電流によつてツエナーダイオード３０に
所定の電圧降下を発生させ、MOSトランジスタ
２９のゲート電位を上昇させ、このトランジスタ
２９をオン状態に設定する。このとき、MOSト
ランジスタ２８のドレインに存在する寄生容量を
充電しながらMOSトランジスタ２９のゲート電
位は上昇する。このとき、MOSトランジスタ２
６のゲート電位に対するMOSトランジスタ２９
のゲート電位変化に遅れ時間Δtは、トランジス
タ２８による寄生容量を含んだMOSトラジスタ
２９のゲートのノードの寄生容量をＣ、トランジ
スタ２４のコレクタ２７に流れる電流をｉとする
と、 Δt＝Ｃ／ｉ ……(1) で表される。従つて、トランジスタ２４のコレク
タ電流を少なくすれば、上記遅れ時間Δtは増大
する。MOSトランジスタ２８，２９は、出力を
プルアツプもしくはプルダウンするために負荷駆
動能力が十分に高くなるように素子寸法が大きく
設定されているため、上記寄生容量Ｃの値も大き
い。このため、従来では入力と力との間に大きな
信号伝播時間が存在し、速度が遅くなるという欠
点がある。
（発明が解決しようとする課題）
このように従来の出力回路では、低消費電力化
を図るために動作速度が遅くなるという欠点あ
る。
を図るために動作速度が遅くなるという欠点あ
る。
この発明は上記のような事情を考慮してなされ
たものであり、その目的は、低消費電力化を図り
つつ動作速度の向上を図ることができる出力回路
を提供することにある。
たものであり、その目的は、低消費電力化を図り
つつ動作速度の向上を図ることができる出力回路
を提供することにある。
［発明の構成］
（課題を解決するための手段）
この発明の出力回路は、一方電流端を第１の電
位に接続し他方電流端をカレントミラー制御する
構成の高耐圧用のトランジスタと、前記高耐圧用
のトランジスタの他方電流端におけるカレントミ
ラー制御端と第２の電位との間にドレイン・ソー
ス間が接続され第１の電位と第２の電位の間の第
１信号でゲート制御される第１のMOSトランジ
スタと、前記高耐圧用のトランジスタの他方電流
端におけるカレントミラー被制御端と第２の電位
との間にドレイン・ソース間が接続され前記第１
信号の逆相の第２信号でゲート制御される第２の
MOSトランジスタと、前記第２信号を所定期間
遅延して第３信号を出力する信号遅延回路と、前
記カレントミラー被制御端にゲートが接続されド
レイン・ソース間が前記第１の電位と出力端子と
の間に接続されたプルアツプ用の第３のMOSト
ランジスタと、前記出力端子と第２の電位との間
にドレイン・ソーム間が接続され、前記第３信号
でゲート制御されるプルダウン用の第４のMOS
トランジスタと、前記出力端子にアノード、前記
第３のMOSトランジスタのゲートにカソードが
接続された定電圧素子とを具備し、前記第２の
MOSトランジスタの素子寸法を前記第４のMOS
トランジスタのそれよりも小さく設定されて構成
される。
位に接続し他方電流端をカレントミラー制御する
構成の高耐圧用のトランジスタと、前記高耐圧用
のトランジスタの他方電流端におけるカレントミ
ラー制御端と第２の電位との間にドレイン・ソー
ス間が接続され第１の電位と第２の電位の間の第
１信号でゲート制御される第１のMOSトランジ
スタと、前記高耐圧用のトランジスタの他方電流
端におけるカレントミラー被制御端と第２の電位
との間にドレイン・ソース間が接続され前記第１
信号の逆相の第２信号でゲート制御される第２の
MOSトランジスタと、前記第２信号を所定期間
遅延して第３信号を出力する信号遅延回路と、前
記カレントミラー被制御端にゲートが接続されド
レイン・ソース間が前記第１の電位と出力端子と
の間に接続されたプルアツプ用の第３のMOSト
ランジスタと、前記出力端子と第２の電位との間
にドレイン・ソーム間が接続され、前記第３信号
でゲート制御されるプルダウン用の第４のMOS
トランジスタと、前記出力端子にアノード、前記
第３のMOSトランジスタのゲートにカソードが
接続された定電圧素子とを具備し、前記第２の
MOSトランジスタの素子寸法を前記第４のMOS
トランジスタのそれよりも小さく設定されて構成
される。
（作用）
高耐圧用のトランジスタのコレクタに接続され
た第２のMOSトランジスタは寄生容量の小さな
トランジスタであるので、出力プルアツプ用のト
ランジスタのゲート電位上昇の遅延時間が短縮さ
れる。従つて、出力プルアツプ時、低消費電力化
のために制限された供給電流でも遅延を最少限に
抑えることができる。一方、出力プルダウン用の
第４のMOSトランジスタでは、そのゲート信号
を送らせる信号遅延回路を設けることにより、第
１及び第４のMOSトランジスタを介して流れる
貫通電流を防止する。
た第２のMOSトランジスタは寄生容量の小さな
トランジスタであるので、出力プルアツプ用のト
ランジスタのゲート電位上昇の遅延時間が短縮さ
れる。従つて、出力プルアツプ時、低消費電力化
のために制限された供給電流でも遅延を最少限に
抑えることができる。一方、出力プルダウン用の
第４のMOSトランジスタでは、そのゲート信号
を送らせる信号遅延回路を設けることにより、第
１及び第４のMOSトランジスタを介して流れる
貫通電流を防止する。
（実施例）
以下、図面を参照してこの発明を実施例により
説明する。
説明する。
第１図はこの発明の出力回路の一実施例の構成
を示す回路図である。高電圧電源VCCには高耐圧
用のPNP型のマルチコレクタトランジスタ１の
エミツタが接続されている。このトランジスタ１
の第１のコレクタ２はそのベースに接続されてい
る。上記トランジスタ１のベースはＮチヤネル型
のDMOSトランジスタ３のドレインに接続され
ている。このトランジスタ３のゲートは入力信号
Inが供給される入力端子４に接続されており、ソ
ースは接地電圧VSSに接続されている。また、こ
の入力端子４には低電圧電源VDDで動作するイン
バータ５の入力端が接続されている。
を示す回路図である。高電圧電源VCCには高耐圧
用のPNP型のマルチコレクタトランジスタ１の
エミツタが接続されている。このトランジスタ１
の第１のコレクタ２はそのベースに接続されてい
る。上記トランジスタ１のベースはＮチヤネル型
のDMOSトランジスタ３のドレインに接続され
ている。このトランジスタ３のゲートは入力信号
Inが供給される入力端子４に接続されており、ソ
ースは接地電圧VSSに接続されている。また、こ
の入力端子４には低電圧電源VDDで動作するイン
バータ５の入力端が接続されている。
上記トランジスタ１の第２のコレクタ６はＮチ
ヤネル型のDMOSトランジスタ７のドレインに
接続されている。このトランジスタ７のゲートは
上記インバータ５の出力端に接続されており、ソ
ースは接地電圧VSSに接続されている。上記高電
圧電源VCCにはＮチヤネル型のDMOSトランスタ
８のドレインが接続されている。このトランジス
タ８のゲートは上記トランジスタ１の第２のコレ
クタ６に接続されており、ソースは出力信号Out
を得る出力端子９に接続されている。上記トラン
ジスタ８のゲートと上記出力端子９との間にはツ
エナ・ダイオード１０が図示の極性で接続されて
いる。また、上記出力端子９にはＮチヤネル型の
DMOSトランジスタ１１のドレインが接続され
ており、このトランジスタ１１のソースは接地電
圧VSSに接続されている。
ヤネル型のDMOSトランジスタ７のドレインに
接続されている。このトランジスタ７のゲートは
上記インバータ５の出力端に接続されており、ソ
ースは接地電圧VSSに接続されている。上記高電
圧電源VCCにはＮチヤネル型のDMOSトランスタ
８のドレインが接続されている。このトランジス
タ８のゲートは上記トランジスタ１の第２のコレ
クタ６に接続されており、ソースは出力信号Out
を得る出力端子９に接続されている。上記トラン
ジスタ８のゲートと上記出力端子９との間にはツ
エナ・ダイオード１０が図示の極性で接続されて
いる。また、上記出力端子９にはＮチヤネル型の
DMOSトランジスタ１１のドレインが接続され
ており、このトランジスタ１１のソースは接地電
圧VSSに接続されている。
上記インバータ５の出力端には信号遅延制御回
路１２の入力端が接続されている。この信号遅延
制御回路１２は上記インバータ５の出力信号を所
定期間遅延する遅延回路１３と、この遅延回路１
３の出力信号及び上記インバータ５の出力信号が
供給されるANDゲート１４とから構成されてい
る。そして、この信号遅延制御回路１２の出力端
は上記トランジスタ１１のゲートに接続されてい
る。なお、上記トランジスタ７の素子寸法、例え
ばチヤネル幅はトランジスタ８，１１それぞれの
ものに比べて十分小さく設定されており、そのコ
ンダクタンスはトランジスタ８，１１それぞれの
ものよりも十分に小さくされている。
路１２の入力端が接続されている。この信号遅延
制御回路１２は上記インバータ５の出力信号を所
定期間遅延する遅延回路１３と、この遅延回路１
３の出力信号及び上記インバータ５の出力信号が
供給されるANDゲート１４とから構成されてい
る。そして、この信号遅延制御回路１２の出力端
は上記トランジスタ１１のゲートに接続されてい
る。なお、上記トランジスタ７の素子寸法、例え
ばチヤネル幅はトランジスタ８，１１それぞれの
ものに比べて十分小さく設定されており、そのコ
ンダクタンスはトランジスタ８，１１それぞれの
ものよりも十分に小さくされている。
次に、上記構成でなる回路の動作を説明する。
まず、入力信号Inが“Ｌ”レベルから“Ｈ”レベ
ルに切替わると、トランジスタ３がオンする。こ
のときインバータ５の出力信号は“Ｈ”レベルか
ら“Ｌ”レベルに切替わるため、トランジスタ７
がオフする。さらに、信号遅延制御回路１２内の
ANDゲート１４の出力信号も“Ｌ”レベルとな
り、トランジスタ１１もオフする。トランジスタ
３がオンすることにより、トランジスタ１がオン
し、第２のコレクタ６からツエナ・ダイオード１
０に電流が流れ、そのアノード・カソード間に一
定の電圧降下が発生する。そして、この電圧降下
がゲート・ソース間に印加されることによつてト
ランジスタ８がオンし、出力端子９は高電圧電源
VCCによつて充電され、出力信号OutはVCCレベル
に設定される。
まず、入力信号Inが“Ｌ”レベルから“Ｈ”レベ
ルに切替わると、トランジスタ３がオンする。こ
のときインバータ５の出力信号は“Ｈ”レベルか
ら“Ｌ”レベルに切替わるため、トランジスタ７
がオフする。さらに、信号遅延制御回路１２内の
ANDゲート１４の出力信号も“Ｌ”レベルとな
り、トランジスタ１１もオフする。トランジスタ
３がオンすることにより、トランジスタ１がオン
し、第２のコレクタ６からツエナ・ダイオード１
０に電流が流れ、そのアノード・カソード間に一
定の電圧降下が発生する。そして、この電圧降下
がゲート・ソース間に印加されることによつてト
ランジスタ８がオンし、出力端子９は高電圧電源
VCCによつて充電され、出力信号OutはVCCレベル
に設定される。
ところで、トランジスタ７の素子寸法はトラン
ジスタ１１に比べて十分に小さく設定されてお
り、トランジスタ８のゲートのノードに存在して
いる寄生容量の値も十分に小さくなつている。こ
のため、トランジスタ１のオン電流の値を電流と
同程度に設定した場合、出力信号OutをVCCレベ
ルに設定する際に、上記寄生容量は従来よりも高
速に充電される。
ジスタ１１に比べて十分に小さく設定されてお
り、トランジスタ８のゲートのノードに存在して
いる寄生容量の値も十分に小さくなつている。こ
のため、トランジスタ１のオン電流の値を電流と
同程度に設定した場合、出力信号OutをVCCレベ
ルに設定する際に、上記寄生容量は従来よりも高
速に充電される。
他方、入力信号Inが“Ｈ”レベルから“Ｌ”レ
ベルに切替わると、トランジスタ３がオフする。
このときインバータ５の出力信号は“Ｌ”レベル
から“Ｈ”レベルに切替わり、トランジスタ７が
オンする。このトランジスタ７がオンすることに
よつて、トランジスタ８のゲートのノードがVSS
に放電される。これにより、トランジスタ８がオ
フすると共にツエナ・ダイオードを介して電流が
流れ、出力信号Outを引き抜くよう動作する。そ
してさらに、インバータ５の出力信号が“Ｈ”レ
ベルに切替わつてから所定時間の後に信号遅延制
御回路１２の出力信号が“Ｌ”レベルから“Ｈ”
レベルに切替わる。これにより、トランジスタ１
１がオンして出力端子９がVSSに放電され、出力
信号OutがVSSレベルに設定される。ところで、
信号遅延制御回路１２の出力信号が“Ｈ”レベル
に切替わり、上記トランジスタ１１がオンし始め
るとき、トランジスタ８はすでにオフしているた
め、高電圧電源VCCと接地電圧VCCとの間には貫
通電流は流れない。
ベルに切替わると、トランジスタ３がオフする。
このときインバータ５の出力信号は“Ｌ”レベル
から“Ｈ”レベルに切替わり、トランジスタ７が
オンする。このトランジスタ７がオンすることに
よつて、トランジスタ８のゲートのノードがVSS
に放電される。これにより、トランジスタ８がオ
フすると共にツエナ・ダイオードを介して電流が
流れ、出力信号Outを引き抜くよう動作する。そ
してさらに、インバータ５の出力信号が“Ｈ”レ
ベルに切替わつてから所定時間の後に信号遅延制
御回路１２の出力信号が“Ｌ”レベルから“Ｈ”
レベルに切替わる。これにより、トランジスタ１
１がオンして出力端子９がVSSに放電され、出力
信号OutがVSSレベルに設定される。ところで、
信号遅延制御回路１２の出力信号が“Ｈ”レベル
に切替わり、上記トランジスタ１１がオンし始め
るとき、トランジスタ８はすでにオフしているた
め、高電圧電源VCCと接地電圧VCCとの間には貫
通電流は流れない。
このように上記実施例回路によれば、トランジ
スタ８のゲートのノードに接続されている寄生容
量の値が従来よりも小さくなるため、トランジス
タ１のオン電流を従来回路と同程度にした場合に
は、信号遅れ時間を従来よりも短縮することがで
きる。また、トランジスタ１１は出力端子９を高
速に放電するため、コンダクタンスをある程度大
きくする必要があるが、そのゲートに供給される
制御信号を入力信号Inに対して遅らせるようにし
ている。このため、トランジスタ８，１１を介し
て高電圧電源VCCと接地電圧VSSとの間に流れる
貫通電流は存在せず、トランジスタ１１を設けた
ことによつて消費電力が増大する恐れはない。
スタ８のゲートのノードに接続されている寄生容
量の値が従来よりも小さくなるため、トランジス
タ１のオン電流を従来回路と同程度にした場合に
は、信号遅れ時間を従来よりも短縮することがで
きる。また、トランジスタ１１は出力端子９を高
速に放電するため、コンダクタンスをある程度大
きくする必要があるが、そのゲートに供給される
制御信号を入力信号Inに対して遅らせるようにし
ている。このため、トランジスタ８，１１を介し
て高電圧電源VCCと接地電圧VSSとの間に流れる
貫通電流は存在せず、トランジスタ１１を設けた
ことによつて消費電力が増大する恐れはない。
なお、この発明の回路は種々の変形が可能であ
る。例えば、この実施例回路ではプルアツプ制御
信号生成用の回路として高耐圧用のバイポーラト
ランジスタを使用したが、高耐圧用のMOS型電
界効果トランジスタを使用してもよい。また、こ
のような出力回路を制御する信号を発生する回路
は特に限定されることはなく、遅延信号制御回路
の構成もいかなるものであつてもよい。
る。例えば、この実施例回路ではプルアツプ制御
信号生成用の回路として高耐圧用のバイポーラト
ランジスタを使用したが、高耐圧用のMOS型電
界効果トランジスタを使用してもよい。また、こ
のような出力回路を制御する信号を発生する回路
は特に限定されることはなく、遅延信号制御回路
の構成もいかなるものであつてもよい。
［発明の効果］
以上説明したようにこの発明によれば、低消費
電力化を図りつつ動作速度が向上できる出力回路
を提供することができる。
電力化を図りつつ動作速度が向上できる出力回路
を提供することができる。
第１図はこの発明の一実施例による構成の回路
図、第２図は従来の出力回路の構成を示す回路図
である。 １……NPNトランジスタ、２，６……NPNト
ランジスタのコレクタ、インバータ、３，７，
８，１１……ＮチヤネルDMOSトランジスタ、
４……入力端子、５……インバータ、９……出力
端子、１０……ツエナーダイオード、１２……信
号遅延制御回路、１３……遅延回路、１４……
ANDゲート。
図、第２図は従来の出力回路の構成を示す回路図
である。 １……NPNトランジスタ、２，６……NPNト
ランジスタのコレクタ、インバータ、３，７，
８，１１……ＮチヤネルDMOSトランジスタ、
４……入力端子、５……インバータ、９……出力
端子、１０……ツエナーダイオード、１２……信
号遅延制御回路、１３……遅延回路、１４……
ANDゲート。
Claims (1)
- 【特許請求の範囲】 １ 一方電流端を第１の電位に接続し他方電流端
をカレントミラー制御する構成の高耐圧用のトラ
ンジスタと、 前記高耐圧用のトランジスタの他方電流端にお
けるカレントミラー制御端と第２の電位との間に
ドレイン・ソース間が接続され第１の電位と第２
の電位の間の第１信号でゲート制御される第１の
MOSトランジスタと、 前記高耐圧用のトランジスタの他方電流端にお
けるカレントミラー被制御端と第２の電位との間
にドレイン・ソース間が接続され前記第１信号の
逆相の第２信号でゲート制御される第２のMOS
トランジスタと、 前記第２信号を所定期間遅延して第３信号を出
力する信号遅延回路と、 前記カレントミラー被制御端にゲートが接続さ
れドレイン・ソース間が前記第１の電位と出力端
子との間に接続されたプルアツプ用の第３の
MOSトランジスタと、 前記出力端子と第２の電位との間にドレイン・
ソース間が接続され、前記第３信号でゲート制御
されるプルダウン用の第４のMOSトランジスタ
と、 前記出力端子にアノード、前記第３のMOSト
ランジスタのゲートにカソードが接続された定電
圧素子とを具備し、 前記第２のMOSトランジスタの素子寸法を前
記第４のMOSトランジスタのそれよりも小さく
設定したことを特徴とする出力回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63179682A JPH0229115A (ja) | 1988-07-19 | 1988-07-19 | 出力回路 |
| US07/380,335 US4996449A (en) | 1988-07-19 | 1989-07-17 | Output circuit having high speed operation and low power dissipation |
| DE68915351T DE68915351T2 (de) | 1988-07-19 | 1989-07-19 | Ausgangschaltung. |
| EP89113244A EP0351820B1 (en) | 1988-07-19 | 1989-07-19 | Output circuit |
| KR1019890010199A KR920005354B1 (ko) | 1988-07-19 | 1989-07-19 | 출력회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63179682A JPH0229115A (ja) | 1988-07-19 | 1988-07-19 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0229115A JPH0229115A (ja) | 1990-01-31 |
| JPH0563962B2 true JPH0563962B2 (ja) | 1993-09-13 |
Family
ID=16070029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63179682A Granted JPH0229115A (ja) | 1988-07-19 | 1988-07-19 | 出力回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4996449A (ja) |
| EP (1) | EP0351820B1 (ja) |
| JP (1) | JPH0229115A (ja) |
| KR (1) | KR920005354B1 (ja) |
| DE (1) | DE68915351T2 (ja) |
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|---|---|---|---|---|
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| JP2761136B2 (ja) * | 1991-10-14 | 1998-06-04 | シャープ株式会社 | 出力回路 |
| US5233237A (en) * | 1991-12-06 | 1993-08-03 | National Semiconductor Corporation | Bicmos output buffer noise reduction circuit |
| US5258665A (en) * | 1992-05-12 | 1993-11-02 | National Semiconductor Corporation | AC Miller-Killer circuit for L→Z transitions |
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| US5539341A (en) * | 1993-06-08 | 1996-07-23 | National Semiconductor Corporation | CMOS bus and transmission line driver having programmable edge rate control |
| US5543746A (en) * | 1993-06-08 | 1996-08-06 | National Semiconductor Corp. | Programmable CMOS current source having positive temperature coefficient |
| US5557223A (en) * | 1993-06-08 | 1996-09-17 | National Semiconductor Corporation | CMOS bus and transmission line driver having compensated edge rate control |
| EP0702859B1 (en) * | 1993-06-08 | 1998-07-01 | National Semiconductor Corporation | Btl compatible cmos line driver |
| US5483184A (en) * | 1993-06-08 | 1996-01-09 | National Semiconductor Corporation | Programmable CMOS bus and transmission line receiver |
| US5811990A (en) * | 1993-10-15 | 1998-09-22 | Micron Technology, Inc. | Voltage pump and a level translator circuit |
| US5818260A (en) * | 1996-04-24 | 1998-10-06 | National Semiconductor Corporation | Transmission line driver having controllable rise and fall times with variable output low and minimal on/off delay |
| FR2763735B1 (fr) * | 1997-05-22 | 1999-08-13 | Sgs Thomson Microelectronics | Etage de sortie de puissance pour la commande de cellules d'ecran a plasma |
| JP2000307406A (ja) * | 1999-04-22 | 2000-11-02 | Denso Corp | 負荷駆動回路 |
| FR2849536B1 (fr) * | 2002-12-27 | 2007-02-23 | St Microelectronics Sa | Circuit d'interface de fourniture de tension |
| JP6424674B2 (ja) * | 2015-02-25 | 2018-11-21 | 日本電気硝子株式会社 | ガラスフィルムの割断方法 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4339676A (en) * | 1979-08-13 | 1982-07-13 | Texas Instruments Incorporated | Logic circuit having a selectable output mode |
| US4263534A (en) * | 1980-01-08 | 1981-04-21 | International Business Machines Corporation | Single sided sustain voltage generator |
| US4425517A (en) * | 1981-03-31 | 1984-01-10 | Rca Corporation | Fail soft tri-state logic circuit |
| US4347447A (en) * | 1981-04-16 | 1982-08-31 | Mostek Corporation | Current limiting MOS transistor driver circuit |
| JPS57181231A (en) * | 1981-05-01 | 1982-11-08 | Oki Electric Ind Co Ltd | Semiconductor integrated circuit |
| JPS60198620A (ja) * | 1984-03-21 | 1985-10-08 | Sharp Corp | Ｌｓｉ化したタイミング発生回路 |
| US4612466A (en) * | 1984-08-31 | 1986-09-16 | Rca Corporation | High-speed output driver |
| US4638187A (en) * | 1985-10-01 | 1987-01-20 | Vtc Incorporated | CMOS output buffer providing high drive current with minimum output signal distortion |
| IT1204808B (it) * | 1986-02-18 | 1989-03-10 | Sgs Microelettronica Spa | Circuito di reset all'accensione per reti logiche in tecnologia mos,particolarmente per periferiche di microprocessori |
| JPS62220026A (ja) * | 1986-03-20 | 1987-09-28 | Toshiba Corp | 出力バツフア回路 |
| JPS62230221A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | バツフア回路 |
| EP0264614A1 (en) * | 1986-09-11 | 1988-04-27 | Matsushita Electric Industrial Co., Ltd. | Mos fet drive circuit providing protection against transient voltage breakdown |
| JPS63234622A (ja) * | 1987-03-23 | 1988-09-29 | Toshiba Corp | デ−タ出力回路 |
| JPH01117518A (ja) * | 1987-10-30 | 1989-05-10 | Toshiba Corp | 半導体装置の出力回路 |
| JPH0693615B2 (ja) * | 1988-05-16 | 1994-11-16 | 株式会社東芝 | ドライバ回路 |
-
1988
- 1988-07-19 JP JP63179682A patent/JPH0229115A/ja active Granted
-
1989
- 1989-07-17 US US07/380,335 patent/US4996449A/en not_active Expired - Lifetime
- 1989-07-19 DE DE68915351T patent/DE68915351T2/de not_active Expired - Fee Related
- 1989-07-19 EP EP89113244A patent/EP0351820B1/en not_active Expired - Lifetime
- 1989-07-19 KR KR1019890010199A patent/KR920005354B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR920005354B1 (ko) | 1992-07-02 |
| DE68915351T2 (de) | 1994-09-29 |
| JPH0229115A (ja) | 1990-01-31 |
| EP0351820A2 (en) | 1990-01-24 |
| KR900002552A (ko) | 1990-02-28 |
| DE68915351D1 (de) | 1994-06-23 |
| EP0351820B1 (en) | 1994-05-18 |
| EP0351820A3 (en) | 1990-05-30 |
| US4996449A (en) | 1991-02-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |