JPH01117518A - 半導体装置の出力回路 - Google Patents
半導体装置の出力回路Info
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- JPH01117518A JPH01117518A JP62275470A JP27547087A JPH01117518A JP H01117518 A JPH01117518 A JP H01117518A JP 62275470 A JP62275470 A JP 62275470A JP 27547087 A JP27547087 A JP 27547087A JP H01117518 A JPH01117518 A JP H01117518A
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- semiconductor device
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 238000010586 diagram Methods 0.000 description 13
- 239000003990 capacitor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
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- 230000003111 delayed effect Effects 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体装置の出力回路に関するもので、特に
半導体装置を複数個接続して用いる場合、信号を高速で
伝達できる出力回路に用いられるものである。
半導体装置を複数個接続して用いる場合、信号を高速で
伝達できる出力回路に用いられるものである。
（従来の技術）
従来、複数個の半導体装置を用いてそれぞれの出力をワ
イヤードＯＲ（オア）として、合成された信号を別の半
導体装置に出力する場合、第６図に示すように信号を出
力する個々の半導体装置の出力回路は内部信＠ＳＬをゲ
ート入力とするＭｏＳトランジスタ１のドレインを直接
出力端子２１に接続したオープンドレインタイプの出力
口路を用いていた。
イヤードＯＲ（オア）として、合成された信号を別の半
導体装置に出力する場合、第６図に示すように信号を出
力する個々の半導体装置の出力回路は内部信＠ＳＬをゲ
ート入力とするＭｏＳトランジスタ１のドレインを直接
出力端子２１に接続したオープンドレインタイプの出力
口路を用いていた。
この半導体１ｉ１３を複数個並列接続にするには、第７
図に示すように、それぞれ半導体装置３のオープンドレ
インタイプの出力２！を接続し、ワイヤードＯＲとし、
全ての出力２１が高インピーダンスの場合、出力信号Ｓ
ｏを高レベルにするため、電源端子４と出力端子２の間
に抵抗Ｒを接続し、これを半導体装置５の入力としてい
る。
図に示すように、それぞれ半導体装置３のオープンドレ
インタイプの出力２！を接続し、ワイヤードＯＲとし、
全ての出力２１が高インピーダンスの場合、出力信号Ｓ
ｏを高レベルにするため、電源端子４と出力端子２の間
に抵抗Ｒを接続し、これを半導体装置５の入力としてい
る。
（発明が解決しようとする同題点）
第７図に示されているように、各々の半導体装置３のＭ
ＯＳトランジスタ１のドレインが直接接続された出力端
子２を相接続し、更に電源端子４との間に抵抗Ｒを接続
することにより、ワイヤードＯＲとすることができる。
ＯＳトランジスタ１のドレインが直接接続された出力端
子２を相接続し、更に電源端子４との間に抵抗Ｒを接続
することにより、ワイヤードＯＲとすることができる。
このような構成とすることにより、どれか１つの半導体
装置３内の出力端子２１に接続されたＭＯＳトランジス
タ１が導通となると、抵抗ＲとそのＭＯＳトランジスタ
１のコンダンクタンスの比で、電源電圧を分圧した電圧
まで出力信号Ｓｏの電位が下がる。第８図にどれかの半
導体装置３のＭＯＳトランジスタ１に入力される内部信
号Ｓｔと第７図の出力端子２の電位変化の関係を示す。
装置３内の出力端子２１に接続されたＭＯＳトランジス
タ１が導通となると、抵抗ＲとそのＭＯＳトランジスタ
１のコンダンクタンスの比で、電源電圧を分圧した電圧
まで出力信号Ｓｏの電位が下がる。第８図にどれかの半
導体装置３のＭＯＳトランジスタ１に入力される内部信
号Ｓｔと第７図の出力端子２の電位変化の関係を示す。
即ち、全ての半導体装１３の内部信号Ｓｈが低レベルの
ときには、全てのＭｏＳトランジスタ３が非導通となっ
ており、出力信号Ｓａは、抵抗Ｒで電源電圧までプルア
ップされている。ここで、どれか１つでも半導体装１３
の内部信号Ｓｔが高レベルとなると、上述した電圧まで
出力信号Ｓｏが下がる。更に全ての半導体装置３の内部
信号ＳＬが低レベルとなると、全てのＭｏＳトランジス
タ１が非導通となるため、抵抗Ｒ及び出力端２の部分の
容量Ｃ（全ての半導体装置３の出力容量、半導体装１５
の入力容量及び出力信号Ｓａの配線容量の合計）とで決
まる時定数ＲＣで出力信号Ｓａの電位が電源電圧まで上
昇する。
ときには、全てのＭｏＳトランジスタ３が非導通となっ
ており、出力信号Ｓａは、抵抗Ｒで電源電圧までプルア
ップされている。ここで、どれか１つでも半導体装１３
の内部信号Ｓｔが高レベルとなると、上述した電圧まで
出力信号Ｓｏが下がる。更に全ての半導体装置３の内部
信号ＳＬが低レベルとなると、全てのＭｏＳトランジス
タ１が非導通となるため、抵抗Ｒ及び出力端２の部分の
容量Ｃ（全ての半導体装置３の出力容量、半導体装１５
の入力容量及び出力信号Ｓａの配線容量の合計）とで決
まる時定数ＲＣで出力信号Ｓａの電位が電源電圧まで上
昇する。
第７図に示すように接続したシステムにおいて、出力信
号Ｓｏと電源端子４との間に接続した抵抗Ｒの値は、ど
れか１つでも半導体装置３の出力ＭｏＳトランジスタ１
が導通のときには、電源端子４→抵抗Ｒ−＋ＭＯＳトラ
ンジスタ１→接地端子６を通じて電流が流れるため、消
費電流を低減するために、一般に抵抗Ｒを数にΩから数
１０にΩとしている。システムが大規模となり、ワイヤ
ードＯＲとする半導体装置３の個数が増えたり、半導体
装［５以外に出力信号Ｓｏを入力とする半導体装置が増
えると、出力信＠Ｓａの配線も増えることになり、出力
信号の容ａｌＣは大きなものとなってしまう。ここで抵
抗Ｒ及び容量Ｃをそれぞれ１０にΩ及び５０ＰＦと仮定
した場合、前述の出力信号Ｓｏが低レベルから電源電圧
まで上昇する時１ｍＴはｒＴ−ＲＣ−１０ｋΩＸ５０Ｐ
Ｆ−５００ｎ ｓｅａ Ｊと大きな値となってしまう。
号Ｓｏと電源端子４との間に接続した抵抗Ｒの値は、ど
れか１つでも半導体装置３の出力ＭｏＳトランジスタ１
が導通のときには、電源端子４→抵抗Ｒ−＋ＭＯＳトラ
ンジスタ１→接地端子６を通じて電流が流れるため、消
費電流を低減するために、一般に抵抗Ｒを数にΩから数
１０にΩとしている。システムが大規模となり、ワイヤ
ードＯＲとする半導体装置３の個数が増えたり、半導体
装［５以外に出力信号Ｓｏを入力とする半導体装置が増
えると、出力信＠Ｓａの配線も増えることになり、出力
信号の容ａｌＣは大きなものとなってしまう。ここで抵
抗Ｒ及び容量Ｃをそれぞれ１０にΩ及び５０ＰＦと仮定
した場合、前述の出力信号Ｓｏが低レベルから電源電圧
まで上昇する時１ｍＴはｒＴ−ＲＣ−１０ｋΩＸ５０Ｐ
Ｆ−５００ｎ ｓｅａ Ｊと大きな値となってしまう。
このＴを小さな値とするためには、システムが決まって
しまうと容量Ｃは決まってしまうため、抵抗Ｒを下げな
ければならないが、これは前述した通り抵抗Ｒを介して
流れる電流が増えてしまうために消費電流を増大させて
しまう。更に、抵抗Ｒを介して流れる電流が増えるため
、半導体装１３のＭＯＳトランジスタ１が導通した場合
の出力信＠Ｓ１１の立下がり時間も大きくなってしまう
ことに加えて、出力信号の低レベルは、抵抗ＲとＭＯＳ
トランジスタ１のフンダクタンスの比で決まるため、そ
の低レベルは高い値となってしまう。
しまうと容量Ｃは決まってしまうため、抵抗Ｒを下げな
ければならないが、これは前述した通り抵抗Ｒを介して
流れる電流が増えてしまうために消費電流を増大させて
しまう。更に、抵抗Ｒを介して流れる電流が増えるため
、半導体装１３のＭＯＳトランジスタ１が導通した場合
の出力信＠Ｓ１１の立下がり時間も大きくなってしまう
ことに加えて、出力信号の低レベルは、抵抗ＲとＭＯＳ
トランジスタ１のフンダクタンスの比で決まるため、そ
の低レベルは高い値となってしまう。
このように１、従来のオープンドレインタイプの出力端
子を持った半導体装置を用いた場合、その出力端子をワ
イヤードＯＲ接続し、その接続点と電源端子との間に抵
抗Ｒを接続した場合、抵抗Ｒの値を高く設定すると出力
信号の立上りが遅くなり、抵抗Ｒの値を低く設定すると
消費電流が増大したり、出力信号の立下がりが遅くなる
という問題を持っていた。
子を持った半導体装置を用いた場合、その出力端子をワ
イヤードＯＲ接続し、その接続点と電源端子との間に抵
抗Ｒを接続した場合、抵抗Ｒの値を高く設定すると出力
信号の立上りが遅くなり、抵抗Ｒの値を低く設定すると
消費電流が増大したり、出力信号の立下がりが遅くなる
という問題を持っていた。
本発明は、以上の点に鑑みなされたもので、半導体装置
の出力端子を並列に接続することを可能とし、その接続
点と電源端子との間に接続する抵抗の値を大きくして消
費電流の低減化を図っても高速動作が可能な出力回路を
得ることを目的としだも゛のである。
の出力端子を並列に接続することを可能とし、その接続
点と電源端子との間に接続する抵抗の値を大きくして消
費電流の低減化を図っても高速動作が可能な出力回路を
得ることを目的としだも゛のである。
［発明の構成］
（問題点を解決するための手段と作用）本発明は、出力
端子が、信号を出力しない場合には高インピーダンス状
態となり、信号を出力する場合には低インピーダンス状
態となって低あるいは高レベルを出力し、信号の出力を
止める場合には前記出力レベルと逆のレベルを出力した
後に高インピーダンス状態となる回路を具備したことを
特徴とする半導体装置の出力回路である。即ち、本発明
の半導体装置の出力回路は、半導体装置内の内部信号が
出力された時導通となるＭＯＳトランジスタを出力端子
と一方の電源端子の間に配し、他方の電源端子と出力端
子との間に、内部信号の出力が止まった時に一時的に導
通となるＭＯＳトランジスタを配することにより実現で
き、半導体装置の出力端子を？！数数個並接接続、全て
の半導体装置の内部信号が出力されていない時に。
端子が、信号を出力しない場合には高インピーダンス状
態となり、信号を出力する場合には低インピーダンス状
態となって低あるいは高レベルを出力し、信号の出力を
止める場合には前記出力レベルと逆のレベルを出力した
後に高インピーダンス状態となる回路を具備したことを
特徴とする半導体装置の出力回路である。即ち、本発明
の半導体装置の出力回路は、半導体装置内の内部信号が
出力された時導通となるＭＯＳトランジスタを出力端子
と一方の電源端子の間に配し、他方の電源端子と出力端
子との間に、内部信号の出力が止まった時に一時的に導
通となるＭＯＳトランジスタを配することにより実現で
き、半導体装置の出力端子を？！数数個並接接続、全て
の半導体装置の内部信号が出力されていない時に。
出力端子の電圧を固定するための抵抗を接続する場合、
消費電流を低減するために抵抗の値を大きくしても、出
力信号が高速に伝達される出力回路を実現するものであ
る。
消費電流を低減するために抵抗の値を大きくしても、出
力信号が高速に伝達される出力回路を実現するものであ
る。
（実施例）
以下、図面を参照して本発明の一実施例を説明する。第
１図は同実施例を示す出力回路図である。ここで第６図
と対応する個所には同一符号を用いる。出力端子２１と
接地’１１ｍ端子６の間に内部信号Ｓｌが高レベルとな
った時導通となるｎチャネルＭｏＳトランジスタ１１を
配し、出力端子２！と正側Ｎ源端子４との間に、内部信
号ＳＬを遅延回路１２で遅らせた信＠Ｂと内部信号ＳＬ
をインバータ１３で反転させた信号（Ａ）を入力とする
ナンド回路１４の出力信号（Ｃ）をゲート入力とするｎ
チャネルＭＯＳトランジスタ１５を配している。第２図
は、第１図の回路の動作を説明するタイミング波形図で
ある。
１図は同実施例を示す出力回路図である。ここで第６図
と対応する個所には同一符号を用いる。出力端子２１と
接地’１１ｍ端子６の間に内部信号Ｓｌが高レベルとな
った時導通となるｎチャネルＭｏＳトランジスタ１１を
配し、出力端子２！と正側Ｎ源端子４との間に、内部信
号ＳＬを遅延回路１２で遅らせた信＠Ｂと内部信号ＳＬ
をインバータ１３で反転させた信号（Ａ）を入力とする
ナンド回路１４の出力信号（Ｃ）をゲート入力とするｎ
チャネルＭＯＳトランジスタ１５を配している。第２図
は、第１図の回路の動作を説明するタイミング波形図で
ある。
第２図を参照して第１図の回路の動作を説明す・ ると
、内部信号Ｓ＋が低レベルの状態では、ｎチャネルＭＯ
Ｓトランジスタ１１のゲート電圧が低レベルのため非導
通状態また信号（Ｂ）は低レベル、信号（Ａ）は高レベ
ルとなっているので、信号（Ｃ）は高レベルとなってい
る。このため信号（Ｃ）がゲート電圧となっているＰチ
ャネルＭＯＳトランジスタ１５は非導通状態となってい
る。
、内部信号Ｓ＋が低レベルの状態では、ｎチャネルＭＯ
Ｓトランジスタ１１のゲート電圧が低レベルのため非導
通状態また信号（Ｂ）は低レベル、信号（Ａ）は高レベ
ルとなっているので、信号（Ｃ）は高レベルとなってい
る。このため信号（Ｃ）がゲート電圧となっているＰチ
ャネルＭＯＳトランジスタ１５は非導通状態となってい
る。
２つのＭＯＳトランジスタ１１．１５はともに非導通状
態となっているので、出力端子２１は高インピーダンス
となっている。この時、全体回路が第７図に示しである
ような構成となっているとくただし、装置３と第１図は
置き換えて考える）Ｎ源端子４と出力端子２に間に接続
された抵抗Ｒによって、出力端子２の電圧は電源電圧と
なっている。ここで内部信号ＳＬが高レベルとなると、
ｎチャネルＭＯＳトランジスタ１１は導通となる。
態となっているので、出力端子２１は高インピーダンス
となっている。この時、全体回路が第７図に示しである
ような構成となっているとくただし、装置３と第１図は
置き換えて考える）Ｎ源端子４と出力端子２に間に接続
された抵抗Ｒによって、出力端子２の電圧は電源電圧と
なっている。ここで内部信号ＳＬが高レベルとなると、
ｎチャネルＭＯＳトランジスタ１１は導通となる。
信号（Ｂ）は遅延回路１２によっである時間τ、例えば
３０ｎｓｅｃ後に高レベルとなるが、信号（Ａ＞がその
前に低レベルとなるため、信号（Ｃ）は高レベルのまま
であり、ｎチャネルＭＯＳトランジスタ１５も非導通の
ままである。ｎチャネルトランジスタ１１が導通となる
と、出力端子電圧Ｓａは、抵抗Ｒでつり上げられていた
高レベルから急激に低レベルとなる。この出方端子２が
低レベルどなっている間、抵抗Ｒを通じて正側電源端子
４から接地電源端子６へ直流電流が流れるため、消費電
流を低減するためには、大きな値の抵抗Ｒを用いる必要
がある。
３０ｎｓｅｃ後に高レベルとなるが、信号（Ａ＞がその
前に低レベルとなるため、信号（Ｃ）は高レベルのまま
であり、ｎチャネルＭＯＳトランジスタ１５も非導通の
ままである。ｎチャネルトランジスタ１１が導通となる
と、出力端子電圧Ｓａは、抵抗Ｒでつり上げられていた
高レベルから急激に低レベルとなる。この出方端子２が
低レベルどなっている間、抵抗Ｒを通じて正側電源端子
４から接地電源端子６へ直流電流が流れるため、消費電
流を低減するためには、大きな値の抵抗Ｒを用いる必要
がある。
内部信号ＳＬの出力が止まり、そのレベルが低レベルと
なると、ｎチャネルＭＯＳトランジスタ１１が非導通と
なるとともに信Ｍ（Ａ）が高レベルとなり、信号（Ｂ）
は前述の遅れ時間で、例えば３０ ｎ ｓｅａ後までは
高レベルを保ち、その後低レベルとなるので、信＠（Ｃ
）は信号（Ａ＞が高レベルなってから信号（Ｂ）が低レ
ベルになるまで低レベルとなり、ｎチャネルＭＯＳトラ
ンジスタ１５もその間導通となる。ｎチャネルＭＯＳト
ランジスタ１５が導通となると、出力端子２の電圧Ｓｏ
は低レベルから急激に高レベルとなる。前記のｎチャネ
ルＭＯＳトランジスタ１１が導通となってから、ｎチャ
ネルＭＯＳトランジスタ１５が導通となり、その後非導
通になるまで、出力端子２は低インピーダンス状態とな
っている。ＰチャネルＭＯＳトランジスタ１５が非導通
となると、出力端子２は再度高インピーダンス状態とな
り、正側電源端子４との間に接続された抵抗Ｒによって
高レベルが保たれる。
なると、ｎチャネルＭＯＳトランジスタ１１が非導通と
なるとともに信Ｍ（Ａ）が高レベルとなり、信号（Ｂ）
は前述の遅れ時間で、例えば３０ ｎ ｓｅａ後までは
高レベルを保ち、その後低レベルとなるので、信＠（Ｃ
）は信号（Ａ＞が高レベルなってから信号（Ｂ）が低レ
ベルになるまで低レベルとなり、ｎチャネルＭＯＳトラ
ンジスタ１５もその間導通となる。ｎチャネルＭＯＳト
ランジスタ１５が導通となると、出力端子２の電圧Ｓｏ
は低レベルから急激に高レベルとなる。前記のｎチャネ
ルＭＯＳトランジスタ１１が導通となってから、ｎチャ
ネルＭＯＳトランジスタ１５が導通となり、その後非導
通になるまで、出力端子２は低インピーダンス状態とな
っている。ＰチャネルＭＯＳトランジスタ１５が非導通
となると、出力端子２は再度高インピーダンス状態とな
り、正側電源端子４との間に接続された抵抗Ｒによって
高レベルが保たれる。
この様に、内部信号Ｓｔが高レベルとなり、出力端子２
が低レベルとなる時にはｎチャネルＭＯＳトランジスタ
が、そして内部信号Ｓｔが低レベルとなり、出力端子２
が高レベルとなる時には、ｎチャネルＭＯＳトランジス
タ１５がそれぞれ導通となるため、出力端−子２の信号
の変化はともに高速とすることができる。又、抵抗Ｒは
、出力端子２が高インピーダンス状態のとき高レベルを
保持するだけでよいので、その抵抗値を大きくすること
ができ、消費電流の低減化が可能となる。
が低レベルとなる時にはｎチャネルＭＯＳトランジスタ
が、そして内部信号Ｓｔが低レベルとなり、出力端子２
が高レベルとなる時には、ｎチャネルＭＯＳトランジス
タ１５がそれぞれ導通となるため、出力端−子２の信号
の変化はともに高速とすることができる。又、抵抗Ｒは
、出力端子２が高インピーダンス状態のとき高レベルを
保持するだけでよいので、その抵抗値を大きくすること
ができ、消費電流の低減化が可能となる。
内部信号Ｓｌが出力されていない時は、出力端子２１が
高インピーダンスとなっているので、この出力端子２１
同志を複数個並列に接続（ワイヤードＯＲ）するのが可
能となる。
高インピーダンスとなっているので、この出力端子２１
同志を複数個並列に接続（ワイヤードＯＲ）するのが可
能となる。
第３図は第１図中の遅延回路１２の一例を示しており、
４段のインバーター２１と、その出力と接地端子との間
に遅れ時１ｗ調整用の容量２２が接続されている。ここ
で遅れ時間によっては、この段数を増減させることが出
来るのはもちろんのことである。又、容−２２は全段の
インバータ出力に入れる必要はなく、遅れ時間によって
、任意のインバータ出力に接続すればよい。又、容量２
２は接地電源端子ではなく正側電源端子との間に入れて
も、又、両者に入れてもよいのはもちろんのことである
。又遅延回路１２は第３図に限ったものでなく、要は信
号を遅らせて伝達できるものなら何でもよいのはもちろ
んである。
４段のインバーター２１と、その出力と接地端子との間
に遅れ時１ｗ調整用の容量２２が接続されている。ここ
で遅れ時間によっては、この段数を増減させることが出
来るのはもちろんのことである。又、容−２２は全段の
インバータ出力に入れる必要はなく、遅れ時間によって
、任意のインバータ出力に接続すればよい。又、容量２
２は接地電源端子ではなく正側電源端子との間に入れて
も、又、両者に入れてもよいのはもちろんのことである
。又遅延回路１２は第３図に限ったものでなく、要は信
号を遅らせて伝達できるものなら何でもよいのはもちろ
んである。
第４図は第２の実施例を示す出力回路図、第５図はその
動作タイミング図である。第４図は第１図と略対応する
ので、対応個所には同一符号を用いかつこれにダッシュ
を付しておく。出力端子２１′を複数個並列して接続し
て用いる場合、出力端子２（第７図参照）が高インピー
ダンス状態の時、出力端子２のレベルを固定するための
抵抗Ｒは、第７図における抵抗Ｒを出力端子２と接地電
源端子６との閤に接続する。このような構成において、
内部信号ＳＬ′が出力されず低レベルの時は、ｎチャネ
ル、ｐチャネルの両ＭＯＳトランジスタ１１’、１５’
はともに非導通となっているので、出力端子２は高イン
ピーダンスとなっており、そのレベルは抵抗Ｒによって
低レベルに固定されている。ここで内部信号Ｓｌ’が出
力され、高レベルとなると、ｎチャンネルＭＯＳトラン
ジスタ１１′は非導通のままであるが、ｎチャネルＭＯ
Ｓトランジスタ１５′は導通となり、出力端子２は低イ
ンピーダンスとなり、急激に高レベルとなる。次いで内
部信号Ｓｔ’が低レベルとなると、インバータ３１を介
してｎチャネルＭＯＳトランジスタ１５′は非導通とな
るが、遅延回路１２′の遅れ時間だけｎチャネルＭＯＳ
トランジスタ１１′が導通となり、出力、端子２（２’
）を急激に低レベルとする。遅延回路１２′の遅れ時間
後にｎチャネルＭＯＳトランジスタ１１′が非導通とな
り、出力端子２は高インピーダンス状態となり、抵抗Ｒ
によって低レベルが保た。れる。
動作タイミング図である。第４図は第１図と略対応する
ので、対応個所には同一符号を用いかつこれにダッシュ
を付しておく。出力端子２１′を複数個並列して接続し
て用いる場合、出力端子２（第７図参照）が高インピー
ダンス状態の時、出力端子２のレベルを固定するための
抵抗Ｒは、第７図における抵抗Ｒを出力端子２と接地電
源端子６との閤に接続する。このような構成において、
内部信号ＳＬ′が出力されず低レベルの時は、ｎチャネ
ル、ｐチャネルの両ＭＯＳトランジスタ１１’、１５’
はともに非導通となっているので、出力端子２は高イン
ピーダンスとなっており、そのレベルは抵抗Ｒによって
低レベルに固定されている。ここで内部信号Ｓｌ’が出
力され、高レベルとなると、ｎチャンネルＭＯＳトラン
ジスタ１１′は非導通のままであるが、ｎチャネルＭＯ
Ｓトランジスタ１５′は導通となり、出力端子２は低イ
ンピーダンスとなり、急激に高レベルとなる。次いで内
部信号Ｓｔ’が低レベルとなると、インバータ３１を介
してｎチャネルＭＯＳトランジスタ１５′は非導通とな
るが、遅延回路１２′の遅れ時間だけｎチャネルＭＯＳ
トランジスタ１１′が導通となり、出力、端子２（２’
）を急激に低レベルとする。遅延回路１２′の遅れ時間
後にｎチャネルＭＯＳトランジスタ１１′が非導通とな
り、出力端子２は高インピーダンス状態となり、抵抗Ｒ
によって低レベルが保た。れる。
このように第２の実施例でも、内部信号Ｓｌ’の変化に
つれて出力端子の信号が変化する場合には、どちらか一
方のＭＯＳトランジスタが導通となるので、出力端子２
１′の信号の変化を急激にすることができる。又、出力
端子２と接地電源端子との間に接続した抵抗Ｒは、出力
端子２が高インピーダンス状態のとき低インピーダンス
を固定するだけでよいので、大きな値の抵抗を用いるこ
とができ、低消費電力化が可能となる。又、内部信号Ｓ
ｉ’が出力されない時は、出力端子２が高インピーダン
ス状態となっているので、出力端子２１′を複数個並列
接続（ワイヤードＯＲ）するのが可能となる。
つれて出力端子の信号が変化する場合には、どちらか一
方のＭＯＳトランジスタが導通となるので、出力端子２
１′の信号の変化を急激にすることができる。又、出力
端子２と接地電源端子との間に接続した抵抗Ｒは、出力
端子２が高インピーダンス状態のとき低インピーダンス
を固定するだけでよいので、大きな値の抵抗を用いるこ
とができ、低消費電力化が可能となる。又、内部信号Ｓ
ｉ’が出力されない時は、出力端子２が高インピーダン
ス状態となっているので、出力端子２１′を複数個並列
接続（ワイヤードＯＲ）するのが可能となる。
この第４図の遅延回路は、第１の実施例と同じ第３図の
遅延回路は、第１の実施例と同じ第３図の遅延回路を用
いることができる。
遅延回路は、第１の実施例と同じ第３図の遅延回路を用
いることができる。
［発明の効果］
以上述べたように、内部信号の出力にともない、出力端
子の信号が変化する場合、例えば正側電源端子に接続さ
れたｎチャネルＭＯＳトランジスタあるいは、接地電源
端子に接続されたｎチャネルＭｏＳトランジスタのどち
らか一方が必ず導通となるためたとえ出力端子の容ＩＣ
が大きくても、出力信号の変化は急激となり、従来例の
ようなＲＣ時定数で信号の変化が遅れるというような問
題はない。又、出力端子がハイインピーダンス状態のと
き、出力端子のレベルを固定するための抵抗Ｒもレベル
を固定するだけの役目しか負う必要がないため、その抵
抗値は大きなものとすることが出来、従って、内部信号
が出力されたときその抵抗Ｒを流れる電流は小さくでき
、従来例のように出力信号の変化を速くするために抵抗
値を下げ、Ｒ（［定数を小さくし、その結果消費電力が
増加してしまうといった問題もなくなる。
子の信号が変化する場合、例えば正側電源端子に接続さ
れたｎチャネルＭＯＳトランジスタあるいは、接地電源
端子に接続されたｎチャネルＭｏＳトランジスタのどち
らか一方が必ず導通となるためたとえ出力端子の容ＩＣ
が大きくても、出力信号の変化は急激となり、従来例の
ようなＲＣ時定数で信号の変化が遅れるというような問
題はない。又、出力端子がハイインピーダンス状態のと
き、出力端子のレベルを固定するための抵抗Ｒもレベル
を固定するだけの役目しか負う必要がないため、その抵
抗値は大きなものとすることが出来、従って、内部信号
が出力されたときその抵抗Ｒを流れる電流は小さくでき
、従来例のように出力信号の変化を速くするために抵抗
値を下げ、Ｒ（［定数を小さくし、その結果消費電力が
増加してしまうといった問題もなくなる。
第１図は本発明の一実施例の出力回路図、第２図は同回
路の動作を示すタイミング波形図、第３図は第１図の一
部詳細回路図、第４図は本発明の他の実施例の出力回路
図、第５図は同回路の動作を示すタイミング波形図、第
６図は従来の出力回路図、第７図は同回路を並列接続し
て用いた場合の回路図、第８図は同回路の動作を示すタ
イミング図である。 ２１・・・出力端子、４・・・電源端子、６・・・接地
端子、１１．１５・・・ＭＯＳトランジスタ、１２・・
・遅延回路、１３・・・インバータ、１４・・・ナンド
回路。 出願人代理人 弁理士 鈴江武彦 第２図 第３図 １２′ 第４図 第５図
路の動作を示すタイミング波形図、第３図は第１図の一
部詳細回路図、第４図は本発明の他の実施例の出力回路
図、第５図は同回路の動作を示すタイミング波形図、第
６図は従来の出力回路図、第７図は同回路を並列接続し
て用いた場合の回路図、第８図は同回路の動作を示すタ
イミング図である。 ２１・・・出力端子、４・・・電源端子、６・・・接地
端子、１１．１５・・・ＭＯＳトランジスタ、１２・・
・遅延回路、１３・・・インバータ、１４・・・ナンド
回路。 出願人代理人 弁理士 鈴江武彦 第２図 第３図 １２′ 第４図 第５図
Claims (4)
- （１）出力端子が、信号を出力しない場合には高インピ
ーダンス状態となり、信号を出力する場合には低インピ
ーダンス状態となって低あるいは高レベルを出力し、信
号の出力を止める場合には前記出力レベルと逆のレベル
を出力した後に高インピーダンス状態となる回路を具備
したことを特徴とする半導体装置の出力回路。 - （２）前記回路は、前記半導体装置内の内部信号が出力
された時導通となるＭＯＳトランジスタを前記出力端子
と一方の電源端子の間に配し、前記出力端子と他方の電
源端子の間に内部信号の出力が止まった時に一時的に導
通となるＭＯＳトランジスタを配するものであることを
特徴とする特許請求の範囲第１項に記載の半導体装置の
出力回路。 - （３）前記出力端子には、別の半導体装置の前記同様の
機能を有した回路の出力端子が接続されかつ他の半導体
装置の入力端子が接続されることを特徴とする特許請求
の範囲第１項または第２項に記載の半導体装置の出力回
路。 - （４）前記出力端子には、これと一方の電源端子との間
に容量Ｃが形成され、かつ他方の電源端子との間に高抵
抗Ｒが形成されることを特徴とする特許請求の範囲第１
項ないし第３項のいずれか一つの項記載の半導体装置の
出力回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62275470A JPH01117518A (ja) | 1987-10-30 | 1987-10-30 | 半導体装置の出力回路 |
| US07/261,209 US4933579A (en) | 1987-10-30 | 1988-10-24 | Output circuit for a semiconductor device for reducing rise time of an output signal |
| KR1019880014145A KR910009083B1 (ko) | 1987-10-30 | 1988-10-29 | 반도체장치의 출력회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62275470A JPH01117518A (ja) | 1987-10-30 | 1987-10-30 | 半導体装置の出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01117518A true JPH01117518A (ja) | 1989-05-10 |
Family
ID=17555987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62275470A Pending JPH01117518A (ja) | 1987-10-30 | 1987-10-30 | 半導体装置の出力回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4933579A (ja) |
| JP (1) | JPH01117518A (ja) |
| KR (1) | KR910009083B1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0229115A (ja) * | 1988-07-19 | 1990-01-31 | Toshiba Corp | 出力回路 |
| JPH0821846B2 (ja) * | 1989-02-03 | 1996-03-04 | 日本電気株式会社 | ワイアード信号ドライブ回路 |
| JPH04150224A (ja) * | 1990-10-15 | 1992-05-22 | Internatl Business Mach Corp <Ibm> | 集積回路 |
| US5423030A (en) * | 1993-09-13 | 1995-06-06 | Unisys Corporation | Bus station abort detection |
| US5504450A (en) * | 1993-12-08 | 1996-04-02 | At&T Corp. | High voltage components for EEPROM system |
| JP3825573B2 (ja) * | 1999-02-17 | 2006-09-27 | 株式会社東芝 | 同期回路とその遅延回路 |
| JP3425890B2 (ja) | 1999-04-08 | 2003-07-14 | Ｎｅｃエレクトロニクス株式会社 | バッファ回路 |
| WO2002064194A1 (en) * | 2001-02-14 | 2002-08-22 | Acist Medical Systems, Inc. | Fluid injector system |
| US6784647B2 (en) * | 2002-07-15 | 2004-08-31 | Intel Corporation | Method and apparatus for operating a voltage regulator based on operation of a timer |
| US7203243B2 (en) * | 2003-03-10 | 2007-04-10 | Acuid Corporation (Guernsey) Limited | Line driver with reduced power consumption |
| EP2104231A1 (de) * | 2008-03-18 | 2009-09-23 | Siemens Aktiengesellschaft | Schaltung zur Generierung einer Rechteckimpulsfolge |
| US20100271103A1 (en) * | 2009-04-23 | 2010-10-28 | Hitachi, Ltd. | Semiconductor integrated circuit device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5241602A (en) * | 1975-09-30 | 1977-03-31 | Fuji Kasui Kogyo Kk | Vertical, internal heating, continuous coke oven |
| JPS5434644A (en) * | 1977-08-23 | 1979-03-14 | Nec Corp | Input/output circiut |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4350906A (en) * | 1978-06-23 | 1982-09-21 | Rca Corporation | Circuit with dual-purpose terminal |
| US4449064A (en) * | 1981-04-02 | 1984-05-15 | Motorola, Inc. | Three state output circuit |
| US4772812A (en) * | 1981-07-27 | 1988-09-20 | Data General Corporation | Tri-state output buffer circuit including a capacitor and dynamic depletion mode switching device |
| JPS59200326A (ja) * | 1983-04-26 | 1984-11-13 | Nec Corp | データ処理装置 |
| US4739198A (en) * | 1985-03-11 | 1988-04-19 | Nec Corporation | Signal output circuit of a push-pull type |
| US4794281A (en) * | 1986-01-24 | 1988-12-27 | National Semiconductor Corporation | Speed-up circuit for transistor logic output device |
| JPH0681018B2 (ja) * | 1986-03-31 | 1994-10-12 | 三菱電機株式会社 | 半導体集積回路 |
-
1987
- 1987-10-30 JP JP62275470A patent/JPH01117518A/ja active Pending
-
1988
- 1988-10-24 US US07/261,209 patent/US4933579A/en not_active Expired - Lifetime
- 1988-10-29 KR KR1019880014145A patent/KR910009083B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5241602A (en) * | 1975-09-30 | 1977-03-31 | Fuji Kasui Kogyo Kk | Vertical, internal heating, continuous coke oven |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR910009083B1 (ko) | 1991-10-28 |
| KR890007430A (ko) | 1989-06-19 |
| US4933579A (en) | 1990-06-12 |
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