JPS59200326A - データ処理装置 - Google Patents

データ処理装置

Info

Publication number
JPS59200326A
JPS59200326A JP58073279A JP7327983A JPS59200326A JP S59200326 A JPS59200326 A JP S59200326A JP 58073279 A JP58073279 A JP 58073279A JP 7327983 A JP7327983 A JP 7327983A JP S59200326 A JPS59200326 A JP S59200326A
Authority
JP
Japan
Prior art keywords
circuit
output
control signal
low
output port
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP58073279A
Other languages
English (en)
Other versions
JPH0157378B2 (ja
Inventor
Yuko Kusaka
草鹿　優子
Keiji Matsumoto
恵治 松本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
Priority to JP58073279A priority Critical patent/JPS59200326A/ja
Priority to EP84104699A priority patent/EP0162932B1/en
Priority to US06/604,249 priority patent/US4728822A/en
Priority to DE8484104699T priority patent/DE3485418D1/de
Publication of JPS59200326A publication Critical patent/JPS59200326A/ja
Priority to US07/087,842 priority patent/US4823309A/en
Publication of JPH0157378B2 publication Critical patent/JPH0157378B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/09425—Multistate logic
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G06F13/4072—Drivers or receivers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
    • H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/09425—Multistate logic
    • H03K19/09429—Multistate logic one of the states being the high impedance or floating state

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Logic Circuits (AREA)
  • Bus Control (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、データ処理システムに関し、とくにその制御
系（データ処理装置）と被制御系との結合機構に関する
ものである。
近年、ＣＭＯＣ製造技術の発達によシ低消費電力で動作
するデータ処理システムが数多く出現している。しかし
、低消費電力化の波はそれをはるかに超えるもので、最
近では次のような工夫がなされている。即ち、制御系（
データ処理装置）が処理を停止してもかまわない期間に
は、データ処理装置内部ヘクロックが供給されないよう
にして、非処理時での消費電力を低減させている。この
状態はスタンバイ・モードと呼ばれている。
従来、このスタンバイ自モードでは、多くの場合制御系
のボート出力はハイレベルに固定されていた。従って、
この出力ポートに接続されるべき被制御系の入力インピ
ーダンスが小さいと、スタンバイ時に制御系の出力ポー
トから周辺の被制御系へと電流が流れてしまい、不要な
電力が消費されてしまう。
一方、上述の考察よシ、スタンバイ・モード時の制御系
のボート出力をハイレベルでは力＜、ハイ・インピーダ
ンスにすることも考えられるが、その場合には周辺の被
制御系がＣＭＯ８で構成されているものについてはボー
ト出力の論理が確定せず誤動作の原因となる。
すなわち、従来は制御系のポート出力の論理レベルに応
じて、これに接続される周辺装置を選択しなければなら
ず、システムアーキテクチャ−が複雑になシ高いパフォ
ーマンスが得られないという欠点があった。
従って本発明は被制御系の入力ポートインピーダンスに
関係なく使用可能な制御系（データ処理装置）を有する
処理システムを提供することを目的とする。
上記目的を達成するために本発明はスタンバイ機能を有
するデータ処理システムに於いて、ハイインピーダンス
とロウインピーダンスとの両方の論理レベルの設定がで
きる出力ポートと、前記２つのインピーダンスのうちい
ずれか一方を選択する手段とを有するデータ処理装置を
設けたことを特徴とする。
本発明によれば制御系となるデータ処理装置はそのポー
ト出力のインピーダンスレベルがハイ、ロウいずれにも
簡単に切換えて設定できるので（例えば命令によって任
意に設定できるので）、この１個制御系でポートレベル
の異なる複数の被制御系を消費電力を増加するとと々く
十分制御することができる。
次に、本発明の一実施例について、図面を用いて説明す
る。
第１図は、本発明の構成を示すブロック図、第２図は、
ポートの構成例を示す回路ブロック図である。
第１図に於いて１０はリセット信号、１は第１のストッ
プ命令を実行するとアクティブになる第１の制御信号、
２は第２のストップ命令２を実行するとアクティブにな
る第２の制御信号、１００は命令デコーダ、２００は第
１の制御信号１または第２の制御信号２によってセット
され、リセット信号１０によってリセットされるラッチ
回路、３は第１の制御信号１がラッチ回路２００を通過
して出力される制御信号、４は第２の制御信号２がラッ
チ回路２００を通過して出力される制御信号、５は外部
クロック信号、６は内部クロック信号、７および９は２
人力ＮＯＲ回路、８はＮＯＴ回路、３００は出力ポート
、４００は内部バス、３８０は出力ポート３００と内部
バス４００との接続ライン、３９０ば出力ポート３００
と外部周辺システムとの接続ラインである。
第２図は第１図の出力ポート３００、接続ライン３８０
、接続ライン３９０の構成例を示しており、３，４はそ
れぞれ第１図と同じ制御信号、３８１は前記接続ライン
３８０のうちの１つのデータ信号、３０１．３０３．３
０４およば３０６にいずれも２人力ＮＯＲ回路、３０２
．３０５および３０７はいずれもＮＯＴ回路、３０８お
よび３０９はＰチャンネルトランジスタ、３１０はｎチ
ャンネルトランジスタ、３１１は電源電圧端子、３９１
は接続ライン３９０のうちの１端子である。
本実施例の動作を、まず第１図を中心に述べる。
本実施例では、ロウインピーダンスをハイレベル出力で
実施している。当該データ処理装置（制御系）は命令群
の中に第１のストップ命令と第２のストップ命令とを有
する。命令デコーダ１００は第１のストップ命令あるい
は第２のストップ命令をデコードすると、第１のストッ
プ命令に対しては第１の制御信号１を、第２のストップ
命令に対しては第２の制御信号２をアクティブにする。
ラッチ回路２００は第１の制御信号１あるいは第２の制
御信号２に応じて、第１の制御信号１に対しては制御信
号３を、第２の制御信号２に対しては制御信号４をアク
ティブにする。制御信号３と制御信号４はリセット信号
１０によってリセットされるまでアクティブの状態が保
たれる。本実施例では、制御信号はすべてアクティブ・
ノ・イとする。
制御信号３または制御信号４がア゛クチイブになると、
ＮＯＲ回路７の出力はロウ、ＮＯＴ回路８の出力はハイ
となシ、外部クロック５が供給されてもＮＯＲ回路９の
出力は常にロウ、すなわち内部クロック６は停止し、ス
タンバイ−モードとなる。
一方、出力ポート３００では、制御信号３あるいは制御
信号４を受けて後述する動作を行ない、接続ライン３９
０をハイ・インピーダンスあるいはハイのうちいずれか
の状態にする。伺、出力ボート３０００通常の動作とし
ては、内部バス４００から接続ライン３８０を介してデ
ータを引き取シ、接続ライン３９０からデータの出力を
行なう。
次に第２図を参照し、出力ポート３００の動作を述べる
。
第１のストップ命令の場合、制御信号３がハイになって
いる。したがってＮＯＲ回路３０４と３０１の出力はロ
ウ、ＮＯＴ回路３０５と３０２の出力はいずれもハイに
なる。ＮＯＲ回路３０６の出力はロウ、ＮＯＴ回路３０
７の出力はノ・イで、Ｐチャンネルトランジスタ３０８
と３０９はいずれもオフになる。また、ＮＯＲ回路３０
６の出力はロウとなυ、ｎチャンネルトランジスタ３１
０はオフになる。よってＰチャンネルトランジスタ３０
８と３０９、ｎチャンネルトランジスタ３１０とがいず
れもオフになるので、端子３９１はハイインピーダンス
状態となる。
第２のストップ命令９の場合、制御信号４がハイになっ
ている。したがって、Ｐチャンネルトランジスタ３０８
がハイ、ｎチャンネルトランジスタ３１０がロウになる
。これは第１のストップ命令の場合と同じである。しか
し、制御信号３はロウなのでＮＯＲ回路３０４の出力は
ハイ、ＮＯＴ回路３０５の出力はロウになシ、Ｐチャン
ネルトランジスタ３０９がオンと表る。この結果、電源
電圧端子３１１から電流が流れ、端子３９１はハイレベ
ルを出力する。
同、通常のポートの動作は制御信号３と制御信号４とが
ともにロウの時で、データ信号３８１のハイ、ロウに応
じてＰチャンネルトランジスタ３０８とｎチャンネルト
ランジスタ３１０とのオン、オフを制御し、端子３９１
の出力レベルをハイあるいはロウにするものである。
以上説明したように制御系としてのデータ処理装置にス
タンバイΦモード時のポート出力レベルを２種＠（ハイ
・インピーダンスとハイ）用意し、それぞれについて動
作の停止と同時にポート出力を制御する命令を実行する
回路を設けることによシ、スタンバイ−モード時にスタ
ンバイ舎モードの設定とポートに接続されている周辺装
置（被制御系）、に応じたポートの出力レベルの設定と
を簡単に行なうことができる。
【図面の簡単な説明】
第１図は本発明の一実施例の構成を示すブロック図、第
２図はポートの要部を示す回路ブロック図である。 １００・・・・・・命令デコード、２００・・・・・・
ラッチ回路、３００・・・・・・出力ポート、３８０・
・・・・・出力ポート３００の内部バス４００との接続
ライン、３９０・・・・・・出力ポート３００の外部周
辺システムとの接続ライン、４００・・・・・・内部バ
ス、１０・・・・・・り七ット信号、１，２，３，４・
・・・・・制御信号、５・・・・・・外部クロック、６
・・・・・・内部クロック、７，９・・・・・・２人力
ＮＯＲ回路、訃・・・・・ＮＯＴ回路、３０１，３０３
゜３０４．３０６・・・・・・２人力ＮＯＲ回路、３０
２，３０５゜３０７・・・・・・ＮＯＴ回路、３０８，
３０９・・・・・・Ｐチャンネルトランジスタ、３１０
・・・・・・ｎチャンネルトランジスタ、３１１・・・
・・・電源電圧端子、３８１・・・・・・接続ライン３
８０のうちの１デ一タ信号、３９１・・・・・・接続ラ
イン３９０のうちの１端子。

Claims (1)

    【特許請求の範囲】
  1. 出力ポートと、この出力ポートを使用しない状態の時に
    当該出力ボートの端子をハイインピーダンス状態および
    ロウインピーダンス状態に設定する手段とを有し、前記
    出力ポートに接続される装置の入力インピーダンスに応
    じて前記出力ポートのインピーダンスを切シ換えるよう
    にしたことを特徴とするデータ処理システム。
JP58073279A 1983-04-26 1983-04-26 データ処理装置 Granted JPS59200326A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP58073279A JPS59200326A (ja) 1983-04-26 1983-04-26 データ処理装置
EP84104699A EP0162932B1 (en) 1983-04-26 1984-04-26 Data processing system with output switching circuit
US06/604,249 US4728822A (en) 1983-04-26 1984-04-26 Data processing system with improved output function
DE8484104699T DE3485418D1 (de) 1983-04-26 1984-04-26 Datenverarbeitungssystem mit ausgangsschaltkreis.
US07/087,842 US4823309A (en) 1983-04-26 1987-08-21 Data processing system with improved output function

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58073279A JPS59200326A (ja) 1983-04-26 1983-04-26 データ処理装置

Publications (2)

Publication Number Publication Date
JPS59200326A true JPS59200326A (ja) 1984-11-13
JPH0157378B2 JPH0157378B2 (ja) 1989-12-05

Family

ID=13513541

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58073279A Granted JPS59200326A (ja) 1983-04-26 1983-04-26 データ処理装置

Country Status (4)

Country Link
US (2) US4728822A (ja)
EP (1) EP0162932B1 (ja)
JP (1) JPS59200326A (ja)
DE (1) DE3485418D1 (ja)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4698526A (en) * 1985-10-17 1987-10-06 Inmos Corporation Source follower CMOS input buffer
US4847867A (en) * 1986-09-01 1989-07-11 Nec Corporation Serial bus interface system for data communication using two-wire line as clock bus and data bus
US5019966A (en) * 1986-09-01 1991-05-28 Nec Corporation Dual processors using busy signal for controlling transfer for predetermined length data when receiving processor is processing previously received data
US4782481A (en) * 1987-02-24 1988-11-01 Hewlett-Packard Company Apparatus and method for transferring information
JPH0786855B2 (ja) * 1987-04-15 1995-09-20 日本電気株式会社 シリアルデ−タ処理装置
US4782250A (en) * 1987-08-31 1988-11-01 International Business Machines Corporation CMOS off-chip driver circuits
JPH01117518A (ja) * 1987-10-30 1989-05-10 Toshiba Corp 半導体装置の出力回路
US5218704A (en) * 1989-10-30 1993-06-08 Texas Instruments Real-time power conservation for portable computers
US6158012A (en) * 1989-10-30 2000-12-05 Texas Instruments Incorporated Real-time power conservation and thermal management for computers
US5128555A (en) * 1991-03-18 1992-07-07 Motorola, Inc. Pulsed CMOS logic circuit having selectable rise and fall times
AU4798793A (en) 1992-08-10 1994-03-03 Monolithic System Technology, Inc. Fault-tolerant, high-speed bus system and bus interface for wafer-scale integration
DE4227042C2 (de) * 1992-08-14 1997-01-30 Siemens Nixdorf Inf Syst Verfahren und Schaltungsanordnung zur Übertragung von Daten zwischen peripheren Anschlußgruppen eines Kommunikationssystems
FR2719727B1 (fr) * 1994-05-03 1996-07-26 Matra Mhs Circuit de sortie pour circuit intégré.
US5655113A (en) * 1994-07-05 1997-08-05 Monolithic System Technology, Inc. Resynchronization circuit for a memory system and method of operating same
US5612637A (en) * 1995-05-26 1997-03-18 National Semiconductor Corporation Supply and interface configurable input/output buffer
JP3022415B2 (ja) * 1997-07-03 2000-03-21 日本電気株式会社 プログラマブルバッファ回路
AU2003207915A1 (en) * 2002-03-06 2003-09-16 Igor Anatolievich Abrosimov Line driver with reduced power consumption
WO2004063915A2 (en) * 2003-01-13 2004-07-29 Arm Limited Data processing performance control
US7206954B2 (en) * 2003-02-10 2007-04-17 Broadcom Corporation Reduced power consumption for embedded processor
US7203243B2 (en) * 2003-03-10 2007-04-10 Acuid Corporation (Guernsey) Limited Line driver with reduced power consumption

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5669931A (en) * 1979-11-10 1981-06-11 Toshiba Corp Tristate buffer circuit
JPS56172126U (ja) * 1980-05-23 1981-12-19
JPS5869121A (ja) * 1981-10-21 1983-04-25 Nec Corp 半導体集積回路

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4121203A (en) * 1977-03-11 1978-10-17 Harris Corporation Method of multiplexing liquid crystal displays
US4217502A (en) * 1977-09-10 1980-08-12 Tokyo Shibaura Denki Kabushiki Kaisha Converter producing three output states
US4408135A (en) * 1979-12-26 1983-10-04 Tokyo Shibaura Denki Kabushiki Kaisha Multi-level signal generating circuit
JPS5856286B2 (ja) * 1980-12-25 1983-12-14 富士通株式会社 出力バッファ回路
JPS6053323B2 (ja) * 1981-04-16 1985-11-25 株式会社東芝 集積回路装置
JPS59133627A (ja) * 1983-01-20 1984-08-01 Seiko Epson Corp マイクロコンピユ−タの入出力回路
US4581550A (en) * 1984-03-06 1986-04-08 Fairchild Camera & Instrument Corporation TTL tristate device with reduced output capacitance

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5669931A (en) * 1979-11-10 1981-06-11 Toshiba Corp Tristate buffer circuit
JPS56172126U (ja) * 1980-05-23 1981-12-19
JPS5869121A (ja) * 1981-10-21 1983-04-25 Nec Corp 半導体集積回路

Also Published As

Publication number Publication date
EP0162932A3 (en) 1987-09-16
US4823309A (en) 1989-04-18
DE3485418D1 (de) 1992-02-13
EP0162932A2 (en) 1985-12-04
US4728822A (en) 1988-03-01
JPH0157378B2 (ja) 1989-12-05
EP0162932B1 (en) 1992-01-02

Similar Documents

Publication Publication Date Title
JPS59200326A (ja) データ処理装置
US4680487A (en) Input/output port including auxiliary low-power transistors
JP2625633B2 (ja) 論理マクロの電力消費を減少する方法
JP2003283327A (ja) レベルシフタ回路及び該レベルシフタ回路を備えた半導体装置
US8330518B2 (en) Low consumption flip-flop circuit with data retention and method thereof
JPS60252979A (ja) Ｃｍｏｓ入出力回路
JP5026438B2 (ja) 電力制御回路
US6566932B2 (en) On-chip system with voltage level converting device for preventing leakage current due to voltage level difference
KR20020023231A (ko) 데이터 처리 회로, 데이터 처리 회로를 포함하는 장치,그리고 장치를 위한 컴퓨터 프로그램 제품
JPH0527285B2 (ja)
US5450356A (en) Programmable pull-up buffer
KR100604543B1 (ko) 모드간 전환 회로를 포함하는 듀얼모드 단말기
JPH0756660A (ja) バス回路における消費電力削減制御方法および回路
JP3057710B2 (ja) 半導体メモリ装置
JPH06232349A (ja) 半導体集積回路
KR100295987B1 (ko) Usb코어의절전/활성모드전환방법
JPH09200026A (ja) Ｌｓｉ論理回路
JPH0973426A (ja) 入出力ポート、入力ポート及びマイクロコントローラ
KR940005690B1 (ko) 전류미러 센스증폭기
JPH1039969A (ja) コンピュータシステム及び同システムに適用する入出力インターフェース装置
JPS59231666A (ja) マイクロプロセツサ周辺素子
JP2003234649A (ja) 入出力バッファ回路
JP2782946B2 (ja) 半導体集積回路
JPH04155418A (ja) 論理回路
JP2003091990A (ja) 半導体集積回路