JPS5856286B2 - 出力バッファ回路 - Google Patents
出力バッファ回路Info
- Publication number
- JPS5856286B2 JPS5856286B2 JP55184562A JP18456280A JPS5856286B2 JP S5856286 B2 JPS5856286 B2 JP S5856286B2 JP 55184562 A JP55184562 A JP 55184562A JP 18456280 A JP18456280 A JP 18456280A JP S5856286 B2 JPS5856286 B2 JP S5856286B2
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- Japan
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- output
- transistor
- output buffer
- power supply
- buffer circuit
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
Landscapes
- Read Only Memory (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は、高レベル、低レベル、高インピーダンスの３
出力状態をとる出力バッファ回路に関する。
出力状態をとる出力バッファ回路に関する。
プログラム可能な読取り専用メモＩＪ（ＦＲＯＭ）は例
えば第１図に示すようにベースが非結線のバイポーラト
ランジスタからなるメモリセルＣ８゜。
えば第１図に示すようにベースが非結線のバイポーラト
ランジスタからなるメモリセルＣ８゜。
ＣＯＩ・・・・・・をワード線Ｗ。
、Ｗｌ・・・・・・とビット線Ｂ。。Ｂ１の各交点に接
続してなる。
続してなる。
書込みは、読取り出力端子ともまたプログラム（書込み
）端子となる端子Ｔ。
）端子となる端子Ｔ。
に２０Ｖ程度の高い書込み電圧を与え、選択回路（デコ
ーダ）ＣＡによりビット線の１つ例えばＢ。
ーダ）ＣＡによりビット線の１つ例えばＢ。
を選択してそれに該書込み電圧を加え、また選択回路Ｃ
Ｂによりワード線の１つ例えばＷｌを選択してそれを低
レベルにし、セルＣＩＯに高電圧を加えて行なう。
Ｂによりワード線の１つ例えばＷｌを選択してそれを低
レベルにし、セルＣＩＯに高電圧を加えて行なう。
このようにするとセルＣＩＯのベース・エミッタ接合は
ブレークダウンし、該セルはベース・コレクタ接合のみ
従って順方向ダイオードと等価になる。
ブレークダウンし、該セルはベース・コレクタ接合のみ
従って順方向ダイオードと等価になる。
か＼る書込みを行なわないセルではベース・エミッタ接
合が逆極性ダイオードとして回路に入るのでビット線と
ワード線間に５Ｖ程度の読取り電圧（Ｖｃｃ）を加えて
も電鈍は流れず、これに対して書込みを行なったセルで
は電流が流れ、このオン、オフが情報゛°１”。
合が逆極性ダイオードとして回路に入るのでビット線と
ワード線間に５Ｖ程度の読取り電圧（Ｖｃｃ）を加えて
も電鈍は流れず、これに対して書込みを行なったセルで
は電流が流れ、このオン、オフが情報゛°１”。
Ｉｔ Ｏｊｌを与える。
読取りは、選択回路ＣＣで選択したビット線に読取り電
圧（Ｖｃｃ）を与え、また選択回路ＣＢでトランジスタ
Ｑを介してワード線をグランドに接続し、選択回路ＣＣ
を介してビット線電位を出力バッファＯＢに与える。
圧（Ｖｃｃ）を与え、また選択回路ＣＢでトランジスタ
Ｑを介してワード線をグランドに接続し、選択回路ＣＣ
を介してビット線電位を出力バッファＯＢに与える。
このビット線電位は、セルが非書込みならＨ（ハイ）レ
ベル、既書込みならＬ（ロー）レベルとなり、これらの
レベルが読取り出力となる。
ベル、既書込みならＬ（ロー）レベルとなり、これらの
レベルが読取り出力となる。
出力バッファＯＢは読取り時にビット線電位により読取
り出力を生ずるアンプであるが、プログラム時に高い書
込み電圧を出力端に加えられるので、それを妨害しない
よう及びそれによる支障がないように出力部はスリース
テート型となっている。
り出力を生ずるアンプであるが、プログラム時に高い書
込み電圧を出力端に加えられるので、それを妨害しない
よう及びそれによる支障がないように出力部はスリース
テート型となっている。
即ち第２図に示すようにこのバッファは入力段トランジ
スタＱ□、位相分割用トランジスタＱ２、出力段トラン
ジスタＱ３．Ｑい抵抗Ｒ１〜Ｒ４、ダイオードＤからな
り、該出力段ははトーテムポール構造の３出力型となっ
ている。
スタＱ□、位相分割用トランジスタＱ２、出力段トラン
ジスタＱ３．Ｑい抵抗Ｒ１〜Ｒ４、ダイオードＤからな
り、該出力段ははトーテムポール構造の３出力型となっ
ている。
Ｔｉは入力端子で、選択回路ＣＣへ接続される。
もしビット線電位がＬレベルであればトランジスタＱ１
ではエミッタ側に電流が流れ、コレクタ側へは電流が流
れないからトランジスタＱ２はオフ、従ってＱ３オン、
Ｑ４オフ、端子Ｔ。
ではエミッタ側に電流が流れ、コレクタ側へは電流が流
れないからトランジスタＱ２はオフ、従ってＱ３オン、
Ｑ４オフ、端子Ｔ。
の出力はＨｌこれに反してビット線電位がＨレベルなら
トランジスタＱ１ではコレクタ側に電流が流れ、トラン
ジスタＱ２オン、Ｑ３オフ、Ｑ４オン、出力はＬとなる
。
トランジスタＱ１ではコレクタ側に電流が流れ、トラン
ジスタＱ２オン、Ｑ３オフ、Ｑ４オン、出力はＬとなる
。
またインバータ■の出力をＬにすると、ダイオードＤ１
．Ｄ２を介してトランジスタＱ２のベースおよびコレク
タがＬになるのでＱ２ 、Ｑｓ 、Ｑ４全部がオフとな
り、出力端子Ｔ。
．Ｄ２を介してトランジスタＱ２のベースおよびコレク
タがＬになるのでＱ２ 、Ｑｓ 、Ｑ４全部がオフとな
り、出力端子Ｔ。
はバイＺ状態になる。
このようになれば端子Ｔ。に高電圧を加えても、それが
例えば出力バッファＯＢの出力段素子によりグランドレ
ベルまたはＶｃｃレベルヘクランプされるというような
障害は発生しない。
例えば出力バッファＯＢの出力段素子によりグランドレ
ベルまたはＶｃｃレベルヘクランプされるというような
障害は発生しない。
ところでこの出力バッファをバイＺにするには、インバ
ータ■の入力端に信号Ｓを加えて該インバータの出力を
Ｌレベルにする必要があり、また書込みから読取りに変
るときは該信号Ｓを変えてインバータ出力をＨレベルに
する必要がある。
ータ■の入力端に信号Ｓを加えて該インバータの出力を
Ｌレベルにする必要があり、また書込みから読取りに変
るときは該信号Ｓを変えてインバータ出力をＨレベルに
する必要がある。
またかＳる３出力状態回路においても、出力段トランジ
スタＱａ 、Ｑ４の両方がオンになって大きな電流を浪
費し、場合によっては出力段トランジスタを破壊するこ
とがある。
スタＱａ 、Ｑ４の両方がオンになって大きな電流を浪
費し、場合によっては出力段トランジスタを破壊するこ
とがある。
例えば高速動作を狙って入力信号本例ではビット線電位
の振幅を小にし、か＼る状態で電源電圧（Ｖｃｃ）の変
動特にＶｃｃが高くなったりすると、入力段トランジス
タＱ１はエミッタ側へもまたコレクタ側へも電流を流し
、位相分割用トランジスタＱ２が不完全オンになって出
力トランジスタＱａ 、Ｑ４の両方がオンになる状態が
発生し出力段トランジスタを破壊し易くなる。
の振幅を小にし、か＼る状態で電源電圧（Ｖｃｃ）の変
動特にＶｃｃが高くなったりすると、入力段トランジス
タＱ１はエミッタ側へもまたコレクタ側へも電流を流し
、位相分割用トランジスタＱ２が不完全オンになって出
力トランジスタＱａ 、Ｑ４の両方がオンになる状態が
発生し出力段トランジスタを破壊し易くなる。
本発明はかＳる点に鑑みてなされたもので、出力バッフ
ァに、電源電圧Ｖｃｃの変化特に高く変化した状態を検
出し出力状態をバイＺにする回路を設けた。
ァに、電源電圧Ｖｃｃの変化特に高く変化した状態を検
出し出力状態をバイＺにする回路を設けた。
このようにすると、ＦＲＯＭ書込み時の出力バツファハ
イＺ化を電源電圧Ｖｃｃで自動的に行なうことができる
。
イＺ化を電源電圧Ｖｃｃで自動的に行なうことができる
。
即ち第１図に示すように書込み時にワード線をグランド
へ落す回路は、トランジスタＱ１該トランジスタにベー
ス電流を供給する抵抗Ｒなどからなるが、書込み時には
大電流を流さなければならないのでトランジスタＱには
大きなベース電流を供給する必要があり、一方読取り時
にはこのトランジスタＱは抵抗として機能するのでベー
ス電流は制限しなければならない。
へ落す回路は、トランジスタＱ１該トランジスタにベー
ス電流を供給する抵抗Ｒなどからなるが、書込み時には
大電流を流さなければならないのでトランジスタＱには
大きなベース電流を供給する必要があり、一方読取り時
にはこのトランジスタＱは抵抗として機能するのでベー
ス電流は制限しなければならない。
かＳる調整を行なうべく、抵抗Ｒが接続される電源Ｖｃ
ｃの電圧を読取り時の５■から書込み時には７■等に変
更する（外部から供給するＶｃｃをこのように外部で変
更する）。
ｃの電圧を読取り時の５■から書込み時には７■等に変
更する（外部から供給するＶｃｃをこのように外部で変
更する）。
勿論ＶｃｃはＦＲＯＭチップの全回路に共通のものであ
るから、出力バッファＯＢの電源電圧Ｖｃｃも当然５ｖ
から７ｖに変る。
るから、出力バッファＯＢの電源電圧Ｖｃｃも当然５ｖ
から７ｖに変る。
従って該バッファにＶｃｃ応動回路を設けておけば、■
ｃｃ変更という書込み操作で自動的に出力バッファをバ
イＺにすることができる。
ｃｃ変更という書込み操作で自動的に出力バッファをバ
イＺにすることができる。
また出力バッファが稼動中に何らかの理由で電源電圧Ｖ
ｃｃが上昇したような場合にも、出力はバイＺ状態にな
り、前述のように出力段トランジスタＱ３．Ｑ４が共に
通電状態となるようなことはない。
ｃｃが上昇したような場合にも、出力はバイＺ状態にな
り、前述のように出力段トランジスタＱ３．Ｑ４が共に
通電状態となるようなことはない。
第３図は本発明バッファの原理的な図で、第４図はその
具体例である。
具体例である。
出力バッファＯＢは基本的にはインバータであるので、
第３図ではインバータのシンボルで示している。
第３図ではインバータのシンボルで示している。
ＶＤは電源電圧変動検出回路であり、具体的には第４図
に示すようにゼナーダイオードＤ３、抵抗Ｒ５、トラン
ジスタＱ、からなる。
に示すようにゼナーダイオードＤ３、抵抗Ｒ５、トラン
ジスタＱ、からなる。
この回路では電源電圧Ｖｃｃが上昇するとゼナーダイオ
ードＤ３がオンになり、この結果トランジスタＱ、がオ
ンになってトランジスタＱ２のコレクタをグランドＧへ
落とし、トランジスタＱａ 、Ｑ４をオフにする。
ードＤ３がオンになり、この結果トランジスタＱ、がオ
ンになってトランジスタＱ２のコレクタをグランドＧへ
落とし、トランジスタＱａ 、Ｑ４をオフにする。
このトランジスタＱ、はインバータ■の出力端とグラン
ドＧとを接続するものであってもよい。
ドＧとを接続するものであってもよい。
またバイＺにするのは書込み時のみの場合にはインバー
タ■は省略してよい。
タ■は省略してよい。
第５図は種々の変形例を示す。
（ａ）では電源電圧変動検出回路ＶＤはトランジスタＱ
６〜Ｑ８抵抗Ｒ６，Ｒ７からなる。
６〜Ｑ８抵抗Ｒ６，Ｒ７からなる。
電源Ｖｃｃが上昇するとトランジスタＱ６のエミッタ・
ベース接合はブレークダウンし、トランジスタＱ７．Ｑ
８にベース電流が供給され、これらのトランジスタはオ
ンになってトランジスタＱ２のベースおよびコレクタを
グランドへ落す。
ベース接合はブレークダウンし、トランジスタＱ７．Ｑ
８にベース電流が供給され、これらのトランジスタはオ
ンになってトランジスタＱ２のベースおよびコレクタを
グランドへ落す。
（ｂ）はトランジスタＱ５のベースへ抵抗Ｒ６，Ｒ７で
分割した電源電圧Ｖｃｃを与え、ｖｃｃの上昇時は抵抗
Ｒ６，Ｒ７による分割電圧が上昇し、これによりトラン
ジスタＱ５がオンになるようにしている。
分割した電源電圧Ｖｃｃを与え、ｖｃｃの上昇時は抵抗
Ｒ６，Ｒ７による分割電圧が上昇し、これによりトラン
ジスタＱ５がオンになるようにしている。
（ｃ）は電圧Ｖｃｃの検出回路Ｒ６，Ｒ７、ゼナーダイ
オードＤ４と、トランジスタＱ、との間に増幅用トラン
ジスタＱ、を介在させたものである。
オードＤ４と、トランジスタＱ、との間に増幅用トラン
ジスタＱ、を介在させたものである。
以上説明したように本発明では３出力状態をとる出力バ
ッファに、その電源電圧上昇に応じて出力状態をハイＺ
にする回路を設けたので、出力段トランジスタの保護を
図ることができ、またＦ ＲＯＭ、 一般的に言えば
フィールドプログラマブル素子に適した場合、書込み時
に電源電圧を上昇することで直ちに出力バッファをハイ
Ｚ状態にすることができ便利である。
ッファに、その電源電圧上昇に応じて出力状態をハイＺ
にする回路を設けたので、出力段トランジスタの保護を
図ることができ、またＦ ＲＯＭ、 一般的に言えば
フィールドプログラマブル素子に適した場合、書込み時
に電源電圧を上昇することで直ちに出力バッファをハイ
Ｚ状態にすることができ便利である。
第１図はＦ ＲＯＭの説明用の部分回路図、第２図はそ
の出力バッファの回路図、第３図は本発明の原理図、第
４図はその具体例を示す回路図、稟５図はその変形例を
示す部分回路図である。 図面でＱｌは入力段トランジスタ、Ｑ２は位相分割用ト
ランジスタ、Ｑ３ｔ Ｑ４は出力段トランジスタ、ＶＤ
は電源電圧変動検出回路である。
の出力バッファの回路図、第３図は本発明の原理図、第
４図はその具体例を示す回路図、稟５図はその変形例を
示す部分回路図である。 図面でＱｌは入力段トランジスタ、Ｑ２は位相分割用ト
ランジスタ、Ｑ３ｔ Ｑ４は出力段トランジスタ、ＶＤ
は電源電圧変動検出回路である。
Claims (1)
- １ 入力段トランジスタ、位相分割用トランジスタ、お
よびトーテムポール型に接続された第１、第２の出力段
トランジスタを備え、高レベル、低レベル、高インピー
ダンスの３出力状態をとる出力バッファ回路において、
該バッファ回路の電源電圧が上昇するとき該上昇を検出
して前記第１、第２の出力段トランジスタを共にオフに
して出力を高インピーダンス状態にする電源電圧変動検
出回路を設けたことを特徴とする出力バッファ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55184562A JPS5856286B2 (ja) | 1980-12-25 | 1980-12-25 | 出力バッファ回路 |
| US06/329,925 US4498022A (en) | 1980-12-25 | 1981-12-11 | Tristate output buffer with high-impedance state responsive to increase in power supply voltage |
| EP81305914A EP0055551A3 (en) | 1980-12-25 | 1981-12-17 | Output buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55184562A JPS5856286B2 (ja) | 1980-12-25 | 1980-12-25 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57109189A JPS57109189A (en) | 1982-07-07 |
| JPS5856286B2 true JPS5856286B2 (ja) | 1983-12-14 |
Family
ID=16155372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55184562A Expired JPS5856286B2 (ja) | 1980-12-25 | 1980-12-25 | 出力バッファ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4498022A (ja) |
| EP (1) | EP0055551A3 (ja) |
| JP (1) | JPS5856286B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5961046A (ja) * | 1982-09-30 | 1984-04-07 | Fujitsu Ltd | 集積回路装置 |
| JPS59200326A (ja) * | 1983-04-26 | 1984-11-13 | Nec Corp | データ処理装置 |
| US4581550A (en) * | 1984-03-06 | 1986-04-08 | Fairchild Camera & Instrument Corporation | TTL tristate device with reduced output capacitance |
| US4746818A (en) * | 1985-03-12 | 1988-05-24 | Pitney Bowes Inc. | Circuit for maintaining the state of an output despite changes in the state of input |
| GB8713384D0 (en) * | 1987-06-08 | 1987-07-15 | Philips Electronic Associated | Driving semiconductor device |
| US4896254A (en) * | 1989-04-28 | 1990-01-23 | Honeywell Inc. | Protective power controller |
| JPH088484B2 (ja) * | 1989-07-27 | 1996-01-29 | 日本電気株式会社 | エミッタフォロワ回路 |
| JPH03268298A (ja) * | 1990-03-16 | 1991-11-28 | Fujitsu Ltd | 半導体集積回路装置 |
| KR930003001B1 (ko) * | 1990-07-19 | 1993-04-16 | 삼성전자 주식회사 | 저잡음 cmos 드라이버 |
| KR940008718B1 (ko) * | 1991-10-25 | 1994-09-26 | 삼성전자 주식회사 | 직류 전류를 제거한 데이타 출력버퍼 |
| JPH05324949A (ja) * | 1992-05-20 | 1993-12-10 | Mitsubishi Electric Corp | Ｉｃカード入出力制御回路 |
| US5500817A (en) * | 1993-01-21 | 1996-03-19 | Micron Technology, Inc. | True tristate output buffer and a method for driving a potential of an output pad to three distinct conditions |
| JP2000252813A (ja) | 1999-02-24 | 2000-09-14 | Texas Instr Inc <Ti> | 低電圧差動信号方式受信機用出力バッファ |
| DE10152034B4 (de) * | 2001-10-23 | 2004-08-26 | Infineon Technologies Ag | Speicheranordnung |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4044330A (en) * | 1976-03-30 | 1977-08-23 | Honeywell Information Systems, Inc. | Power strobing to achieve a tri state |
| JPS538526A (en) * | 1976-07-12 | 1978-01-26 | Hitachi Ltd | Buffer circuit |
| US4194132A (en) * | 1978-05-30 | 1980-03-18 | National Semiconductor Corporation | Tristate logic buffer circuit with reduced power consumption |
| JPS55149871A (en) * | 1978-07-31 | 1980-11-21 | Fujitsu Ltd | Line voltage detector |
| US4339675A (en) * | 1979-08-13 | 1982-07-13 | Texas Instruments Incorporated | Logic circuit having an improved disable circuit |
| US4380709A (en) * | 1980-05-15 | 1983-04-19 | Motorola, Inc. | Switched-supply three-state circuit |
| US4425517A (en) * | 1981-03-31 | 1984-01-10 | Rca Corporation | Fail soft tri-state logic circuit |
-
1980
- 1980-12-25 JP JP55184562A patent/JPS5856286B2/ja not_active Expired
-
1981
- 1981-12-11 US US06/329,925 patent/US4498022A/en not_active Expired - Fee Related
- 1981-12-17 EP EP81305914A patent/EP0055551A3/en not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57109189A (en) | 1982-07-07 |
| EP0055551A3 (en) | 1983-09-14 |
| US4498022A (en) | 1985-02-05 |
| EP0055551A2 (en) | 1982-07-07 |
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