JPS6023433B2 - 半導体ｒａｍ回路 - Google Patents
半導体ｒａｍ回路Info
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- JPS6023433B2 JPS6023433B2 JP52154452A JP15445277A JPS6023433B2 JP S6023433 B2 JPS6023433 B2 JP S6023433B2 JP 52154452 A JP52154452 A JP 52154452A JP 15445277 A JP15445277 A JP 15445277A JP S6023433 B2 JPS6023433 B2 JP S6023433B2
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- transistors
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
Description
【発明の詳細な説明】
この発明は、半導体ＲＡＭ（ランダム・アクセス・メモ
リ）回路に関し、特に、バィボーラトランジスタで構成
され、メモリ・セルががスタティック形のフリツブフロ
ップ回路であるＲＡＭ回路を対称とする。
リ）回路に関し、特に、バィボーラトランジスタで構成
され、メモリ・セルががスタティック形のフリツブフロ
ップ回路であるＲＡＭ回路を対称とする。
この発明の目的は、チップ非選択時における低消費電力
化を図るとともに、チップ非選択状態からチップ選択状
態に移行する際の誤動作の防止が可能な半導体ＲＡＭ回
路を提供することにある。
化を図るとともに、チップ非選択状態からチップ選択状
態に移行する際の誤動作の防止が可能な半導体ＲＡＭ回
路を提供することにある。
以下、実施例により、この発明を具体的に説明する。第
１図は、この発明の一実施例を示す回路図である。
１図は、この発明の一実施例を示す回路図である。
１は、Ｘアドレスデコーダ回路であり、一のワード線選
択のための出力信号を形成する。
択のための出力信号を形成する。
２は、ワード線駆動回路であり、上記デコーダ出力が印
加されるトランジスタＱ．，Ｑ２及びこれと差動的に設
けられ、ベースに基準電圧ＶＢＲ，が印加されたトラン
ジスタＱとにより構成された論理ブロックと、上記トラ
ンジスタＱ，，Ｑ２のコレクタ負荷抵抗Ｒ，と、ェミッ
タに設けられた定電流トランジスタＱ４と、上記論理ブ
ロックの出力を入力するワード線駆動トランジスタＱ５
とにより構成されている。
加されるトランジスタＱ．，Ｑ２及びこれと差動的に設
けられ、ベースに基準電圧ＶＢＲ，が印加されたトラン
ジスタＱとにより構成された論理ブロックと、上記トラ
ンジスタＱ，，Ｑ２のコレクタ負荷抵抗Ｒ，と、ェミッ
タに設けられた定電流トランジスタＱ４と、上記論理ブ
ロックの出力を入力するワード線駆動トランジスタＱ５
とにより構成されている。
上記の回路でチップ非選択時の消費電力の削減を図るた
め、上言己定電流トランジスタＱ４のベースに印放する
定電圧を後述する制御回路９により供給し、チップ選択
時にのみこの定電流トランジスタＱを動作させるととも
に、チップ非選択時のワード線非選択レベルを得るため
に上記トランジスタＱ４と並列に高抵抗Ｒ３を設けてい
る。３は、メモリ・セルであり、マルチ・エミツタトラ
ンジスタＱ，Ｑ７の一方のェミツタを用いてスタティッ
ク形のフリップフロツプ回路を構成するとともに、他方
のェミッタをディジット線に接続している。
め、上言己定電流トランジスタＱ４のベースに印放する
定電圧を後述する制御回路９により供給し、チップ選択
時にのみこの定電流トランジスタＱを動作させるととも
に、チップ非選択時のワード線非選択レベルを得るため
に上記トランジスタＱ４と並列に高抵抗Ｒ３を設けてい
る。３は、メモリ・セルであり、マルチ・エミツタトラ
ンジスタＱ，Ｑ７の一方のェミツタを用いてスタティッ
ク形のフリップフロツプ回路を構成するとともに、他方
のェミッタをディジット線に接続している。
上記一方のェミツタ共通端子には定電流トランジスタＱ
３が接続されており、このトランジスタＱ３は、このメ
モリ・セルに保持電流を供給する。このメモリ・セルの
コレクタ負荷抵抗Ｒ４，Ｒ５に並列に設けられた順方向
ダイオードＤ，，Ｄ２は、クランプダイオードであり、
トランジスタＱ，Ｑ７の飽和を防止する。４は、Ｙアド
レスデコーダ回路であり一組のディジット線Ｄ，０選択
のための出力信号を形成する。
３が接続されており、このトランジスタＱ３は、このメ
モリ・セルに保持電流を供給する。このメモリ・セルの
コレクタ負荷抵抗Ｒ４，Ｒ５に並列に設けられた順方向
ダイオードＤ，，Ｄ２は、クランプダイオードであり、
トランジスタＱ，Ｑ７の飽和を防止する。４は、Ｙアド
レスデコーダ回路であり一組のディジット線Ｄ，０選択
のための出力信号を形成する。
５は、ディジット線選択回路であり、コレクタが接地さ
れ、マルチ・ェミツタがれぞれディジツト線に接続され
たトランジスタＱ，．，Ｑ，２により構成されている。
れ、マルチ・ェミツタがれぞれディジツト線に接続され
たトランジスタＱ，．，Ｑ，２により構成されている。
このトランジスタＱ，．，Ｑ位が共にオフすることによ
りデイジツト線の選択がなされる。６は、メモリ・セル
の読み出し電流発生回路であり、定電流トランジスタＱ
，３，Ｑ，４により機成されている。
りデイジツト線の選択がなされる。６は、メモリ・セル
の読み出し電流発生回路であり、定電流トランジスタＱ
，３，Ｑ，４により機成されている。
この定電流トランジスタＱ，３，Ｑ，４は、上記〆モリ
・セル３のトランジスタＴ６，Ｑ７、上記ディジツト線
選択トランジスタＱ，．，Ｑ，２及び、後述するセンス
・ゲート・トランジスタＱ，Ｑ，ｏにより構成される電
流功換回路のための定電流吸込源とされる。この実施例
においては、後述するように、この定電流トランジスタ
Ｑ，３，Ｑ，４もチップ非選択時は動作する必要がない
ので、その消費電力の削減を図る上で好ましいので、上
記同様に制御回路９で駆動するものとする。
・セル３のトランジスタＴ６，Ｑ７、上記ディジツト線
選択トランジスタＱ，．，Ｑ，２及び、後述するセンス
・ゲート・トランジスタＱ，Ｑ，ｏにより構成される電
流功換回路のための定電流吸込源とされる。この実施例
においては、後述するように、この定電流トランジスタ
Ｑ，３，Ｑ，４もチップ非選択時は動作する必要がない
ので、その消費電力の削減を図る上で好ましいので、上
記同様に制御回路９で駆動するものとする。
７は、センス・ゲート回路であり、読み出し、書き込み
制御信号により制御されるトランジスタＱ，Ｑ，。で構
成されている。それぞれのトランジスタＱ，Ｑ，ｏのェ
ミツタはデイジツト線に、コレク外まセンスアンプ（図
示せず）の入力端子に接続される。８は、読み出し、書
き込み制御回路である。
制御信号により制御されるトランジスタＱ，Ｑ，。で構
成されている。それぞれのトランジスタＱ，Ｑ，ｏのェ
ミツタはデイジツト線に、コレク外まセンスアンプ（図
示せず）の入力端子に接続される。８は、読み出し、書
き込み制御回路である。
この回路は、読出／書込Ｒ／Ｗ制御信号が印加されるト
ランジスタＱ，５とこのトランジスタＱ，５のコレクタ
・ェミツタと並列にそれぞれコレクタ負荷抵抗Ｒ，ｏ，
Ｒ，．を有し、ベースに書き込み信号Ｄ，，Ｄ，が印加
されるトランジスタＱ，６，Ｑ，７とを含む論理ブロッ
クと、この論理ブロックと接地端子間に設けられた抵抗
Ｒ９と、上記トランジスタＱ，ｓ〜Ｑ，７の共通ェミッ
タと電源端子Ｖ８８との間に設けられた定電流回路を構
成するトランジスタＱ，３と、上記トランジスタＱ，６
，Ｑ，？のコレクタ出力を入力とし、ェミッタ負荷とし
て定電流トランジスタＱ２ｏ，Ｑ２，を有する出力トラ
ンジスタＱ，９，沙とにより構成されている。この回路
においてチップ非選択時の消費電力削減のため、上記定
電流トランジスタＱ，８，Ｑ２ｏ，Ｑ２２は前記と同様
に定電圧出力回路９で駆動される。この定電流トランジ
スタのそれぞれには後で詳しく説明するようにトランジ
スタＱ，９，Ｑａのェミッタ電位が上記ワード線駆動回
路２におけるチップ非選択時の出力レベルを考慮して定
められる基準電圧ＶＲになるようにするために、それぞ
れ並列に高抵抗Ｒ，７，Ｒ，５，及びＲ，６が設けられ
ている。９は、制御回路であり、チップ選択信号ＣＥを
入力信号とするｐｎｐトランジスタＱ２２のコレクタに
抵抗Ｒ，３と順方向ダイオードＤ４〜Ｄ６を並列に設け
ている。
ランジスタＱ，５とこのトランジスタＱ，５のコレクタ
・ェミツタと並列にそれぞれコレクタ負荷抵抗Ｒ，ｏ，
Ｒ，．を有し、ベースに書き込み信号Ｄ，，Ｄ，が印加
されるトランジスタＱ，６，Ｑ，７とを含む論理ブロッ
クと、この論理ブロックと接地端子間に設けられた抵抗
Ｒ９と、上記トランジスタＱ，ｓ〜Ｑ，７の共通ェミッ
タと電源端子Ｖ８８との間に設けられた定電流回路を構
成するトランジスタＱ，３と、上記トランジスタＱ，６
，Ｑ，？のコレクタ出力を入力とし、ェミッタ負荷とし
て定電流トランジスタＱ２ｏ，Ｑ２，を有する出力トラ
ンジスタＱ，９，沙とにより構成されている。この回路
においてチップ非選択時の消費電力削減のため、上記定
電流トランジスタＱ，８，Ｑ２ｏ，Ｑ２２は前記と同様
に定電圧出力回路９で駆動される。この定電流トランジ
スタのそれぞれには後で詳しく説明するようにトランジ
スタＱ，９，Ｑａのェミッタ電位が上記ワード線駆動回
路２におけるチップ非選択時の出力レベルを考慮して定
められる基準電圧ＶＲになるようにするために、それぞ
れ並列に高抵抗Ｒ，７，Ｒ，５，及びＲ，６が設けられ
ている。９は、制御回路であり、チップ選択信号ＣＥを
入力信号とするｐｎｐトランジスタＱ２２のコレクタに
抵抗Ｒ，３と順方向ダイオードＤ４〜Ｄ６を並列に設け
ている。
チップ選択時にトランジスタＱ２２をオン状態とし、上
記ダイオードＤ，〜Ｄｏから定電圧出力を得る。この定
電圧信号をトランジスタＱ２４と抵抗Ｒ，９とによるェ
ミツタフオ。ワ回路を介して前記所定の定電流トランジ
スタを駆動する定電圧２ＶＦを得る。この回路は、チッ
プ非選択時には、その出力が電源電圧ＶＥＥとなるため
、上記定電流トランジスタはすべてオフして、この聞く
スタンバイ状態）における消費電力の大幅な削減が図ら
れる。メモリ・セル３の非選択機間において、そのトラ
ンジスタＱ６，Ｑ？のベース電位に対し、データライン
ＬＤ１，ＬＤＯの電位がほぼ等しいかもし〈は高くされ
、したがってそれぞれの他方のェミッタＥ６，，Ｅ７，
の接合は０もしくは逆バイアス状態にある。
記ダイオードＤ，〜Ｄｏから定電圧出力を得る。この定
電圧信号をトランジスタＱ２４と抵抗Ｒ，９とによるェ
ミツタフオ。ワ回路を介して前記所定の定電流トランジ
スタを駆動する定電圧２ＶＦを得る。この回路は、チッ
プ非選択時には、その出力が電源電圧ＶＥＥとなるため
、上記定電流トランジスタはすべてオフして、この聞く
スタンバイ状態）における消費電力の大幅な削減が図ら
れる。メモリ・セル３の非選択機間において、そのトラ
ンジスタＱ６，Ｑ？のベース電位に対し、データライン
ＬＤ１，ＬＤＯの電位がほぼ等しいかもし〈は高くされ
、したがってそれぞれの他方のェミッタＥ６，，Ｅ７，
の接合は０もしくは逆バイアス状態にある。
この状態ではメモリ・セル３は、定電流トランジスタＱ
８の電流により情報保持動作を行なつている。メモリ・
セル３からの情報の読み出し期間において、センスゲー
トトランジスタＱ９，Ｑｍのべ−ス電位ＶＲ，，ＶＲ２
は、メモリ・セルの電位Ｖ。
８の電流により情報保持動作を行なつている。メモリ・
セル３からの情報の読み出し期間において、センスゲー
トトランジスタＱ９，Ｑｍのべ−ス電位ＶＲ，，ＶＲ２
は、メモリ・セルの電位Ｖ。
とＶｂの中間の電位に設定される。この期間において、
メモリ・セル３の記憶内容によって例えばトランジスタ
Ｑ６がオン状態、Ｑ７がオフ状態なら、その一方の節点
の電位Ｖｂは、ＶＲ，よりも高く、他方の節点の電位Ｖ
ａはＶＲ２よりも低い。その結果、トランジスタＱ，３
の読み出し電流はトランジスタＱに流れ、トランジスタ
Ｑ，４の読み出し電流はトランジスタＱＭに流れる。す
なわちトランジスタＱ６がオン状態となっているときの
記憶内容は、トランジスタＱ，ｏの電流として検出され
る。このようなトランジスタＱ９，Ｑ，ｏの電流は図示
しないセンスアンプに入力される。メモリ・セル３への
情報の書き込み期間において、トランジスタＱ９，Ｑ，
ｏのベース電位ＶＲ，，ＶＲ２と相互には、メモリ・セ
ル３の他方のェミツタＥ６，かＥ７，のいずれか一方に
電流を流すような電位差が与えられる。
メモリ・セル３の記憶内容によって例えばトランジスタ
Ｑ６がオン状態、Ｑ７がオフ状態なら、その一方の節点
の電位Ｖｂは、ＶＲ，よりも高く、他方の節点の電位Ｖ
ａはＶＲ２よりも低い。その結果、トランジスタＱ，３
の読み出し電流はトランジスタＱに流れ、トランジスタ
Ｑ，４の読み出し電流はトランジスタＱＭに流れる。す
なわちトランジスタＱ６がオン状態となっているときの
記憶内容は、トランジスタＱ，ｏの電流として検出され
る。このようなトランジスタＱ９，Ｑ，ｏの電流は図示
しないセンスアンプに入力される。メモリ・セル３への
情報の書き込み期間において、トランジスタＱ９，Ｑ，
ｏのベース電位ＶＲ，，ＶＲ２と相互には、メモリ・セ
ル３の他方のェミツタＥ６，かＥ７，のいずれか一方に
電流を流すような電位差が与えられる。
例えば、電位ＶＢ，がＶＢ２よりも高電位にされたなら
、トランジスタＱ，４のコレクタ電流がメモリ・セルの
トランジスタＱ，に流れ、その結果、トランジスタＱ７
がオン状態、Ｑ６がオフ状態となる。この実施例におい
て、チップ非選択期間では、ワード駆動回路２のトラン
ジスタＱ，，Ｑ２の少なくとも１つがデコーダ回路１の
出力によりオン状態であり、また定電流トランジスタＱ
４がオフ状態あるので、その出力電位、すなわちワード
線ＷＬＩの電位は抵抗Ｒ，とＲ２との分圧比によって決
められる。
、トランジスタＱ，４のコレクタ電流がメモリ・セルの
トランジスタＱ，に流れ、その結果、トランジスタＱ７
がオン状態、Ｑ６がオフ状態となる。この実施例におい
て、チップ非選択期間では、ワード駆動回路２のトラン
ジスタＱ，，Ｑ２の少なくとも１つがデコーダ回路１の
出力によりオン状態であり、また定電流トランジスタＱ
４がオフ状態あるので、その出力電位、すなわちワード
線ＷＬＩの電位は抵抗Ｒ，とＲ２との分圧比によって決
められる。
同様に、チップ非選択期間では、読み出し書き込み制御
回路８のトランジスタＱ，５がオン状態、トランジスタ
Ｑ，６なし、しＱ，８，Ｑ２。及びＱ２２がオフ状態で
あり、その出力電位ＶＲ，，ＶＲ２は抵抗Ｒ９とＲ，７
との分圧比によって決まる値となる。この時の制御回路
８の抵抗Ｒ，５，Ｒ，６はオフ状態のトランジスタＱ２
ｏ，Ｑ２２に代って、ェミッタフオロワトランジスタＱ
，９，Ｑ２，に轍４・なェミツタ電流を流すように働き
、その出力端子がフローティング状態となることを防止
し、出力端子の電位ＶＲ，，ＶＲ２を上記の値に決める
。上記のワード線駆動回路２の抵抗の抵抗Ｒ３は、チッ
プ非選択期間において回路の電力を低下させるために比
較的高抵抗値に選ばれ、その結果このチップ非選択期間
でワード線出力レベルは接地電位側にシフトすることに
なる。
回路８のトランジスタＱ，５がオン状態、トランジスタ
Ｑ，６なし、しＱ，８，Ｑ２。及びＱ２２がオフ状態で
あり、その出力電位ＶＲ，，ＶＲ２は抵抗Ｒ９とＲ，７
との分圧比によって決まる値となる。この時の制御回路
８の抵抗Ｒ，５，Ｒ，６はオフ状態のトランジスタＱ２
ｏ，Ｑ２２に代って、ェミッタフオロワトランジスタＱ
，９，Ｑ２，に轍４・なェミツタ電流を流すように働き
、その出力端子がフローティング状態となることを防止
し、出力端子の電位ＶＲ，，ＶＲ２を上記の値に決める
。上記のワード線駆動回路２の抵抗の抵抗Ｒ３は、チッ
プ非選択期間において回路の電力を低下させるために比
較的高抵抗値に選ばれ、その結果このチップ非選択期間
でワード線出力レベルは接地電位側にシフトすることに
なる。
これにより、メモリ・セルのトランジスタのベース電位
Ｖａ，Ｖｂもハイレベル側にシフトすることになる。同
様に読み出し書き込み制御回路８の抵抗Ｒ，７も比較的
高低抗であり、その出力ＶＲ，，ＶＲ２もハィレベル側
にシフトすることになる。この実施例では、チップ非選
択期間において、ディジット線ＬＤ１，ＬＤＯのための
トランジスタＱ，３，Ｑ．４がオ０フ状態にされるので
、メモリ・セルのトランジスタＱ６，Ｑ７Ｇのェミツタ
Ｅ肌Ｅ７１の電流は０である。すなわちメモリ・セルは
非選択状態を維持する。この場合、ワード線ＷＬ１、制
御回路８の出力線ＶＲ，，ＶＲ２の相互の出力電位の差
は上記のように、トランジスタＱ，３，Ｑ，４のオフ状
態によりメモリ・セルの非選択動作に直接関係しない。
したがって、チップ非選択期間の定常期間において、上
記の抵抗Ｒ３，Ｒ，７はメモリ・セルの動作に直接関係
しない。上記の抵抗Ｒ３，Ｒ，７を使用する理由は後で
説明する。チップ選択期間では、前記各回路の各トラン
ジスタＱ，Ｑ，３，Ｑ，４，Ｑ，５，Ｑ柳Ｑ２２はオン
状態とされる。
Ｖａ，Ｖｂもハイレベル側にシフトすることになる。同
様に読み出し書き込み制御回路８の抵抗Ｒ，７も比較的
高低抗であり、その出力ＶＲ，，ＶＲ２もハィレベル側
にシフトすることになる。この実施例では、チップ非選
択期間において、ディジット線ＬＤ１，ＬＤＯのための
トランジスタＱ，３，Ｑ．４がオ０フ状態にされるので
、メモリ・セルのトランジスタＱ６，Ｑ７Ｇのェミツタ
Ｅ肌Ｅ７１の電流は０である。すなわちメモリ・セルは
非選択状態を維持する。この場合、ワード線ＷＬ１、制
御回路８の出力線ＶＲ，，ＶＲ２の相互の出力電位の差
は上記のように、トランジスタＱ，３，Ｑ，４のオフ状
態によりメモリ・セルの非選択動作に直接関係しない。
したがって、チップ非選択期間の定常期間において、上
記の抵抗Ｒ３，Ｒ，７はメモリ・セルの動作に直接関係
しない。上記の抵抗Ｒ３，Ｒ，７を使用する理由は後で
説明する。チップ選択期間では、前記各回路の各トラン
ジスタＱ，Ｑ，３，Ｑ，４，Ｑ，５，Ｑ柳Ｑ２２はオン
状態とされる。
このチップ選択期間においてメモリ・セル３を選択する
場合は、ワード線駆動回路２の出力によりワード線ＷＬ
Ｉがハイレベルとされ、Ｙデコーダ回路４の出力を受け
るトランジスタＱ，．，Ｑ，２のベース電位は低レベル
とされる。メモリ・セル３から情報を読み出す場合、制
御信号Ｒ／Ｗにより読み出し書き込み制御回路８のトラ
ンジスタＱ伍のベース電位が／・ィレベルとされ、トラ
ンジスタＱ，３がオン状態、Ｑ．６及びＱ，７がオフ状
態となるのでその出力ＶＲ，，ＶＲ２の電位はトランジ
スタＱ，８の電流と抵抗Ｒ９の抵抗値により決まるレベ
ルとなる。この状態では前記のようにメモリ・セル３の
情報はトランジスタＱ９，Ｑ，ｏを介して読み出される
。この場合、他のワード線ＷＬ２，ＷＬ３の電位はロワ
レベルであり、同じ列の他のメモリ・セル３′，３″は
選択されない。情報の書き込みを行なう場合、制御信号
Ｒ／Ｗがロウレベルとなり、トランジスタＱ，６及びＱ
，７は書き込み信号Ｄ，，旦によりその一方がオン状態
となる。第２図は動作レベル図である。
場合は、ワード線駆動回路２の出力によりワード線ＷＬ
Ｉがハイレベルとされ、Ｙデコーダ回路４の出力を受け
るトランジスタＱ，．，Ｑ，２のベース電位は低レベル
とされる。メモリ・セル３から情報を読み出す場合、制
御信号Ｒ／Ｗにより読み出し書き込み制御回路８のトラ
ンジスタＱ伍のベース電位が／・ィレベルとされ、トラ
ンジスタＱ，３がオン状態、Ｑ．６及びＱ，７がオフ状
態となるのでその出力ＶＲ，，ＶＲ２の電位はトランジ
スタＱ，８の電流と抵抗Ｒ９の抵抗値により決まるレベ
ルとなる。この状態では前記のようにメモリ・セル３の
情報はトランジスタＱ９，Ｑ，ｏを介して読み出される
。この場合、他のワード線ＷＬ２，ＷＬ３の電位はロワ
レベルであり、同じ列の他のメモリ・セル３′，３″は
選択されない。情報の書き込みを行なう場合、制御信号
Ｒ／Ｗがロウレベルとなり、トランジスタＱ，６及びＱ
，７は書き込み信号Ｄ，，旦によりその一方がオン状態
となる。第２図は動作レベル図である。
チップ非選択期間Ｔ，は、メモリ・セルの記憶レベルＶ
ａとＶｂの雨者に対して、基準電圧ＶＲを／・ィレベル
側に設定している。チップ選択時Ｔ２には、上記定電流
トランジスタがすべてオンするため、非選択メモリ・セ
ルの記憶レベルＶａ′とＶｂ′は、実線で示すように基
準電圧ＶＲとともに相対的にローレベール側にシフトす
るが、選択されたメモリ・セルの記憶レベルは、読み出
し電流がメモリ・セルのコレクタ負荷抵抗に流れるため
破線で示すようにハィレベル側記憶レベルＶめミ基準電
圧ＶＲより高くなって読みＺ出しがなされる。
ａとＶｂの雨者に対して、基準電圧ＶＲを／・ィレベル
側に設定している。チップ選択時Ｔ２には、上記定電流
トランジスタがすべてオンするため、非選択メモリ・セ
ルの記憶レベルＶａ′とＶｂ′は、実線で示すように基
準電圧ＶＲとともに相対的にローレベール側にシフトす
るが、選択されたメモリ・セルの記憶レベルは、読み出
し電流がメモリ・セルのコレクタ負荷抵抗に流れるため
破線で示すようにハィレベル側記憶レベルＶめミ基準電
圧ＶＲより高くなって読みＺ出しがなされる。
上記において、例えばチップ非選択状態からチップ選択
状態に籾替わるときに、回路の望ましくない遅延動作に
より、チップ非選択時に／・ィレベルを示していた読み
出し書き込み制御回路８の出Ｚ力ＶＲ，，ＶＲ２が、ワ
ード線駆動回路２の出力よりも遠くチップ選択時のレベ
ル低下した場合、この過渡期間において例えば、メモリ
・セル３のトランジスタＱ６，Ｑ７のェミッタ・Ｅ６，
，Ｅ７，に不所望な電流が流れる。
状態に籾替わるときに、回路の望ましくない遅延動作に
より、チップ非選択時に／・ィレベルを示していた読み
出し書き込み制御回路８の出Ｚ力ＶＲ，，ＶＲ２が、ワ
ード線駆動回路２の出力よりも遠くチップ選択時のレベ
ル低下した場合、この過渡期間において例えば、メモリ
・セル３のトランジスタＱ６，Ｑ７のェミッタ・Ｅ６，
，Ｅ７，に不所望な電流が流れる。
その結果、メモリ・セル３の内２客が破壊される。同様
に、チップ選択状態からチップ非選択状態に替るときに
、読み出し書き込み制御回路８の動作がワード線駆動回
路２の動作よりも遅れるとメモリ・セルの内容が破壊さ
れる。この実施例において、抵抗Ｒ３は、チップ非選択
状態とチップ選択状態との相互におけるワード線のレベ
ル変化を減少させる。同様に、抵抗Ｒ，７は、読み出し
書き込み制御回路８の出力レベルの変化を減少させる。
その結果、上記の過度期間において、回路の遅延によっ
て生じる各メモリ・セルの接続するワード線とデイジツ
ト線の相互における望ましくない過渡的なしベル差が減
少する。この発明は、実施例に限定されない。上記のよ
うな遅延による望ましくない動作を防止するために、抵
抗Ｒ３，Ｒ，？の挿入にかえて、もしくは抵抗Ｒ３，Ｒ
，？の挿入と併用して、ワード線駆動回路２のトランジ
スタＱ４と、ディジット線のためのトランジスタＱ，３
，Ｑ，４及び制御回路８のトランジスタとのタイミング
を調整する回路を使用しても良い。
に、チップ選択状態からチップ非選択状態に替るときに
、読み出し書き込み制御回路８の動作がワード線駆動回
路２の動作よりも遅れるとメモリ・セルの内容が破壊さ
れる。この実施例において、抵抗Ｒ３は、チップ非選択
状態とチップ選択状態との相互におけるワード線のレベ
ル変化を減少させる。同様に、抵抗Ｒ，７は、読み出し
書き込み制御回路８の出力レベルの変化を減少させる。
その結果、上記の過度期間において、回路の遅延によっ
て生じる各メモリ・セルの接続するワード線とデイジツ
ト線の相互における望ましくない過渡的なしベル差が減
少する。この発明は、実施例に限定されない。上記のよ
うな遅延による望ましくない動作を防止するために、抵
抗Ｒ３，Ｒ，？の挿入にかえて、もしくは抵抗Ｒ３，Ｒ
，？の挿入と併用して、ワード線駆動回路２のトランジ
スタＱ４と、ディジット線のためのトランジスタＱ，３
，Ｑ，４及び制御回路８のトランジスタとのタイミング
を調整する回路を使用しても良い。
例えば、第１図の制御回路９は第３図のように２つの出
力端子０１，０２を持つ回路に変更される。マルチコレ
クタトランジスタＱ２３の第１のコレクタＣ，は、第２
図のコレクタＣ２に対し、大きなコレクタ蝿流が流れる
ように例えばそれぞれのコレクタの有効周辺辺長が変更
された構造にされる。その結果、チップ選択信号ＣＥに
対し、回路９の出力０１，０２は、第４図に示すような
応答特性を示すようになる。上記の出力０１は、ワード
線駆動回路２のトランジスタＱ４０に供Ｖ給され、出力
０２は読み出し書き込み制御回路８のトランジスタＱ．
８，Ｑ２。，Ｑ２２及びディジツト線のためのトランジ
スタＱ，３，Ｑ，４に供給される。その結果、チップ非
選択状態からチップ選択状タ態への変化に対し、ワード
線駆動回路２が回路８よりも遠く動作し、チップ選択状
態からチップ非選択状態への変化に対し、逆に読み出し
書き込み回路８が回路２よりも速く動作する。
力端子０１，０２を持つ回路に変更される。マルチコレ
クタトランジスタＱ２３の第１のコレクタＣ，は、第２
図のコレクタＣ２に対し、大きなコレクタ蝿流が流れる
ように例えばそれぞれのコレクタの有効周辺辺長が変更
された構造にされる。その結果、チップ選択信号ＣＥに
対し、回路９の出力０１，０２は、第４図に示すような
応答特性を示すようになる。上記の出力０１は、ワード
線駆動回路２のトランジスタＱ４０に供Ｖ給され、出力
０２は読み出し書き込み制御回路８のトランジスタＱ．
８，Ｑ２。，Ｑ２２及びディジツト線のためのトランジ
スタＱ，３，Ｑ，４に供給される。その結果、チップ非
選択状態からチップ選択状タ態への変化に対し、ワード
線駆動回路２が回路８よりも遠く動作し、チップ選択状
態からチップ非選択状態への変化に対し、逆に読み出し
書き込み回路８が回路２よりも速く動作する。
また上記にかえて、第３図の出力０１をワード０線駆動
回路２と読み出し書き込み制御回路８に供給するように
し、出力０２をデイジット線のためのトランジスタに供
給するようにしても良い。
回路２と読み出し書き込み制御回路８に供給するように
し、出力０２をデイジット線のためのトランジスタに供
給するようにしても良い。
このようにした場合は、上記の回路２と８との過度期間
内にディジット線のためのトランジスタ５Ｑ，３，Ｑ，
４がオフ状態となっているので、前記のようなメモリ・
セル内容の破壊を防止できる。この発明は、前記実施例
に限定されず、定電圧出力回路９は、ツェーナーダイオ
ードを用いて定電圧を出力するものであってもよい。０
図面の簡単な説明 第１図は、この発明の一実施例を示す回路図、第２図は
、動作レベル図、第３図は、他の実施例の回路図、第４
図は第３図の回路の動作波形図である。
内にディジット線のためのトランジスタ５Ｑ，３，Ｑ，
４がオフ状態となっているので、前記のようなメモリ・
セル内容の破壊を防止できる。この発明は、前記実施例
に限定されず、定電圧出力回路９は、ツェーナーダイオ
ードを用いて定電圧を出力するものであってもよい。０
図面の簡単な説明 第１図は、この発明の一実施例を示す回路図、第２図は
、動作レベル図、第３図は、他の実施例の回路図、第４
図は第３図の回路の動作波形図である。
夕 １・・・・・・Ｘアドレスデコーダ回路、２……ワ
ード線駆動回路、３…・・・メモリ・セル、４・…・・
Ｙアドレスデコーダ回路、５……ディジット線選択回路
、６・・・・・・読み出し電流発生回路、７…・・・セ
ンス・ゲート回路、８・・・・・・読み出し書き込み制
御回０路「 ９・・・・・・定電圧出力回路。
ード線駆動回路、３…・・・メモリ・セル、４・…・・
Ｙアドレスデコーダ回路、５……ディジット線選択回路
、６・・・・・・読み出し電流発生回路、７…・・・セ
ンス・ゲート回路、８・・・・・・読み出し書き込み制
御回０路「 ９・・・・・・定電圧出力回路。
秦’図
秦Ｚ図
菊３図
素４図
Claims (1)
- １ バイポートランジスタで構成され、メモリ・セルが
スタテイツク形のフリツプフロツプ回路であるＲＡＭ回
路であつて、上記フリツプフロツプ回路のハイレベル側
電圧端子に接続したワードラインと、このワードライン
に出力が接続し、コレクタ負荷抵抗とアドレスデコーダ
出力でスイツチング動作すトランジスタ及びこのトラン
ジスタのエミツタに接続した第１の定電流回路とを含む
ワード線駆動回路と、上記メモリ・セルのデイジツトラ
インにエミツタが接続されたセンス・ゲート・トランジ
スタのベースに出力が接続し、コレクタ負荷抵抗と書き
込み／読み出し制御信号でスイツチング動作するトラン
ジスタ及びこのトランジスタのエミツタに接続した第２
の定電流回路を含む信号生回路とを具備し、上記第１の
定電流回路を構成する第１の定電流トランジスタと上記
第２の定電流回路を構成する第２定電流トランジスタと
がチツプ選択信号に基づいて形成される第１及び第２の
駆動信号によりそれぞれ駆動されてなりかつ上記第１の
駆動信号の立上り後に上記第２の駆動信号が立上るよう
になされてなることを特徴とする半導体ＲＡＭ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52154452A JPS6023433B2 (ja) | 1977-12-23 | 1977-12-23 | 半導体ｒａｍ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52154452A JPS6023433B2 (ja) | 1977-12-23 | 1977-12-23 | 半導体ｒａｍ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5487132A JPS5487132A (en) | 1979-07-11 |
| JPS6023433B2 true JPS6023433B2 (ja) | 1985-06-07 |
Family
ID=15584519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52154452A Expired JPS6023433B2 (ja) | 1977-12-23 | 1977-12-23 | 半導体ｒａｍ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6023433B2 (ja) |
-
1977
- 1977-12-23 JP JP52154452A patent/JPS6023433B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5487132A (en) | 1979-07-11 |
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