JPH066202A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 出力信号の遷移時間が短くかつ一定で、ノイ
ズが発生しにくい出力バッファ回路を得ることである。 【構成】 バッファ回路３のプルアップトランジスタ
３１を制御するプルアップ制御回路１に含まれるＮチャ
ネルトランジスタ１１のソースを、基準電圧発生回路４
から発生される基準電圧Ｖ_{R E F} を受ける基準電圧端子
１０１に接続する。基準電圧発生回路４は、電源電圧Ｖ
ｃｃよりも低くかつ電源電圧Ｖｃｃに依存しない一定の
基準電圧Ｖ_{R E F} を発生する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体集積回路に関
し、特に出力バッファ回路の改良に関する。

【０００２】

【従来の技術】図６は、一般的なＲＡＭ（Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の概略的な構成を示す
ブロック図である。図６において、メモリセルアレイ５
１には、複数のワード線および複数のビット線が互いに
交差するように配置され、それらの交点にメモリセルが
設けられる。

【０００３】ロウアドレスバッファ５２は、外部から与
えられるロウアドレス信号Ｘ０〜Ｘｍをロウデコーダ５
３に与える。ロウデコーダ５３は、ロウアドレス信号に
応答してメモリセルアレイ５１内の１つのワード線を選
択する。カラムアドレスバッファ５５は、外部から与え
られるカラムアドレス信号Ｙ０〜Ｙｎをカラムデコーダ
５６に与える。カラムデコーダ５６は、カラムアドレス
信号に応答してメモリセルアレイ５１内の１つのビット
線を選択する。それにより、選択されたワード線と選択
されたビット線との交点に設けられたメモリセルが選択
される。選択されたメモリセルにデータが書込まれ、あ
るいは、そのメモリセルに記憶されたデータが読出され
る。

【０００４】Ｒ／Ｗ制御回路６２に外部から与えられる
ライトイネーブル信号／ＷＥおよびチップセレクト信号
／ＣＥがともに“Ｌ”になると、データの書込動作が行
なわれる。このとき、書込まれるべき入力データは入力
ピンＤＱに与えられる。この入力データが、データ入出
力バッファ５９およびＲ／Ｗ制回路６２を介して書込ド
ライバ６１に与えられ、メモリセルアレイ５１内の選択
されたメモリセルに書込まれる。書込動作が終了する
と、ビット線負荷回路６０によりメモリセルアレイ５１
内のビット線が所定の電位に充電される。

【０００５】ライトイネーブル信号／ＷＥが“Ｈ”にな
ると、データの読出動作が行なわれる。メモリセルアレ
イ５１内の選択されたメモリセルに記憶されたデータ
が、センスアンプ５８により検出および増幅され、デー
タ入出力バッファ５９を介して入出力ピンＤＱに出力さ
れる。

【０００６】なお、図６に示されるＲＡＭでは、入力ピ
ンおよび出力ピンが共通になっている。また、歩留りを
向上させるために、ロウ救済回路５４およびカラム救済
回路５７のような冗長回路が設けられる。

【０００７】図７は、図６のＲＡＭのデータ入出力バッ
ファ５９に含まれる従来の出力バッファ回路の構成を示
す回路図である。

【０００８】図７の出力バッファ回路は、プルアップ制
御回路１、プルダウン制御回路２およびバッファ回路３
を含む。

【０００９】プルアップ制御回路１は、Ｐチャネルトラ
ンジスタ１１，１２およびＮチャネルトランジスタ１
３，１４を含む。トランジスタ１１，１２は電源電圧Ｖ
ｃｃを受ける電源線１００とノードＮ１との間に直列に
接続される。トランジスタ１３，１４はノードＮ１と接
地電圧ＧＮＤを受ける接地線２００との間に並列に接続
される。トランジスタ１１，１３のゲートには入力信号
ＤＩが与えられる。トランジスタ１２，１４のゲートに
はアウトプットイネーブル信号／ＯＥが与えられる。

【００１０】プルダウン制御回路２は、Ｐチャネルトラ
ンジスタ２１，２２およびＮチャネルトランジスタ２
３，２３を含む。トランジスタ２１，２２は電源電圧Ｖ
ｃｃを受ける電源線１００とノードＮ２との間に直列に
接続される。トランジスタ２３，２４はノードＮ２と接
地電圧ＧＮＤを受ける接地線２００との間に並列に接続
される。トランジスタ２１，２３のゲートには入力信号
ＤＩと相補な入力信号／ＤＩが与えられる。トランジス
タ２２，２４のゲートにはアウトプットイネーブル信号
／ＯＥが与えられる。

【００１１】バッファ回路３はＮチャネルプルアップト
ランジスタ３１およびＮチャネルプルダウントランジス
タ３２を含む。プルアップトランジスタ３１は電源電圧
Ｖｃｃを受ける電源線１００とノードＮ３との間に接続
される。トランジスタ３２はノードＮ３と接地電圧ＧＮ
Ｄを受ける接地線２００との間に接続される。トランジ
スタ３１のゲートはプルアップ制御回路１のノードＮ１
に接続され、トランジスタ３２のゲートはプルダウン制
御回路２のノードＮ２に接続される。

【００１２】次に、図７の出力バッファ回路の動作を説
明する。ここで、ノードＮ１の電圧をＶ_{G 1} としノード
Ｎ２の電圧をＶ_{G 2} とする。

【００１３】アウトプットイネーブル信号／ＯＥが
“Ｌ”（ローデータ）になると、プルアップ制御回路１
内のトランジスタ１２およびプルダウン制御回路２内の
トランジスタ２２がオンし、プルアップ制御回路１内の
トランジスタ１４およびプルダウン制御回路２内のトラ
ンジスタ２４がオフする。それにより、この出力バッフ
ァ回路が出力可能状態となる。

【００１４】入力信号ＤＩが“Ｌ”となりかつ入力信号
／ＤＩが“Ｈ”となると、トランジスタ１１，２３がオ
ンし、トランジスタ１３，２１がオフする。それによ
り、ノードＮ１の信号が“Ｈ”となり、ノードＮ２の信
号が“Ｌ”となる。したがって、プルアップトランジス
タ３１がオンし、プルダウントランジスタ３２がオフ
し、ノードＮ３の出力信号ＤＯが“Ｈ”（ハイデータ）
となる。

【００１５】この場合、ノードＮ１の電圧Ｖ_{G 1} は電源
線１００の電源電圧Ｖｃｃと等しくなる。また、ノード
Ｎ３の出力電圧Ｖ_{O H} は次式で示されるようになる。

【００１６】 Ｖ_{O H} ＝Ｖ_{G 1} −Ｖ_{t h N} ＝Ｖｃｃ−Ｖ_{t h N} …（１） ここで、Ｖ_{t h N} はプルアップトランジスタ３１のしき
い値電圧である。

【００１７】入力信号ＤＩが“Ｈ”となりかつ入力信号
／ＤＩが“Ｌ”となると、トランジスタ１１，２３がオ
フし、トランジスタ１３，２１がオンする。それによ
り、ノードＮ１の信号は“Ｌ”となり、ノードＮ２の信
号は“Ｈ”となる。したがって、プルアップトランジス
タ３１がオフし、プルダウントランジスタ３２がオンす
る。その結果、ノードＮ３の出力信号ＤＯは“Ｌ”とな
る。

【００１８】この場合、ノードＮ２の電圧Ｖ_{G 2} は電源
線１００の電源電圧Ｖｃｃと等しくなる。また、ノード
Ｎ３の出力電圧Ｖ_{O H} は接地電圧（０Ｖ）となる。

【００１９】

【発明が解決しようとする課題】図７に示される従来の
出力バッファ回路では、入力信号ＤＩが“Ｈ”のときプ
ルアップトランジスタ３１のゲート電圧Ｖ_{G 1} が電源電
圧Ｖｃｃと等しくなり、出力信号ＤＯが“Ｈ”の場合の
出力電圧Ｖ_{O H} が式（１）に示されるように、電源電圧
Ｖｃｃに依存する。電源電圧Ｖｃｃはたとえば５．０Ｖ
であり、プルアップトランジスタ３１のしきい値電圧Ｖ
_{t h N} はたとえば０．２Ｖである。この場合、出力信号
ＤＯが“Ｈ”の場合の出力電圧Ｖ_{O H} は４．８Ｖとな
り、出力信号ＤＯが“Ｌ”の場合の出力電圧Ｖ_{O H} は０
Ｖとなる。

【００２０】したがって、出力信号ＤＯが“Ｈ”から
“Ｌ”に変化するときに、出力電圧Ｖ _{O H} は４．８Ｖだ
け変化する。

【００２１】このように、出力電圧Ｖ_{O H} の変化が大き
いので、出力電圧Ｖ_{O H} の遷移時間が長くなり、アクセ
ス時間が長くなるという問題がある。また、出力電圧Ｖ
_{O H}の変化が大きいので、ノイズが発生しやすいという
問題がある。

【００２２】また、出力信号ＤＯが“Ｌ”の場合に、プ
ルダウントランジスタ３２のゲート電圧Ｖ_{G 2} が電源電
圧Ｖｃｃと等しくなる。たとえば、電源電圧Ｖｃｃが５
Ｖであると、プルダウントランジスタ３２のゲート電圧
Ｖ_{G 2} も５Ｖとなる。このように、プルダウントランジ
スタ３２のゲート電圧Ｖ_{G 2} が高いと、ノードＮ３から
プルダウントランジスタ３２を介して接地線２００に引
き込まれる電流の量が多くなる。それにより、出力ノイ
ズが発生しやすいという問題がある。

【００２３】この発明の目的は、出力信号の遷移時間が
一定でかつ短くなるとともに、ノイズが発生しにくい半
導体集積回路を得ることである。

【００２４】

【課題を解決するための手段】この発明に係る半導体集
積回路は、基準電圧発生手段、制御手段およびバッファ
手段を備える。

【００２５】基準電圧発生手段は、電源電圧よりも低い
一定の基準電圧を発生する。制御手段は、基準電圧受
け、入力信号に応答して前記基準電圧を制御信号として
出力する。バッファ手段は、出力ノード、および制御信
号に応答して出力ノードの電圧をプルアップまたはプル
ダウンするトランジスタを含む。

【００２６】トランジスタは、電源電圧を供給する電圧
源と出力ノードとの間に接続されかつ制御信号を受ける
制御端子を有するプルアップトランジスタであってもよ
い。

【００２７】トランジスタは、接地電圧を供給する電圧
源と出力ノードの間に接続されかつ制御信号を受ける制
御端子を有するプルダウントランジスタであってもよ
い。

【００２８】

【作用】この発明に係る半導体集積回路においては、バ
ッファ手段に含まれるトランジスタの制御端子に、電源
電圧よりも低い一定の基準電圧が供給される。そのた
め、そのトランジスタの制御端子の電圧が電源電圧に依
存せず、かつ低くなる。

【００２９】したがって、出力信号の遷移時間が一定で
かつ短くなる。また、そのトランジスタに流れる電流の
量が電源電圧によらず一定で、かつ少なくなる。

【００３０】

【実施例】（第１の実施例）図１は、この発明の第１の
実施例による出力バッファ回路の構成を示す回路図であ
る。図１の出力バッファ回路は、プルアップ制御回路
１，プルダウン制御回路２およびバッファ回路３を含
む。

【００３１】プルアップ制御回路１は、Ｐチャネルトラ
ンジスタ１１，１２およびＮチャネルトランジスタ１
３，１４を含む。トランジスタ１１，１２，１３，１４
の接続は、図７に示される接続と同様である。ただし、
トランジスタ１１のソースは、基準電圧発生回路４によ
り発生される基準電圧Ｖ_{R E F} を受ける基準電圧端子１
０１に接続される。

【００３２】プルダウン制御回路２は、Ｐチャネルトラ
ンジスタ２１，２２およびＮチャネルトランジスタ２
３，２４を含む。トランジスタ２１，２２，２３，２４
の接続は、図７に示される接続と同様である。トランジ
スタ２１のソースは、電源電圧Ｖｃｃを受ける電源線１
００に接続される。

【００３３】バッファ回路３はＮチャネルプルアップト
ランジスタ３１およびＮチャネルプルダウントランジス
タ３２を含む。プルアップトランジスタ３１およびプル
ダウントランジスタ３２の接続は図７に示される接続と
同様である。

【００３４】基準電圧発生回路４により発生される基準
電圧Ｖ_{R E F} は、電源電圧Ｖｃｃよりも低くかつ基準電
圧Ｖｃｃに依存しない一定の電圧である。

【００３５】次に、図１の出力バッファ回路の動作を説
明する。入力信号ＤＩが“Ｌ”となりかつ入力信号／Ｄ
Ｉが“Ｈ”となると、トランジスタ１１，２３がオン
し、トランジスタ１３，２１がオフする。それにより、
ノードＮ１の信号が“Ｈ”となり、ノードＮ２の信号が
“Ｌ”となる。したがって、プルアップトランジスタ３
１がオンし、プルダウントランジスタ３２がオフする。
その結果、ノードＮ３の出力信号ＤＯが“Ｈ”となる。

【００３６】この場合、ノードＮ１の電圧Ｖ_{G 1} は基準
電圧Ｖ_{R E F} と等しくなる。したがって、ノードＮ３の
出力電圧Ｖ_{O H} は、 Ｖ_{O H} ＝Ｖ_{R E F} −Ｖ_{t h N} …（２） となり、電源電圧Ｖｃｃにかかわらず一定となる。ここ
で、Ｖ_{t h N} はプルアップトランジスタ３１のしきい値
電圧である。

【００３７】出力電圧Ｖ_{O H} は、スペックを満足するた
めには２．４Ｖ以上必要である。したがって、次式の関
係を満足する必要がある。

【００３８】 Ｖ_{O H} ＋Ｖ_{t h N} ＝２．４＋Ｖ_{t h N} ＜Ｖ_{R E F} ＜Ｖｃｃ …（３） すなわち、上式（３）が満足されるように、基準電圧Ｖ
_{R E F} を設定する必要がある。たとえば、電源電圧Ｖｃ
ｃが５Ｖであり、プルアップトランジスタ３１のしきい
値電圧Ｖ_{t h N} が０．２Ｖであるならば、基準電圧Ｖ
_{R E F} は、２．６Ｖよりも大きくかつ５Ｖよりも小さく
設定する。

【００３９】出力信号が“Ｌ”になる場合の動作は、図
７の出力バッファ回路の動作と同様である。

【００４０】この実施例では、プルアップトランジスタ
３１のゲート電圧Ｖ_{G 1} が、電源電圧Ｖｃｃよりも低く
かつ電源電圧Ｖｃｃに依存せず一定となるので、出力電
圧Ｖ _{O H} の遷移時間が短くかつ一定になる。したがっ
て、アクセス時間が短く、ノイズも発生しにくくなる。

【００４１】（第２の実施例）図２は、この発明の第２
の実施例による出力バッファ回路の構成を示す回路図で
ある。

【００４２】図２の出力バッファ回路が図１の出力バッ
ファ回路と異なるのは、プルアップ制御回路１に含まれ
るトランジスタ１１のソースが電源電圧Ｖｃｃを受ける
電源線１００に接続され、プルダウン制御回路２に含ま
れるトランジスタ２１のソースが基準電圧発生回路４に
より発生される基準電圧Ｖ_{R E F} を受ける基準電圧端子
１０２に接続されている点である。

【００４３】基準電圧発生回路４により発生される基準
電圧Ｖ_{R E F} は、図１の実施例と同様に、電源電圧Ｖｃ
ｃよりも低くかつ電源電圧Ｖｃｃに依存しない一定の電
圧である。

【００４４】次に、図２の出力バッファ回路の動作を説
明する。出力信号ＤＯが“Ｈ”になる場合の動作は、図
７の出力バッファ回路の動作と同様である。

【００４５】入力信号ＤＩが“Ｈ”となりかつ入力信号
／ＤＩが“Ｌ”となると、トランジスタ１１，２３がオ
フし、トランジスタ１３，２１がオンする。それによ
り、ノードＮ１の信号が“Ｌ”となり、ノードＮ２の信
号が“Ｈ”となる。したがって、プルアップトランジス
タ３１がオフし、プルダウントランジスタ３２がオンす
る。その結果、ノードＮ３の出力信号ＤＯが“Ｌ”とな
る。

【００４６】この場合、ノードＮ２の電圧Ｖ_{G 2} は基準
電圧Ｖ_{R E F} と等しくなる。したがって、プルダウント
ランジスタ３２のゲート電圧Ｖ_{G 2} は電源電圧Ｖｃｃよ
りも低くかつ電源電圧Ｖｃｃにかかわらず一定となる。
その結果、ノードＮ３からプルダウントランジスタ３２
を介して接地線２００に引き込まれる電流の量が少なく
かつ一定となる。したがって、ノイズが発生しにくくな
る。

【００４７】この実施例においては、基準電圧Ｖ_{R E F}
について、式（３）により与えられるような制限はな
い。

【００４８】（第３の実施例）図３は、この発明の第３
の実施例による出力バッファ回路の構成を示す回路図で
ある。

【００４９】図３の出力バッファ回路が図１の出力バッ
ファ回路と異なるのは、バッファ回路３に含まれるＮチ
ャネルプルアップトランジスタ３１の代わりにバイポー
ラトランジスタ３３を設けた点である。その他の部分の
構成は、図１に示される構成と同様である。

【００５０】次に、図３の出力バッファ回路の動作を説
明する。入力信号ＤＩが“Ｌ”となりかつ入力信号／Ｄ
Ｉが“Ｈ”となると、ノードＮ１の信号が“Ｈ”とな
り、ノードＮ２の信号が“Ｌ”となる。それにより、ノ
ードＮ３の出力信号ＤＯが“Ｈ”となる。この場合、ノ
ードＮ１の電圧Ｖ_{G 1} は基準電圧Ｖ_{R E F} と等しくな
る。それにより、ノードＮ３の出力電圧Ｖ_{O H} は次式で
表わされる。

【００５１】 Ｖ_{O H} ＝Ｖ_{R E F} −Ｖ_{B E} …（４） ここで、Ｖ_{B E} はバイポーラトランジスタ３３のベース
・エミッタ間電圧である。出力電圧Ｖ_{O H} は、スペック
を満足するためには２．４Ｖ以上必要である。したがっ
て、次式の関係を満足する必要がある。

【００５２】 ２．４＜Ｖ_{O H} ＝Ｖ_{R E F} −Ｖ_{B E} …（５） 式（５）より、次式が成立する。

【００５３】 ２．４＋Ｖ_{B E} ＜Ｖ_{R E F} ＜Ｖｃｃ …（６） 式（６）を満足するように基準電圧Ｖ_{R E F} の値を設定
する必要がある。たとえば、電源電圧Ｖｃｃが５Ｖであ
り、バイポーラトランジスタ３３のベース・エミッタ間
電圧Ｖ_{B E} が０．８Ｖであるならば、基準電圧Ｖ_{R E F}
は、３．２Ｖよりも大きくかつ５Ｖよりも小さく設定す
る必要がある。

【００５４】出力信号ＤＯが“Ｌ”になる場合の動作
は、図７の出力バッファ回路の動作と同様である。

【００５５】バイポーラトランジスタ３３のベース電圧
が電源電圧Ｖｃｃよりも低くかつ電源電圧Ｖｃｃに依存
せず一定となる。したがって、出力電圧Ｖ_{O H} の遷移時
間が短くかつ一定になる。

【００５６】（第４の実施例）図４は、この発明の第４
の実施例による出力バッファ回路の構成を示す回路図で
ある。

【００５７】図４の出力バッファ回路においては、プル
アップ制御回路１に含まれるトランジスタ１１のソース
が基準電圧発生回路４により発生される基準電圧Ｖ
_{R E F} を受ける基準電圧端子１０１に接続され、かつプ
ルダウン制御回路に含まれるトランジスタ２１のソース
が基準電圧発生回路４により発生される基準電圧Ｖ
_{R E F}を受ける基準電圧端子１０２に接続されている。
その他の部分の構成は、図１の出力バッファ回路の構成
と同様である。

【００５８】出力信号ＤＯが“Ｈ”になる場合の動作
は、図１の出力バッファ回路の動作と同様であり、出力
信号ＤＯが“Ｌ”になる場合の動作は、図２の出力バッ
ファ回路の動作と同様である。

【００５９】この実施例においては、出力信号ＤＯが
“Ｈ”となる場合に、出力電圧Ｖ_{O H}が低くなりかつ電
源電圧Ｖｃｃにかかわらず一定となる。また、出力信号
ＤＯが“Ｌ”になる場合に、ノードＮ３からプルダウン
トランジスタ３２を介して接地線２００に引き込まれる
電流が少なくかつ一定となる。

【００６０】図１ないし図４の実施例において、基準電
圧端子１０１に与えられる基準電圧Ｖ_{R E F} および基準
電圧端子１０２に与えられる基準電圧Ｖ_{R E F} は必ずし
も同じ電圧でなくてもよい。

【００６１】図５は、基準電圧発生回路４の構成の一例
を示す回路図である。図５の基準電圧発生回路４は、バ
ンドギャップリファレンス回路で構成される。

【００６２】基準電圧発生回路４は、抵抗Ｒ１，Ｒ２，
Ｒ３，Ｒ４およびバイポーラトランジスタＱ１，Ｑ２，
Ｑ３，Ｑ４，Ｑ５を含む。高電位側電源線４１は電源電
圧Ｖｃｃを受ける。低電位側電源線４２は接地電圧ＧＮ
Ｄを受ける。出力端子４３に基準電圧Ｖ_{R E F} が出力さ
れる。

【００６３】次に、図５の基準電圧発生回路４の動作を
式を用いて説明する。Ｒ₁ ，Ｒ₂ ，Ｒ₃ ，Ｒ₄ はそれぞ
れ抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４の抵抗値であり、Ｉ₁ ，
Ｉ₂，Ｉ₃ ，Ｉ₄ はそれぞれ抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ
４に流れる電流の値である。また、Ｖ_{B E 1} ，
Ｖ_{B E 2} ，Ｖ_{B E 3} ，Ｖ_{B E 4} ，Ｖ_{B E 5} はそれぞれト
ランジスタＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５のベース・エ
ミッタ間電圧を表わす。なお、バイポーラトランジスタ
Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５の電流増幅率は十分に大
きいので、ベース電流は無視することができる。

【００６４】出力端子４３と低電位側電源線４２との間
の電位差Ｖ_{D I F} は、バイポーラトランジスタＱ５のベ
ース・エミッタ間電圧Ｖ_{B E 5} と抵抗Ｒ４の両端の電位
差との和であるので、次式が成立する。

【００６５】 Ｖ_{D I F} ＝Ｖ_{R E F} −ＧＮＤ＝Ｖ_{R E F} ＝Ｖ_{B E 5} ＋Ｒ₄ ・Ｉ₄ …（７） また、高電位側電源線４１と低電位側電源線４２との間
の電位差は、抵抗Ｒ１の両端の電位差とバイポーラトラ
ンジスタＱ２のベース・エミッタ間電圧Ｖ_{B E 2} と抵抗
Ｒ２の両端の電位差とバイポーラトランジスタＱ１のベ
ース・エミッタ間電圧Ｖ_{B E 1} との和であるので、次式
が成立する。

【００６６】 Ｖｃｃ−ＧＮＤ＝Ｒ₁ ・Ｉ₁ ＋Ｖ_{B E 2} ＋Ｒ₂ ・Ｉ₂ ＋Ｖ_{B E 1} …（８） さらに、高電位側電源線４１と低電位側電源線４２との
間の電位差は、抵抗Ｒ１の両端の電位差とバイポーラト
ランジスタＱ４のベース・エミッタ間電圧Ｖ_{B E 4} と抵
抗Ｒ４の両端の電位差とトランジスタＱ５のベース・エ
ミッタ間電圧Ｖ _{B E 5} との和でもあるので、次式が成立
する。

【００６７】 Ｖｃｃ−ＧＮＤ＝Ｒ₁ ・Ｉ₁ ＋Ｖ_{B E 4} ＋Ｒ₄ ・Ｉ₄ ＋Ｖ_{B E 5} …（９） 式（８）および式（９）から、抵抗Ｒ４の両端の電位差
は、次のようになる。

【００６８】 Ｒ₄ ・Ｉ₄ ＝Ｖ_{B E 1} ＋Ｖ_{B E 2} ＋Ｒ₂ ・Ｉ₂ −Ｖ_{B E 4} −Ｖ_{B E 5} …（１０） 式（１０）を式（７）に代入すると、次式のようにな
る。

【００６９】 Ｖ_{D I F} ＝Ｖ_{R E F} ＝Ｖ_{B E 1} ＋Ｖ_{B E 2} −Ｖ_{B E 4} ＋Ｒ₂ ・Ｉ₂ …（１１） ここで、バイポーラトランジスタＱ５のベース・エミッ
タ間電圧Ｖ_{B E 5} はバイポーラトランジスタＱ３のベー
ス・エミッタ間電圧Ｖ_{B E 3} と抵抗Ｒ３の両端の電位差
との和でもあるので、次式が成立する。

【００７０】 Ｖ_{B E 5} ＝Ｖ_{B E 3} ＋Ｒ₃ ・Ｉ₃ …（１２） バイポーラトランジスタＱ１およびバイポーラトランジ
スタＱ３のベース電流は電流Ｉ₂ および電流Ｉ₃ に比べ
て十分に小さく、無視できるので、次式が成立する。

【００７１】 Ｉ₂ ≒Ｉ₃ …（１３） 式（１２）および式（１３）より、抵抗Ｒ２の両端の電
位差は次式のようになる。

【００７２】 Ｒ₂ ・Ｉ₂ ≒Ｒ₂ ・Ｉ₃ ＝（Ｖ_{B E 5} −Ｖ_{B E 3} ）・Ｒ₂ ／Ｒ₃ …（１４） したがって、式（１１）および（１４）より、次式が成
立する。

【００７３】 Ｖ_{R E F} ＝Ｖ_{B E 1} ＋Ｖ_{B E 2} −Ｖ_{B E 4} ＋（Ｖ_{B E 5} −Ｖ_{B E 3} ）・Ｒ₂ ／Ｒ₃ …（１５） 電源電圧Ｖｃｃの変化により各電流値は変化するが、ベ
ース・エミッタ間電圧の電流による変化は非常に小さ
い。そのため、式（１５）より、基準電圧Ｖ_{R E F} は電
源電圧Ｖｃｃの変化によらず一定となることがわかる。

【００７４】なお、上記実施例では、基準電圧発生回路
４をバイポーラトランジスタおよび抵抗を用いたバンド
ギャップリファレンス回路により構成しているが、基準
電圧発生回路４として、ＭＯＳトランジスタ等により構
成された回路を用いてもよい。

【００７５】上記の実施例の出力バッファ回路は、たと
えば図６に示されるようなＲＡＭのデータ入出力バッフ
ァに用いられるが、それに限られず、その他の種々の回
路に用いることができる。

【００７６】

【発明の効果】以上のようにこの発明によれば、バッフ
ァ手段に含まれるトランジスタの制御端子に電源電圧よ
りも低くかつ電源電圧に依存しない一定の基準電圧が供
給される。それにより、出力振幅が小さくかつ電源電圧
によらず一定となる。したがって、出力信号の切換速度
が速くなり、かつノイズが低減される。

【００７７】また、出力電流も小さくかつ電源電圧によ
らず一定となる。したがって、ノイズを低減することが
できる。

【図面の簡単な説明】

【図１】第１の実施例による出力バッファ回路の構成を
示す回路図である。

【図２】第２の実施例による出力バッファ回路の構成を
示す回路図である。

【図３】第３の実施例による出力バッファ回路の構成を
示す回路図である。

【図４】第４の実施例による出力バッファ回路の構成を
示す回路図である。

【図５】基準電圧発生回路の構成の一例を示す回路図で
ある。

【図６】一般的なＲＡＭの概略的な構成を示すブロック
図である。

【図７】従来の出力バッファ回路の構成を示す回路図で
ある。

【符号の説明】

１ プルアップ制御回路 ２ プルダウン制御回路 ３ バッファ回路 ４ 基準電圧発生回路 １１，１２，２１，２２ Ｐチャネルトランジスタ １３，１４，２３，２４ Ｎチャネルトランジスタ ３１ Ｎチャネルプルアップトランジスタ ３２ Ｎチャネルプルダウントランジスタ ３３ バイポーラトランジスタ Ｖｃｃ 電源電圧 Ｖ_{R E F} 基準電圧 なお、各図中同一符号は同一または相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡本 泰之 兵庫県伊丹市荻野１丁目132番地 大王電 機株式会社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 電源電圧よりも低い一定の基準電圧を発
   生する基準電圧発生手段と、 前記基準電圧を受け、入力信号に応答して前記基準電圧
   を制御信号として出力する制御手段と、 出力ノード、および前記制御信号に応答して前記出力ノ
   ードの電圧をプルアップまたはプルダウンするトランジ
   スタを含む出力バッファ手段とを備えた、半導体集積回
   路。
2. 【請求項２】 前記トランジスタは、電源電圧を供給す
   る電圧源と前記出力ノードとの間に接続されかつ前記制
   御信号を受ける制御端子を有するプルアップトランジス
   タを含む、請求項１記載の半導体集積回路。
3. 【請求項３】 前記トランジスタは、接地電圧を供給す
   る電圧源と前記出力ノードとの間に接続されかつ前記制
   御信号を受ける制御端子を有するプルダウントランジス
   タを含む、請求項１記載の半導体集積回路。