JP2533399B2 - センスアンプ - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、一般にセンスアンプに関し、特に、電源
電圧の変化に影響されることなく所定の動作を実行でき
るセンスアンプに関する。

［従来の技術］ 一般に、半導体メモリは、コンピュータシステムをは
じめ様々な機器に広く使用されている。半導体メモリ
は、多数のメモリセルを有し、それらに対してデータが
書込／読出される。半導体メモリの中で、とりわけダイ
ナミックランダムアクセスメモリ（DRAM）や、スタティ
ックランダムアクセスメモリ（以下「SRAM」という）が
よく使用される。一般に、DRAMやSRAMでは、多数のメモ
リセルがビット線に接続される。読出動作において、メ
モリセルのストアされたデータ信号がビット線に与えら
れ、ビット線間に微少な電位差が生じる。発生された微
少な電位差をセンスアンプがセンスし、増幅することに
よってストアされていたデータが読出される。本発明
は、２本の信号線、またはビット線間に現れた微少な電
位差を増幅するためのセンスアンプに一般に適用可能で
あるが、以下の説明ではSRAMを一例として説明する。

近年、SRAMについては、主に高速性および低消費電力
性の２つの面から要求が高まっており、これらの２つ面
から開発が進んでいる。たとえば、大型の汎用コンピュ
ータのキャッシュメモリを構成するために、高速で動作
可能なSRAM、特にエミッタ結合論理（以下「ECL」とい
う）SRAMが使用されている。ECLSRAMは、ECLレベルの論
理信号を扱うSRAMとして知られる。ECLレベルでは、入
力信号“H"が−0.9ボルト，“L"が−1.7ボルトとして規
定される。

第９図において、従来のSRAMが示される。この図で
は、説明の簡単化のために４行４列のメモリセルを有す
るメモリアレイが示される。第９図を参照して、このSR
AMは、Ｘアドレス信号に応答してワード線駆動回路2aな
いし2dを活性化するＸデコーダ１と、ワード線駆動回路
2aないし2dの出力に接続されたワード線3aないし3dと、
Ｙアドレス信号に応答してビット線選択回路5aないし5d
を活性化するＹデコーダ４と、ビット線対6aおよび6bな
いし9aおよび9bと、各ワード線3aないし3dと各ビット線
対6aおよび6bないし9aおよび9b間にそれぞれ接続された
メモリセルMC00ないしMC33とを含む。

SRAMに適用可能なメモリセルの例が、第10図および第
11図にそれぞれ示される。第10図では、高抵抗負荷型NM
OSメモリセルが示される。第11図では、CMOS型メモリセ
ルが示される。

再び第９図を参照して、各ビット線の一方端にビット
線負荷抵抗10aないし13bが接続される。各抵抗10aない
し13bは、レベルシフタ14を介して第１の電源ライン（V
cc）15に接続される。各ビット線6aないし9bの他方端
に、トランスファゲートトランジスタ16aないし19bが接
続される。各トランジスタ対16aおよび16bないし19aお
よび19bは、各２つのゲートが各ビット線選択回路5aな
いし5dの出力にそれぞれ接続される。各ビット線対6aお
よび6bないし9aおよび9bは、I/O線対20aおよび20bにそ
れぞれ接続される。

I/O線対20aおよび20bは、センスアンプ21の２つの入
力に接続される。センスアンプ21は、センスアンプ選択
回路22から発生される活性化信号SEを受けるように接続
される。センスアンプ21の２つの出力は、共通データ線
対23aおよび23bを介して出力バッファ24に接続される。
出力バッファ24は、共通データ線対23aおよび23bを介し
てECLレベルを有する信号を受ける。

I/O線対20aおよび20bの他方端は、I/O線対20aおよび2
0bの駆動のための駆動回路29に接続される。駆動回路29
は、第１の電源ライン15（Vcc）と第２の電源ライン（V
_EE）30との間に接続された４つのNMOSトランジスタ25な
いし28を含む。駆動回路29は、書込アンプ31からの出力
信号を受けるように接続される。

センスアンプ21の回路図が第12図に示される。第12図
を参照して、このセンスアンプは、２つのnpnトランジ
スタ33および34と、電流源35とを含む。トランジスタ33
は、ベースがI/O線20aに接続され、コレクタが共通デー
タ線23aに接続される。同様に、トランジスタ34は、ベ
ースがI/O線20bに接続され、コレクタが共通データ線23
bに接続される。トランジスタ33および34のエミッタは
一体接続され、かつ電流源35に接続される。電流源35
は、第２の電源ライン30に接続されたNMOSトランジスタ
36を含む。トランジスタ36は、ゲートがセンスアンプ活
性化信号SEを受けるように接続される。活性化信号SE
は、MOSレベルの電位を有する。すなわち、信号SEの
“H"は第１の電源電位を有し、“L"が第２の電源電位を
有する。

次に、第９図に示したSRAMの動作について説明する。
まず、書込動作において、入力データ信号Dinが入力バ
ッファ31′を介して書込アンプ31に与えられる。書込ア
ンプ31は、入力信号Dinを増幅し、２本の信号線32aおよ
び32bを介して、増幅された信号を駆動回路29に与え
る。駆動回路29は、与えられた信号に応答してI/O線20a
および20bをそれぞれ駆動する。Ｙデコーダ４およびビ
ット線選択回路5aないし5dがトランスファゲートトラン
ジスタ16aないし19bを選択的にONさせるので、I/O線対2
0aおよび20bの電圧がビット線対6aおよび6bないし9aお
よ9bのいずれかに選択的に与えられる。Ｘデコーダ１お
よびワード線選択回路2aないし2dによって１本のワード
線が選択され、これにより指定されたメモリセルに入力
データ信号Dinに基づく信号が書込まれる。

次に、読出動作についてより詳細に説明する。以下の
説明では、メモリセルMC00にストアされたデータが読出
される場合について述べる。Ｘデコーダ１がワード線選
択回路2aの２つの入力に低レベルの信号を与える。した
がって、ワード線3aが高レベルになる。他のワード線選
択回路2bないし2dの各２つ入力の少なくとも一方に高レ
ベルの信号が入力されるので、他のワード線3bないし3d
が低レベルになる。その結果、ワード線3aのみが選択さ
れる。

同様に、Ｙデコーダ４がビット線選択回路5aの２つの
入力に低レベルの信号を与える。したがって、ビット線
選択回路5aが高レベルの信号を出力するので、トランス
ファゲートトランジスタ16aおよび16bが導通する。その
結果、メモリセルMC00が選択されたことになる。

メモリセルMC00が選択されると、メモリセルMC00にス
トアされていたデータ信号に応答して、ビット線6aおよ
び6b間に電位差が生じる。このデータを出力バッファ24
に伝送するために、センスアンプ活性化信号SEが高レベ
ルになる。したがって、電流源35内に設けられたトラン
ジスタ36がONするので、センスアンプ21が活性化する。
メモリセルMC00にストアされたデータに応答して生じた
ビット線の電位差は、トランスファゲートトランジスタ
16aおよび16bを介してI/O線対20aおよび20bに現れる。
この電位差は、センサアンプ21により増幅された後、出
力バッファ24に与えられる。上記のような読出動作が実
行されている間は、書込増幅器の出力32aおよび32bがと
もに低レベルに固定されている。他方、書込が行われる
とき、低レベルのデータ信号を書込むべき一方のビット
線の電位が低電位にされ、他方のビット線の電位が高電
位にされる。

１つのI/O線対20aおよび20bに接続されたメモリセル
のいずれもが選択されない場合では、すべてのワード線
3aないし3dおよびビット線選択回路5aないし5dのすべて
の出力が低レベルになるので、メモリセルにストアされ
ているデータ信号はI/O線対20aおよび20bに与えられな
い。このとき、センスアンプ21を活性化させる必要がな
いので、消費電力を減じるために低レベルのセンスアン
プ活性化信号SEが与えられる。したがって、電流源35が
OFFされ、センスアンプ21が被活性状態になる。

出力バッファ24の回路図が、第13図に示される。第13
図を参照して、共通データ線23aおよび23bがそれぞれノ
ードNaおよびNbに接続される。npnトランジスタ61およ
び62により、ノードNaおよびNbの電位がクランプされ
る。クランプ電位は、ダイオード62および低電流源64に
よって決定される。したがって、共通データ線23aおよ
び23bには、信号電流が流れるがその電位は変動しな
い。

センスアンプからの信号電流は、たとえばトランジス
タ62に介して共通データ線23a流れる。したがって、抵
抗66によって電流信号が電圧信号に変換され、変換され
た電圧信号がトランジスタ76のベースに与えられる。共
通データ線23bを流れる信号電流も、抵抗65により電圧
信号に変換され、変換された電圧信号がトランジスタ67
のベースに与えられる。npnトランジスタ76,ダイオード
68,npnトランジスタ69および抵抗70によってエミッタフ
ォロワ回路が構成される。したがって、ノードN2の電圧
はトランジスタ76のベースーエミッタ間電圧V_BEだけレ
ベルシフトされる。レベルシフトされた電圧はノードN3
を介して後段のECL回路に与えられる。

ECL回路は、npnトランジスタ71,72,73および75と、抵
抗74および77とから構成される。トランジスタ75は、出
力端子Doutに接続された他の回路を駆動するのに十分な
駆動能力を有する。このECL回路の入力、すなわちトラ
ンジスタ71および72の各ベースはノードN3およびN4にそ
れぞれ接続される。トランジスタ73および抵抗74により
定電流源が構成される。したがって、ノードN3およびN4
の電位に応答して、抵抗77およびトランジスタ72の共通
接続ノードN5を介して電圧信号がトランジスタ75のベー
スに与えられる。その結果、トランジスタ75および端子
Doutを介して出力データ信号が出力される。

［発明が解決しようとする課題］ 従来から、ECLSRAMの電源として、２つの電圧レベル
が使用されている。すなわち、電源V_EEとして、−4.5ボ
ルトおよび−5.2ボルトが使用される（Vccは０ボルトに
設定される）。これに加えて、SRAMのような半導体メモ
リは前述のように様々な機器の中に使用されるので、電
源電圧レベルが変動することがしばしばある。電源電圧
レベルが変化または変動すると、次にような不都合が生
じる。

すなわち、第12図に示したセンスアンプにおいて、電
流源35内のトランジスタ36のゲート−ソース間電圧が電
源ライン30の電圧の変化または変動にしたがって変化す
る。このことは、トランジスタ33および34を介して共通
データ線23aおよび23bに流れる電流の変化を引起こす。
共通データ線23aおよび23bを流れる信号電流の変化は、
第13図に示した出力バッファにおけるデータの読出誤り
をもたらす。すなわち、共通データ線23aおよび23bに流
れる信号電流が変化することは、各トランジスタ61およ
び62に流れる電流が変化することを意味する。その結
果、抵抗65および66の作用により各ノードN1およびN2の
電位が変化する。特にノードN0の電位よりもノードN1お
よびN2の電位が下がることがあり、トランジスタ61およ
び62が飽和領域において動作することになる。したがっ
て、トランジスタ61および62のスイッチング速度が減じ
られる。これに加えて、ノードN1およびN2における電位
の変化または変動がデータ信号の読出誤りをもたらすこ
とも指摘される。なぜなら、トランジスタ67および76
は、ノードN1およびN2の電位に応答して動作するので、
後段のECL回路が誤動作するかもしれないからである。

したがって、この発明の１つの目的は、センスアンプ
において、電源電圧の変化により誤った読出動作が起き
るのを防ぐことである。

この発明のもう１つの目的は、センスアンプにおい
て、電源電圧の変化により読出速度が低下するのを防ぐ
ことである。

［課題を解決するための手段］ この発明に係るセンスアンプは、２本の信号線間に発
生された電位差信号を電流信号に変換する電位差電流変
換手段と、電源電圧の変化に依存することなく予め定め
られた一定の電圧を発生する定電圧源と、定電圧源から
発生された定電圧に基づいて一定の電流を供給する定電
流源と、電位差電流変換手段から出力された電流信号に
応答して、電圧信号を発生する電流電圧変換手段とを含
む。定電流源は、センスアンプを活性化するための活性
化信号に応答して、一定の電流を電位差電流変換手段に
供給する。この定電流源は、定電圧源から発生される一
定の電圧を受けて第１の定電流を発生する定電流発生手
段と、定電流発生手段によって発生した第１の定電流を
受けて、第１の定電流の倍数である第２の定電流を発生
して一定の電流として電位差電流変換手段に供給するカ
レントミラー手段と、カレントミラー手段に接続され、
活性化信号に応じてカレントミラー手段を活性化する活
性化手段とを含んでいる。カレントミラー手段は、第１
および第２の電源と、第１の電源に接続され、かつ定電
流発生手段によって発生した第１の定電流を受ける第１
のカレントミラー回路と、第２の電源に接続され、かつ
第１カレントミラー回路から出力される電流を受けて第
２の定電流を発生する第２のカレントミラー回路とを有
している。

［作用］ この発明におけるセンスアンプでは、定電流源が定電
圧源から発生された定電圧に基づいて一定の電流を電位
差電流変換手段に供給するので、電源電圧が変化しても
変換された電流信号は影響されない。また、定電流源
は、電源電圧の変化に対して比較的安定である定電流性
を有するカレントミラー手段によって構成されているた
め、より安定な定電流を電位差電流変換手段に供給する
ことができる。したがって、電流電圧変換手段がその影
響を受けていない電流信号に応答して動作することがで
きるので、電流信号の読み誤りの発生が防がれる。

［発明の実施例］ この発明の一実施例を示す差動増幅型センスアンプが
第１図に示される。第１図を参照して、このセンスアン
プは、npnトランジスタ33および34によって構成されたE
CL回路と、ECL回路に一定の電流を供給する定電流供給
回路35aと、電源電圧の変化に影響されない定電圧を発
生する定電圧発生回路90とを含む。定電流供給回路35a
は、第１の電源ライン（Vcc）15と第２の電源ライン（V
_EE）30との間に接続されたPMOSトランジスタ42,43,50,N
MOSトランジスタ44,45,npnトランジスタ51,および抵抗5
2を含む。トランジスタ42および43によって第１のカレ
ントミラー回路が構成され、トランジスタ44および45に
よって第２のカレントミラー回路が構成される。トラン
ジスタ42はダイオード接続される。すなわち、トランジ
スタ42はゲートおよびドレインが一体接続される。トラ
ンジスタ44もダイオード接続される。トランジスタ51の
ベースは、定電圧発生回路90から定電圧V_CS1を受けるよ
うに接続される。したがって、トランジスタ51および抵
抗52によって定電流源39が構成される。第１および第２
のカレントミラー回路の間、すなわちトランジスタ42と
44との間に接続されたトランジスタ50は、カレントスイ
ッチを構成する。トランジスタ50のゲートはセンスアン
プ活性化信号▲▼を受けるように接続される。

定電圧発生回路90は、第１の電源ライン15と第２の電
源ライン30との間に接続された、npnトランジスタQ1な
いしQ5と、抵抗R1ないしR4とを含む。この回路90による
定電圧の発生についての詳細は後で説明する。

読出動作において、I/O線対20aおよび20b間にメモリ
セルにストアされたデータ信号に基づく電圧差が得られ
たとき、低レベルのセンスアンプ活性化信号▲▼が
与えられる。したがって、トランジスタ50が信号▲
▼に応答してONする。定電流源39の流入する定電流は、
トランジスタ42のドレイン電流として流れる。その結
果、トランジスタ42のゲート−ソース間電圧が固定され
る。トランジスタ43は、ゲートがトランジスタ42のゲー
トに接続されているので、トランジスタ42のドレイン電
流の実数倍の値を有するドレイン電流がトランジスタ43
を介して流れる。その結果、トランジスタ43のドレイン
電流の電源電圧依存性は、第１のカレントミラー回路の
作用により定電流源39の電源電圧依存性と等しくなる。
すなわち、定電流発生回路90により発生される定電圧V
_CS1が電源電圧の変化または変動によって影響されない
ので、定電流源39が供給する定電流も影響されない。し
たがって、トランジスタ43を流れるドレイン電流も電源
電圧レベルの変化により影響されないことになる。

各トランジスタ42および43をそれぞれ流れるドレイン
電流の比は、各トランジスタのチャネル幅の比によって
決まる。これに加えて、トランジスタ44および45によっ
て構成された第２のカレントミラー回路の作用により、
トランジスタ45を流れるドレイン電流の値は、トランジ
スタ44を流れる電流、すなわちトランジスタ43を流れる
電流の実数倍になる。各トランジスタ44および45にそれ
ぞれ流れるドレイン電流の比は、この場合において各ト
ランジスタ44および45のチャネル幅の比によって決ま
る。

第１および第２のカレントミラー回路の定電流性は、
電源電圧の変化に対して比較的安定であるため、定電流
源39が電源電圧依存性をほとんど有しない場合におい
て、この定電流供給回路35aは安定な定電流を供給する
ことができる。

読出動作が実行されないとき、高レベルのセンスアン
プ活性化信号▲▼が与えられるので、トランジスタ
50がOFFする。したがって、第２のカレントミラー回路
に電流が供給されないので、この定電流供給回路35aがO
FFする。その結果、このセンスアンプの非活性化状態に
おける消費電力が減じられる。

定電圧発生回路90により発生される定電圧V_CS1は、電
源電圧の変化または変動によらず一定のレベルに保持さ
れる。すなわち、定電圧V_cs1と第２の電源V_EEとの間の
電位差V_DIF（＝V_CS1−V_EE）が一定レベルに保持され
る。この点について以下に説明する。以下の説明では、
抵抗R1ないしR4の抵抗値をR1ないしR4とし、各抵抗R1な
いしR4をそれぞれ流れる電流をI1ないしI4とする。これ
に加えて、各トランジスタQ1ないしQ5の各ベース−エミ
ッタ間電圧をそれぞれV_BE1ないしV_BE5で表わす。また、
各トランジスタの電流増幅率が十分大きく設定されてい
るので、ベース電流が無視できるものと仮定する。

出力電圧V_CS1と電源V_EEとの間の電位差V_DIFは、トラ
ンジスタQ5のベース−エミッタ間電圧V_BE5と抵抗R4の両
端間の電圧との和となるので、次のように表わされる。

V_DIF＝V_CS1−V_EE ＝V_BE5＋R4・I4 …（１） 第１の電源Vccと第２の電源V_EEの電位差は、抵抗R1の
両端の電圧と、トランジスタQ2のベース−エミッタ間電
圧V_BE2と、抵抗R2の両端の電圧と、トランジスタQ1のベ
ース−エミッタ間電圧V_BE1との和であるので、次のよう
になる。

Vcc−V_EE＝R1・I1＋V_BE2 ＋R2・I2＋V_BE1 …（２） VccとV_EEの電位差は、抵抗R1の両端の電圧と、トラン
ジスタQ4のベース−エミッタ間電圧V_BE4と、抵抗R4の両
端の電圧と、トランジスタQ5のベース−エミッタ間電圧
V_BE5との和でもあるので、次のようになる。

Vcc−V_EE＝R1・I1＋V_BE4 ＋R4・I4＋V_BE5 …（３） 式（２）および（３）から、抵抗R4の両端の電圧は、
以下のようになる。

R4・I4＝V_BE1＋V_BE2＋R2・I2 −V_BE4−V_BE5 …（４） 式（４）を式（１）に代入することにより、 V_DIF＝V_BE1＋V_BE2−V_BE4 ＋R2・I2 …（５） ここで、トランジスタ５のベース−エミッタ間電圧V
_BE5は、V_BE3と抵抗R3の両端の電圧との和でもあるの
で、次式が成り立つ。

V_BE5＝V_BE3＋R3・I3 …（６） 各トランジスタQ1およびQ3のベース電流は、電流I2お
よびI3と比較して十分に小さいので、無視することがで
きる。また、I2およびI3について次式の関係が成り立
つ。

I2≒I3 …（７） 式（６）および（７）より、抵抗R2の両端の電圧は、
以下のように表わされる。

R2・I2≒R2・I3 ＝（V_BE5−V_BE3）・R2/R3 …（８） 式（８）を式（５）に代入することにより、 V_DIF＝V_BE1＋V_BE2−V_BE4 ＋（V_BE5−V_BE3）・R2/R3 …（９） 電源電圧の変化により、各電流値I1ないしI4が変化す
るが、各トランジスタのベース−エミッタ間電圧V_BEの
変化は非常に小さい。したがって、式（９）より、電位
差V_DIFは電源電圧の変化に影響されることなく一定に保
持されることが理解される。

したがって、電源電圧レベルが変化または変動して
も、第１図に示した定電流供給回路35から一定の電流が
トランジスタ33および34に供給されるので、共通データ
線23aおよび23bに流れる信号電流が一定の値になる。そ
の結果、第13図に示した出力バッファ24において、ノー
ドN1およびN2における電位が電源電圧レベルの変化また
は変動にしたがって変化しないので、トランジスタ67お
よび76の誤動作が防がれる。このことは、出力バッファ
24においてデータの読み誤りが生じないことを意味す
る。これに加えて、ノードN3の電位よりもノードN1およ
びN2の電位が下がることが防がれるので、トランジスタ
61および62が飽和されない。すなわち、トランジスタ61
および62が非飽和領域で動作するので、所定のスイッチ
イング速度が確保される。すなわち、電源電圧の変化に
より、読出速度が低下するのが防がれる。

次に、第２図ないし第８図を参照して、この発明の他
の実施例について説明する。第２図に示したセンスアッ
プ２は、第１図に示したPMOSトランジスタ42および43な
らびNMOSトランジスタ44および45の代わりに、pnpトラ
ンジスタ46および47ならびnpnトランジスタ48および49
が連用される。

第３図を参照して、第１図に示した第２のカレントミ
ラー回路を構成するNMOSトランジスタ44および45の代わ
りに、npnトランジスタ48および49が接続される。

第４図を参照して、２つのECL回路に定電流を供給す
ることが可能な定電流供給回路35dが示される。npnトラ
ンジスタ33aおよび34aによって第１のECL回路が構成さ
れ、npnトランジスタ33bおよび34dによって第２のECL回
路が構成される。第１のECL回路は、I/O線対20aおよび2
0bと、共通データ線対23aおよび23bとに接続される。同
様に、第２のECL回路も、第２のI/O線対20cおよび20d
と、第２の共通データ線対23cおよび23dとに接続され
る。定電流供給回路35dは、第３図に示した回路35cに加
えて、２つのPMOSトランジスタ42bおよび50bと、npnト
ランジスタ48bおよび49bとを含む。すなわち、トランジ
スタ48bおよび49bによって、カレントミラー回路が構成
される。トランジスタ50aは、ゲートが第１のセンスア
ンプ活性化信号▲▼を受けるように接続される。
同様に、トランジスタ50bも、ゲート第２のセンスアン
プ活性化信号▲▼を受けるように接続される。

トランジスタ42aおよび43によって第１のカレントミ
ラー回路が構成される。トランジスタ48aおよび49aによ
って第２のカレントミラー回路が構成される。トランジ
スタ42aおよび42bによって第３のカレントミラー回路が
構成される。トランジスタ48bおよび49bによって第４の
カレントミラー回路が構成される。電流源39は、第１お
よび第３のカレントミラー回路により共通に使用され
る。

第５図に示した定電流供給回路35fでは、第１図に示
したPMOSトランジスタ50の代わりに、２つのpnpトラン
ジスタ40および41が使用される。すなわち、トランジス
タ42と定電流源39との間にトランジスタ40が接続され、
トランジスタ40のエミッタと第１の電源ライン15との間
にトランジスタ41が接続される。トランジスタ41は、ベ
ースが基準電位V_BBを受けるように接続される。トラン
ジスタ40は、ベースがセンスアンプ活性化信号▲▼
を受けるように接続される。

動作において、トランジスタ40および41により信号▲
▼の電位と基準電位V_BBとが比較される。比較結果
に基づいて、トランジスタ40がONし、回路35fによる定
電の供給が開始される。したがって、センスアンプが活
性化される。

第６図に示した定電流供給回路35gは、第５図に示し
たトランジスタ42ないし45の代わりに、pnpトランジス
タ46および47と、npnトランジスタ48および49とを使用
する。

第７図に示した定電流供給回路35hは、第５図に示し
たトランジスタ44および45の代わりに、npnトランジス
タ48および49を使用する。

第８図に示した定電流供給回路35eも、第４図に示し
たものと同様に２つのECL回路に定電流を供給すること
ができる。この定電流供給回路35eは、基本的に第７図
に示した回路35hが利用されている。トランジスタ40a
は、ベースがセンスアンプ活性化信号SE0′を受けるよ
うに接続される。トランジスタ40bは、ベースがセンス
アンプ活性化信号SE1′を受けるように接続される。

第２図ないし第８図にそれぞれ示された各定電流供給
回路35bないし35eは、第１図に示した回路35aと同様の
効果を有することが指摘される。すなわち、これらの回
路35bないし35hは、電源電圧の変化または変動により誤
った読出動作が行われるのを防ぐことに貢献する。これ
に加えて、読出速度が低下されることをも防ぐことがで
きる。

［発明の効果］ 以上のように、この発明によれば、電源電圧の変化に
依存されない定電圧の基づいて一定の電流を供給する定
電流源を設けたので、電流電圧変換手段における誤った
読出動作の発生が防がれる。

【図面の簡単な説明】

各第１図ないし第８図は、それぞれこの発明の実施例を
示すセンスアンプの回路図である。第９図は、従来のSR
AMのブロック図である。各第10図および第11図は、それ
ぞれ第９図に示したメモリセルの例を示す回路図であ
る。第12図は、従来のセンスアンプの回路図である。第
13図は第９図に示した出力バッファの回路図である。 図において、20a,20bはI/O線、23a,23bは共通データ
線、35aないし35hは定電流供給回路、39は定電流源、90
は定電圧発生回路である。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】２本の信号線間に発生された微少な電位差
   を増幅するセンスアンプであって、 前記２本の信号線に接続され、前記２本の信号線間に発
   生された電位差信号を電流信号に変換する電位差電流変
   換手段と、 電源電圧の変化に依存することなく予め定められた一定
   の電圧を発生する定電圧源と、 前記定電圧源から発生された前記一定の電圧に基づいて
   一定の電流を発生する定電流源と、 前記センスアンプを活性化するための活性化信号を発生
   する手段とを備え、 前記定電流源は、前記活性化信号に応答して前記一定の
   電流を前記電位差電流変換手段に供給し、 前記電位差電流変換手段から出力された電流信号に応答
   して、電圧信号を発生する電流電圧変換手段をさらに備
   え、 前記定電流源は、 前記定電圧源から発生される前記一定の電圧を受けて第
   １の定電流を発生する定電流発生手段と、 前記定電流発生手段によって発生した前記第１の定電流
   を受けて、前記第１の定電流の倍数である第２の定電流
   を発生して前記一定の電流として前記電位差電流変換手
   段に供給するカレントミラー手段と、 前記カレントミラー手段に接続され、前記活性化信号に
   応じて前記カレントミラー手段を活性化する活性化手段
   とを含み、 前記カレントミラー手段は、 第１および第２の電源と、 前記第１の電源に接続され、かつ前記定電流発生手段に
   よって発生した前記第１の定電流を受ける第１のカレン
   トミラー回路と、 前記第２の電源に接続され、かつ前記第１のカレントミ
   ラー回路から出力される電流を受けて前記第２の定電流
   を発生する第２のカレントミラー回路とを有する、セン
   スアンプ。