DE10145556C2 - Bewerter für Halbleiterspeicher - Google Patents

Bewerter für Halbleiterspeicher

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Description

Die vorliegende Erfindung betrifft einen Bewerter für einen Halbleiterspeicher nach dem Oberbegriff des Patentanspruches 1. Ein solcher Bewerter besteht insbesondere aus einer erster MOS-Bewerterstufe eines ersten Leitungstyps mit zwei kreuzge­ koppelten ersten und zweiten MOS-Transistoren des ersten Lei­ tungstyps, die mit ihren Source-Drain-Strecken parallel zu­ einander und in Reihe zu einem mit einer ersten Spannung be­ takteten und mit Versorgungspotenzial beaufschlagten dritten MOS-Transistor des ersten Leitungstyps liegen.
Ein ähnlicher Bewerter mit nur einer Bewerterstufe aus aller­ dings Bipolartransistoren ist aus der US 5,687,127 A bekannt.
Ein bevorzugter Halbleiterspeicher ist ein DRAM (Dynamic Ran­ dom Access Memory bzw. dynamischer Schreib-/Lesespeicher). Eine DRAM-Zelle besteht bekanntlich aus einer Kapazität, in der der Zellinhalt gespeichert wird, und einem MOS-Auswahl- oder Trenntransistor. Zur Bewertung eines aus der Kapazität ausgelesenen Lesesignales werden sogenannte Bewerter oder Le­ severstärker eingesetzt. Diese sind regelmäßig in der CMOS- Technik ausgeführt.
Ein idealer Bewerter sollte positive und negative Differenz­ signale mit beliebig kleinem Betrag auswerten können, sofern die gesamte Schaltungsanordnung des DRAMs einschließlich Bit­ leitungen und Referenzleitungen vollkommen symmetrisch ist. In der Praxis treten tatsächlich jedoch immer kleine Unter­ schiede der Auswahltransistoren und der Bitleitungen auf, welche letztlich einen Offset des Bewerters verursachen. Dies hat zur Folge, dass ein Lesesignal ΔVS größer als eine Off­ setspannung ΔV0 sein muss, um einen Zellinhalt sicher als "1" oder "0" erkennen zu können.
Den größten Beitrag zum Offset liefern die Transistoren des Bewerters, was durch Streuungen von deren geometrischen Dimensionen und ihrer elektrischen Parameter bedingt ist. Pro­ blematisch ist nun, dass diese Streuungen bei der Skalierung der Transistoren immer mehr zunehmen. Dies hat zur Folge, dass die Offsetspannung eines CMOS-Bewerters zwischen 5 mV und 10 mV liegt und nicht weiter verbessert werden kann.
Fig. 5 zeigt schematisch einen Ausschnitt eines DRAMs mit ei­ ner Wortleitung WL, Bitleitungen BL, BL, einer Speicherzelle Z aus einem Speicherkondensator CS und einem Auswahl- oder Trenntransistor T, einer Referenzzelle RZ und einem Bewerter bzw. Verstärker BW. Das Vorladen der Bitleitungen BL, BL auf ein Vorladepotenzial VP erfolgt über eine Vorladeschaltung VS.
Das Schreiben und Lesen eines DRAMs erfolgt durch Ansteuern der Auswahltransistoren T über die Wortleitung WL. Speziell beim Lesen erfolgt ein Ladungsausgleich zwischen der Kapazi­ tät des Speicherkondensators CS und der parasitären Kapazität der Bitleitung BL, wodurch ein Lesesignal ΔVS auf der Bitlei­ tung BL erzeugt wird.
An einer Bitleitung sind nun bekanntlich zahlreiche Speicher­ zellen Z angeschlossen. Bei einem Lesevorgang wird aber nur jeweils eine Speicherzelle hiervon angesprochen. Die Bitlei­ tung selbst besitzt eine parasitäre Kapazität, welche von der Leiterbahn der Bitleitung und vor allem von den Diffusionsge­ bieten und den Überlappungskapazitäten der mit ihr verbunde­ nen Auswahltransistoren verursacht wird.
Vor einem Lesevorgang wird die Bitleitung BL auf einen Span­ nungspegel bzw. das Vorladepotential VP durch die Vorlade­ schaltung VS vorgeladen. Die Ladung der Zelle Z bewirkt dann beim Lesevorgang eine Spannungsänderung ΔVBL auf der Bitlei­ tung BL. Diese Spannungsänderung ΔVBL ist gegeben durch:
ΔVBL = (VS - VP)(Cs/(CS + CBL))
mit
CBL = Bitleitungskapazität
VS = Spannung in der Speicherzelle
Ein Spannungspegel von 0 V entspricht beispielsweise einer logischen "0" und wird als "Low-Pegel" bezeichnet. Die Ver­ sorgungsspannung von DRAMs soll auf VCC (beispielsweise 3,3 V) liegen. Dies ist dann ein "High-Pegel", welcher einer logischen "1" entspricht. Wird als High-Pegel die Vorla­ despannung VP für die Bitleitung BL gewählt, so erhält man nur beim Lesen einer "0" eine Spannungsänderung. Liegt die Bitleitung BL auf Low-Pegel, so erzeugt nur eine logische "1" ein Signal.
Bei Megabit-/Gigabit-Speichern in CMOS-Technologie wird häu­ fig der so genannte "Mid-Pegel" als Vorladespannung VP der Bitleitung BL bevorzugt. Dieser Pegel entspricht der halben Versorgungsspannung VCC. Damit werden sowohl beim Lesen einer "1" als auch beim Lesen einer "0" Spannungsänderungen auf der Bitleitung erhalten, welche vom Betrag her ungefähr gleich groß sind, aber ein verschiedenes Vorzeichen besitzen. Grund­ sätzlich sind aber auch noch andere Pegel als die Vorla­ despannung VP möglich.
Die Kapazität CS der Speicherzelle Z ist deutlich kleiner als die (parasitäre) Kapazität der Bitleitung BL. In der Regel liegt hier ein Verhältnis zwischen 1 : 7 und 1 : 15 vor. Der Ladungsausgleich beim Lesen bewirkt deshalb ein kleines Si­ gnal ΔVBL auf der Bitleitung BL, das durch Störungen und Un­ symmetrien von Bitleitungen, Transistoren und Bewerter noch zusätzlich verringert wird. Das Bewerten der gelesenen Infor­ mation geschieht durch einen Vergleich des auf der Bitleitung erzeugten Spannungspegels VBL mit einer Referenzspannung VRef.
Das Lesesignal ΔVS, das auf die Eingänge des Bewerters B ge­ geben wird, ist also das Differenzsignal:
ΔVS = VBL - VRef
Für die Erzeugung des Referenzsignales wird gewöhnlich eine zweite Bitleitung mit nicht angewählten Speicherzellen einge­ setzt. Dies hat die Vorteile, dass für zwei Bitleitungen nur ein Bewerter notwendig ist und die kapazitiven Lasten an bei­ den Verstärkereingängen ungefähr gleich groß sind. Störungen, die auf beide Bitleitungen einwirken, verändern das Diffe­ renzsignal ΔVS nicht. Die Referenz-Bitleitung erhält einen Referenz-Spannungspegel VRef, der möglichst genau zwischen den Pegeln liegt, die beim Lesen von "0" bzw. "1" auf der Bitlei­ tung BL entstehen. Beim Mid-Pegel-Konzept kann die Vorla­ despannung VCC/2 als Referenz verwendet werden. Beim High- oder Low-Pegel-Konzept wird die Referenzspannung mithilfe so genannnter Referenzzellen oder Dummy-Zellen erzeugt.
Der Bewerter muss das kleine Differenzsignal ΔVS verstärken. Er sollte aber aus möglichst wenigen Bauelementen bestehen, um den Platzbedarf so gering als möglich halten zu können. Da nun für jedes Bitleitungspaar ein Bewerter erforderlich ist, muss dieser in dem damit vorgegebenen kleinen Bitleitungsras­ ter untergebracht werden. Als beste Lösung hat sich bisher eine Schaltung durchgesetzt, die im einfachsten Fall nur aus zwei kreuzgekoppelten MOS-Transistoren T1, T2 mit Source S, Drain D und Gate G besteht, wie dies in Fig. 6 gezeigt ist. Diese Schaltung kann als "getaktetes Flip-Flop" angesehen werden, da sie - gesteuert durch ein Taktsignal VSA, das an den Sources S der Transistoren T1, T2 liegt - in einen defi­ nierten Zustand kippt. Ist das Flip-Flop perfekt symmetrisch, so hängt die Richtung des Kippens nur vom Vorzeichen der Spannungsdifferenz ΔVS (= V1 - V2) ab, welche anfangs an den zwei Eingangsknoten 1, 2 des Bewerters anliegt.
Die Signalverstärkung soll im Folgenden kurz am Beispiel ei­ nes aus n-Kanal-MOS-Transistoren bestehenden Flip-Flops er­ läutert werden.
Der Verlauf von Spannungen V1 bzw. V2 an den Eingangsnoten 1, 2 ist in der Fig. 7 schematisch dargestellt: Während des Le­ sens besitzt die gemeinsame Source S der beiden kreuzgekop­ pelten Transistoren T1, T2 einen genügend hohen Spannungspe­ gel des Taktsignales VSA, um beide Transistoren T1, T2 sper­ ren zu können. Nachdem das Lesesignal zwischen den beiden Knoten 1, 2 gebildet wurde, erfolgt die Aktivierung des Be­ werters BW durch Absenken des an den Sources S liegenden Taktsignales VSA. Dadurch beginnen die beiden Transistoren T1, T2 zu leiten. Unter der Voraussetzung, dass beide Transi­ storen T1, T2 eine identische Dimensionierung und gleiche Pa­ rameter besitzen, fließt ein größerer Strom durch den Transi­ stor mit höherer Spannung am Gate G. Der mit dessen Drain D verbundene Knoten wird dann schneller entladen als der andere Knoten, wenn die kapazitiven Lasten der Knoten 1, 2 gleich sind. Die Spannungsdifferenz ΔVS vergrößert sich dadurch. Dies hat wiederum einen wachsenden Unterschied der Ströme zur Folge. Schließlich ist noch ein Transistor leitend, im Bei­ spiel der Fig. 6 und 7 der Transistor T2, welcher die zugehö­ rige Leitung BL bis auf 0 V entlädt. Die Spannung der anderen Leitung BL sinkt dagegen bei ausreichend hohem Anfangssignal insgesamt nur wenig ab.
Der Lesevorgang wirkt destruktiv für den Inhalt der Speicher­ zelle. Daher muss in diese der ursprüngliche Spannungspegel zurückgeschrieben werden.
Ein Flip-Flop aus n-Kanal-MOS-Transistoren (vgl. Fig. 6) er­ zeugt - wie oben erläutert wurde - auf einer der beiden Bit­ leitungen den Low-Pegel ("0"). Um auf der anderen Leitung die Spannung auf einen vollen High-Pegel ("1") anzuheben, ist ei­ ne zusätzliche Schaltung nötig, für die in bevorzugter Weise ein p-Kanal-MOS-Flip-Flop mit Transistoren T3, T4 (vgl. Fig. 8) eingesetzt wird, sodass die CMOS-Technologie verwen­ det werden kann. Die beiden Transistoren T3 und T4 sind wie die Transistoren T1 und T2 kreuzgekoppelt. An den Transisto­ ren T1, T2 liegt ein Taktsignal VSAN, während die Transistoren T3, T4 mit einem Taktsignal VSAP beaufschlagt sind.
Der Pegel der gemeinsamen Sources der Transistoren T3, T4 wird von einer niederen Spannung, die gewährleistet, dass beide Transistoren T3, T4 beim Lesen sperren, auf die Versor­ gungsspannung VCC angehoben, wodurch die Bitleitung mit dem höheren Pegel, im Beispiel von Fig. 8 die Bitleitung BL, bis auf die Versorgungsspannung VCC aufgeladen wird, wie dies aus Fig. 9 zu ersehen ist, die den zeitlichen Verlauf der Span­ nung an den Knoten 1, 2 veranschaulicht.
Nachdem der Inhalt in die Speicherzelle Z zurückgeschrieben wurde, wird der Auswahltransistor T abgeschaltet, und die Bitleitungen BL, BL erhalten ihren Vorladepegel, um für den nächsten Lesevorgang bereit zu sein.
Um sicherzustellen, dass ein Lesesignal ΔVS auf jeden Fall größer als die Offset-Spannung ΔV0 ist, was Voraussetzung für eine zuverlässige Bewertung des Zellinhaltes ist, wird bisher die Kapazität der Speicherzellen so groß gewählt, dass das Lesesignal auf jeden Fall größer als die Offset-Spannung des Bewerters ist. Dies steht aber einer Miniaturisierung des DRAMs entgegen.
Es ist somit Aufgabe der vorliegenden Erfindung, einen Bewer­ ter anzugeben, der auch kleinste Lesesignale zuverlässig zu detektieren vermag und eine hohe Integrationsdichte erlaubt.
Diese Aufgabe wird bei einem Bewerter der eingangs genannten Art erfindungsgemäß durch die im kennzeichnenden Teil des Pa­ tentanspruches 1 genannten Merkmale gelöst. Der erfindungsgemäße Bewerter hat insbesondere eine zweite Bipolar- Bewerterstufe aus zwei kreuzgekoppelten ersten und zweiten Bipolar-Transistoren mit Basiszonen des ersten Leitungstyps, die mit ihren Kollektor-Emitter-Strecken parallel zueinander und in Reihe zu einem mit einer zweiten Spannung getakteten und mit Bezugspotenzial beaufschlagten dritten Bipolar-Transistor liegen, und eine die zweite Bewerterstufe von der ersten Be­ werterstufe trennende Trennstufe aus zwei vierten und fünften MOS-Transistoren des zweiten Leitungstyps, die mit ihren Ga­ tes zusammengeschaltet sind, wobei der vierte MOS-Transistor in Reihe zum ersten MOS-Transistor und ersten Bipolar- Transistor und der fünfte MOS-Transistor in Reihe zum zweiten MOS-Transistor und zweiten Bipolar-Transistor liegen. Der er­ ste Leitungstyp ist dabei vorzugsweise der p-Leitungstyp.
Der erfindungsgemäße Bewerter verwendet also vorzugsweise npn-Bipolartransistoren. Diese zeichnen sich durch eine hohe Empfindlichkeit, eine gute Verstärkung und eine große Schnel­ ligkeit für beispielsweise einen Versorgungsspannungsbereich, der größer als 0,7 V ist, aus. Mit diesem Bewerter können sehr kleine Lesesignale bewertet werden. Die Empfindlichkeit des Bewerters liegt dabei bei etwa 1 mV, was darauf zurückzu­ führen ist, dass die Offset-Spannung von npn-Bipolar- Transistoren mit etwa 1 mV um einen Faktor 5 bis 10 kleiner als diejenige von MOS-Transistoren ist. Das Layout des Bewer­ ters lässt sich ohne weiteres sehr gut in ein Zellenfeld in­ tegrieren. Ein simulierter Bewertungsvorgang dauert bei einer Versorgungsspannung von etwa 1,5 V circa 7 ns und bei einer Versorgungsspannung von 0,7 V circa 14 ns.
Der erfindungsgemäße Bewerter lässt sich ohne weiteres bei DRAMs, SRAMs und Flash EPROMs usw. einsetzen. Sein wesentli­ cher Vorteil liegt darin, dass er gegenüber bisherigen Bewer­ tern ein wesentlich kleineres Lesesignal ΔVS auszuwerten ver­ mag. Durch den Einsatz der Bipolar-Transistoren kann die relativ hohe Offset-Spannung ΔV0 von Bewertern in CMOS- Technologie überwunden werden.
Letzlich wird bei dem erfindungsgemäßen Bewerter das sehr kleine Lesesignal ΔVS zuerst mit der zweiten Bipolar- Bewerterstufe aus vorzugsweise npn-Bipolar-Transistoren be­ wertet und verstärkt und sodann in einem anschließenden Schritt, wenn das Lesesignal bereits auf einige hundert mV verstärkt ist, mit der ersten MOS-Bewerterstufe wieder zum High-Pegel gebracht.
Daraus ergeben sich bedeutsame Vorteile:
Mit den vorzugsweise npn-Bipolar-Transistoren lässt sich die Offset-Spannung ΔV0 auf etwa 1 mV drücken, was um einen Fak­ tor 5 bis 10 niedriger als bei MOS-Transistoren ist.
Die Spannungsverstärkung a0 ist bei MOS-Transistoren vom Drain-Source-Strom IDS abhängig, während die Spannungsver­ stärkung a0 bei Bipolar-Transistoren unabhängig vom Strom und konstant ist.
Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert. Es zeigen:
Fig. 1a und 1b Schaltbilder des erfindungsgemäßen Bewer­ ters (Fig. 1a) bzw. eines herkömmlichen Bewerters (Fig. 1b),
Fig. 2 eine npn-Bewerterstufe und eine p-MOS- Bewerterstufe mit zwei Zellenfeldern,
Fig. 3 ein prinzipielles Layout des erfindungs­ gemäßen Bewerters mit einer npn- Bewerterstufe,
Fig. 4 den Verlauf von simulierten Spannungen auf Bitleitungen bei einem Lesesignal von 5 mV für den erfindungsgemäßen Bewerter,
Fig. 5 eine vereinfachte schematische Darstel­ lung eines Zellenfeldes,
Fig. 6 die Schaltung eines bestehenden einfachen Bewerters,
Fig. 7 den Spannungsverlauf beim Bewerter von Fig. 6,
Fig. 8 einen CMOS-Bewerter, und
Fig. 9 den Spannungsverlauf beim Bewerter von Fig. 8.
Die Fig. 5 bis 9 sind bereits eingangs erläutert worden. In den Fig. 1 bis 4 werden für einander entsprechende Bauteile jeweils die gleichen Bezugszeichen verwendet wie in den Fig. 5 bis 9.
Durch theoretische Überlegungen kann gezeigt werden, dass die Streuung des Offset-Spannungen durch den Faktor (UGS - UTn)/2 bestimmt sind, der bei MOS-Transistoren in der Größenordnung von etwa 500 mV liegt, wobei UGS die Gate-Source-Spannung und UTn die Einsatzspannung des MOS-Transistors bedeuten. Bei Bipolar-Transistoren hat der entsprechende Faktor bei Raum­ temperatur eine Größe von etwa 26 mV.
Damit haben MOS-Transistoren eine um wenigstens eine Größen­ ordnung höhere Offset-Spannung als Bipolar-Transistoren. Zu­ sätzlich kommt noch die Streuung in der Einsatzspannung ΔUTn hinzu, welche bei Bipolar-Transistoren grundsätzlich nicht vorhanden ist.
Würde bei MOS-Transistoren der Faktor (UGS - UTn), der auch als so genannte "Overdrive-Spannung" bezeichnet wird, verrin­ gert werden, so würde eine erhebliche Stromreduzierung ein­ treten, was den MOS-Transistor sehr langsam machen würde, so­ dass er den meisten Anforderungen nicht mehr genügen könnte.
In der Praxis liegt die Offset-Spannung bei Bipolar- Transistoren im Bereich von 1 mV, während sie bei MOS- Transistoren in der Größenordnung von 5 mV liegt.
Weiterhin kann gezeigt werden, dass bei einem Bipolar- Transistor dessen Verstärkung a0 unabhängig vom Kollektor­ strom und damit auch von der Geometrie des Transistors ist. Werden die Werte der Verstärkung a0 von Bipolar-Transistoren und MOS-Transistoren verglichen, so zeigt sich, dass die Ver­ stärkung a0 bei Bipolar-Transistoren wesentlich größer als bei MOS-Transistoren ist.
In den Fig. 1a und 1b sind ein erfindungsgemäßer Bewerter (Fig. 1a) und ein herkömmlicher Bewerter (Fig. 1b) nebenein­ ander dargestellt. Aus einem Vergleich der Fig. 1a und 1b ist zu sehen, dass bei dem erfindungsgemäßen Bewerter der n-MOS- Schaltungsteil mit den Transistoren T1, T2 vollkommen durch einen Schaltungsteil mit zwei npn-Bipolar-Transistoren 3, 4 sowie einem Schalttransistor 5 ersetzt ist, an welchem ein Taktsignal VSANPN anliegt.
Der erfindungsgemäße Bewerter ist speziell für Versorgungs­ spannungen zwischen etwa 0,7 V und 1,5 V geeignet, da in die­ sem Bereich die Wiederherstellung des High-Pegel-Signals nur einen minimalen Aufwand erfordert. Die Differenz zwischen dem durch den bipolaren Teil des Bewerters verstärkten High- Pegel-Signal und dem Low-Pegel-Signal beträgt nämlich etwa 0,7 V.
Die Bipolar-Bewerterstufe mit den Transistoren 3, 4, 5 ist durch eine Trennstufe aus n-Kanal-MOS-Transistoren 6, 7 von der MOS-Bewerterstufe mit den Transistoren T3, T4 getrennt, die jeweils mit den Bitleitungen BL und NBL verbunden sind. Diese Trennstufe ist erforderlich, damit die beiden Schritte eines Lesevorganges, nämlich das Bewerten mit dem bipolaren Teil des Bewerters und das Bewerten mit dem p-MOS-Teil des Bewerters, durchgeführt werden können.
Zur Wiederherstellung des High-Pegels werden nämlich nach der Bewertung eines Lesesignales mit der Bipolar-Bewerterstufe, die deaktiviert wird, die kreuzgekoppelten p-Kanal-MOS- Transistoren T3, T4 über die n-Kanal-MOS-Transistoren 6, 7 zugeschaltet und mittels des Taktsignals VSAP aktiviert. Da das Lesesignal durch die Bipolar-Bewerterstufe bereits auf etwa 700 mV verstärkt wurde, sind die Empfindlichkeit und die Verstärkung der p-Kanal-MOS-Transistoren T3, T4 zur Wieder­ herstellung des High-Pegels völlig ausreichend. Um Querströme vermeiden zu können, wird die MOS-Bewerterstufe mit den Tran­ sistoren T3, T4 von der Bipolar-Bewerterstufe durch die Tran­ sistoren 6, 7 getrennt und erst nach der Bewertung mit der Bipolar-Bewerterstufe aktiviert.
Die Trenntransistoren 6, 7 sind an sich bereits zum Abtrennen der Zellfelder vorhanden und werden mitbenutzt; sie erfordern also keine zusätzliche Fläche. Die MOS-Bewerterstufen können an einer der beiden Seiten eines jeden Zellfeldes angeordnet werden, wie dies aus der schematischen Darstellung der Fig. 2 hervorgeht, in welcher zusätzlich noch die Trenntransistoren 6, 7 mit dem Bezugszeichen Tri versehen und Knoten B, NB ge­ zeigt sind. Die Fig. 2 zeigt so eine p-MOS-Bewerterstufe an einem ersten Zellfeld, einem Equalizer für Vorladen ("Precharge"), eine npn-Bewerterstufe, einen weiteren Equali­ zer, ein weiteres Zellfeld und eine p-MOS-Bewerterstufe.
Fig. 3 veranschaulicht ein mögliches Layout der npn- Bewerterstufe für zwei Bitleitungspaare B, NB. Die Größen der Transistoren, deren p-leitende Gebiete schraffiert darge­ stellt sind, sind relativ wiedergegeben. Die Verkreuzung die­ ser npn-Transistoren lässt sich auf sehr einfache Weise rea­ lisieren. Die überkreuzten npn-Transistoren arbeiten dabei im Rückwärtsbetrieb, während der npn-Schalttransistor 5 im Vor­ wärtsbetrieb ist.
Fig. 4 zeigt noch Simulationsergebnisse für einen Bewerter mit einer Bipolar-Bewerterstufe, die dem Beispiel von Fig. 3 entspricht, wobei zusätzlich angenommen wird, dass der Schalttransistor 5 eine Vorwärtsverstärkung mit einem Faktor 15 und eine Rückwärtsverstärkung mit einem Faktor 10 hat. Au­ ßerdem soll eine Bitleitungskapazität von 500 fF vorliegen.
Dem Diagramm von Fig. 4 ist nun entnehmbar, dass die Bewer­ tungszeit etwa 7 ns bei einer Versorgungsspannung von 1,5 V für ein Lesesignal 1 mV beträgt, wobei ein Lesestrom IS von 10-16 A für die Bipolartransistoren 3 bis 5 angenommen wird.
Das Lesesignal von 1 mV ist extrem klein, zeigt aber die Schnelligkeit und Leistungsfähigkeit des erfindungsgemäßen Bewerters.
Für eine Versorgungsspannung von 0,7 V ergibt sich folgende Bewertungszeit von etwa 14 ns.
Dadurch, dass die MOS-Bewerterstufe erst nach Abtrennen der Trenntransistoren Tri aktiviert wird, wird der Low-Pegel um etwa 60 mV wieder angehoben. Dies ist aber trotz des gering­ fügigen Ladungsverlustes in der Zelle von Vorteil, da dadurch die Auswahltransistoren der Zelle besser sperren.
Bezugszeichenliste
ΔV0
Offset-Spannung
ΔVS
Lesesignal
BW Bewerter bzw. Verstärker
Z Speicherzelle
RZ Referenzzelle
BL, BL
, NBL Bitleitung
WL Wortleitung
VP
Vorladepotenzial
VS Vorladeschaltung
T, T1, T2, T3, T4 Transistoren
VSAN
, VSAP
, USANPN
, VSA
Taktsignal
VCC
Versorgungsspannung
1
,
2
Eingangsknoten
3
,
4
,
5
Bipolar-Transistoren
6
,
7
,
8
MOS-Transistoren
V1
, V2
Eingangsspannung an Bitleitungen
Cs
Speicherkondensator
Vs
Spannung in Speicherzelle
αo
Spannungsverstärkung
IDS
Drain-Source-Strom

Claims (11)

1. Bewerter für Halbleiterspeicher, wobei der Bewerter eine erste MOS-Bewerterstufe (T3, T4) aufweist, gekennzeichnet durch eine zweite Bipolar-Bewerterstufe (3, 4, 5), die durch eine Trennstufe (6, 7, Tr) von der MOS-Bewerterstufe (T3, T4) ge­ trennt ist.
2. Bewerter nach Anspruch 1, dadurch gekennzeichnet, dass die erste MOS-Bewerterstufe (T3, T4) zwei kreuzgekoppelte erste und zweiten MOS-Transistoren aufweist, die mit ihren Source-Drain-Strecken parallel zueinander und in Reihe zu ei­ nem mit einer ersten Spannung (VSAP) getakteten und mit Ver­ sorgungspotenzial (VCC) beaufschlagten dritten MOS-Transistor (6) liegen.
3. Bewerter nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die zweite Bipolar-Bewerterstufe (3, 4, 5) aus zwei kreuzge­ koppelten ersten und zweiten Bipolar-Transistoren (3, 4) mit Basiszonen des ersten Leitungstyps besteht, die mit ihren Kollektor-Emitter-Strecken parallel zueinander und in Reihe zu einem mit einer zweiten Spannung (VSANPN) getakteten und mit Bezugspotenzial beaufschlagten dritten Bipolartransistor (5) liegen.
4. Bewerter nach den Ansprüchen 2 und 3, dadurch gekennzeichnet, dass die Trennstufe (6, 7; Tri) aus zwei vierten und fünften MOS- Transistoren besteht, die mit ihren Gates zusammengeschaltet sind, wobei der vierte MOS-Transistor (6) in Reihe zum ersten MOS-Transistor (T3) und ersten Bipolar-Transistor (3) und der fünfte MOS-Transistor (7) in Reihe zum zweiten MOS-Transistor (T4) und zweiten Bipolar-Transistor (4) liegen.
5. Bewerter nach Anspruch 4, dadurch gekennzeichnet, dass der erste und zweite MOS-Transistor einen Kanal des ersten Leitungstyps haben.
6. Bewerter nach Anspruch 4 oder 5, dadurch gekennzeichnet, dass der dritte MOS-Transistor (6) einen Kanal des ersten Lei­ tungstyps hat.
7. Bewerter nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, dass die vierten und fünften MOS-Transistoren (6, 7; Tri) einen Kanal des zweiten Leitungstyps haben.
8. Bewerter nach einem der Ansprüche 4 bis 7, dadurch gekennzeichnet, dass der erste Leitungstyp der p-Leitungstyp ist.
9. Bewerter nach einem der Ansprüche 4 bis 8, dadurch gekennzeichnet, dass
die Emitter der ersten und zweiten Bipolar-Transistoren (3, 4) gemeinsam mit dem Kollektor des dritten Bipolar- Transistors (5) verbunden sind,
die Basis des ersten Bipolar-Transistors (3) an den Kollektor des zweiten Bipolar-Transistors (4) angeschlossen ist, und
die Basis des zweiten Bipolar-Transistors (4) mit dem Kollek­ tor des ersten Bipolar-Transistors (3) verbunden ist.
10. Bewerter nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass die MOS-Bewerterstufe an einer Seite eines Speicherfeldes liegt, an dessen anderer Seite über die Trennstufe (Tri) die Bipolar-Bewerterstufe (3, 4) vorgesehen ist (vgl. Fig. 2).
11. Bewerter nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass die Bitleitungen (BL, NBL) zwischen der MOS-Bewerterstufe (T3, T4) und der Trennstufe (6, 7) angeschlossen sind.
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