DE69323701T2 - Source dekodierter Leseverstärker mit einer speziellen Spaltetreiberspannung - Google Patents

Source dekodierter Leseverstärker mit einer speziellen Spaltetreiberspannung

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Description

    GEBIET DER ERFINDUNG
  • Die Erfindung betrifft einen sourcedecodierten Leseverstärker entsprechend dem Oberbegriff des Anspruchs 1 und ein Verfahren zum Erzeugen eines diesem zuzuführendes Spaltenauswahlsignal.
    • HINTERGRUND DER ERFINDUNG
  • Zur Beschreibung eines Leseverstärkersystems, das die vorliegende Erfindung verbessert, wird auf den Artikal Okamura et al. IEEE Journal of Solid State Circuits "Decoded-Source Sense Amplifier for High-Density DRAM's" Bd. 25, No. 1, Februar 1990, S. 18, verwiesen. Ein solcher Verstärker wird im folgenden als DSSA bezeichnet, er ist beispielhaft in Fig. 1 dargestellt. Er hat den Zweck, Signale an einem Leitungspaar zu erzeugen, so daß deren Spannungsdifferenz anzeigt, ob die Spannung an einem Datenspeicherkondensator, der einer der Leitungen zugeordnet ist, einer digitalen 0 oder einer 1 entspricht. Jeder DSSA liest eine von üblicherweise 256 oder mehrer Zellen aus, die in einer einzelnen Speicherspalte angeordnet sind.
  • Der in Fig. 1 gezeigte DSSA des o. g. Artikels umfaßt Datenspeicherkondensatoren 2 und 4, die über Auswahltransistoren x und y an Bitleitungen 6 bzw. 8 angeschlossen sind. Der Einfachheit halber ist nur ein n-Kanal-Leseverstärker dargestellt (er umfaßt üblicherweise NMOS Transistoren), es ist dem Fachmann aber bekannt, daß üblicherweise auch p-Kanal-Schaltbestandteile erforderlich sind. Bei einem nicht beschriebenen Schreibvorgang werden die Kondensatoren 2 und 4 auf Spannungen entsprechend der logischen 1 oder der logischen 0 bezüglich der Spannung zwischen den Leitungen 6 und 8 geladen. In Reihe zwischen die Bitleitungen 6 bzw. 8 sind Feldeffekttransistoren (FET) 10 und 12 mit ihren Source-/Drain-Strecke geschaltet, und von einem Punkt 14 wird an ihren untereinander verbundenen Gate- Elektroden 16 und 18 eine Spannung VCC gelegt, um einen Isolationswiderstand bezüglich der entsprechenden Bitleitungen 6, 8 zu schaffen. Kreuzverbundene FET 20 und 22 (mit n-Kanal Flip-Flops) sind mit ihrer Source-Drain-Strecke entsprechend in Reihe mit der Source-Drain-Strecke der FET 10 und 12 geschaltet. Die Drain-Elektrode 24 des FET 20 ist an die Source-Elektrode 26 des Transistors 10 und die Gate-Elektrode 27 des FET 22 angeschlossen. Die Drain-Elektrode 28 des FET 22 ist an die Source-Elektrode 30 des FET 12 und die Gate-Elektrode 31 des FET 20 angeschlossen. Die Source-Elektroden 32 bzw. 34 der FET 20 bzw. 22 sind an die Drain-Elektrode 36 eines FET 38 angeschlossen, und dessen Source-Elektrode 40 ist an einen Bus (Sense Amplifier Driving Node = Treiberknoten für den Leseverstärker) angeschlossen. Die Gate-Elektrode 42 des FET 38 ist an eine Spannungsquelle VCC angeschlossen, so daß diese Impedanz des Kanals des FET 38 eine Sperr- oder Isolationsimpedanz wird. Ein FET 39 (in oben genannten Artikel als Qsan, bezeichnet) ist mit seinem Kanal bzw. der Hauptstromstrecke zwischen den Bus und die Erde VSS geschaltet. Ein Widerstand 44 steht für den verteilten Widerstand des Busses . An den Bus sind mehrere weitere Zellen der beschriebenen Art angeschlossen.
  • Bei einer Betätigung auf noch zu beschreibender Art und Weise nimmt das Flip-Flop 20, 22 in diesem Beispiel einen Zustand an, der von der im ausgewählten Kondensator 2 oder 4 gespeicherten Spannung abhängt. Die Spannung an der Drain- Elektrode 24 des FET 20 wird an eine externe Bitleitung 24 über den Kanal eines FET 46 eingekoppelt, der eine Source-Elektrode 48 und eine Drain-Elektrode 50 hat. Die Gate-Elektrode 52 des FET 46 ist an eine Quelle eines CSL Signals (Spaltenauswahlleitung) 72 angeschlossen. Die Spannung an der Drain-Elektrode 28 des FET 22 wird in eine externe Bitleitung 54 über den Kanal eines FET 56 eingekoppelt, der eine Source-Elektrode 58 und eine Drain-Elektrode 60 hat. Die Gate- Elektrode 62 des FET 56 ist an die Quelle des CSL-Signals 72 angeschlossen.
  • Die Drain-Elektrode 64 eines FET 66 ist an die Source-Elektroden 32 und 34 der FET 20 und 22 angeschlossen, und seine Source-Elektrode 68 ist an einen Punkt angeschlossen, der ein decodiertes Erdpotential DSETN darstellt. Diese decodierte Erde DSETN unterscheidet sich von der, an die der Schalter 39 angeschlossen ist (Qsan), dadurch, daß sie von der Quelle des Bezugspotentials isoliert ist, wodurch sie sehr viel weniger rauscht.
  • Bei hochintegrierten DRAM werden sehr viel mehr Zellen ausgelesen (wiederhergestellt) als vom Chiptreiber nach außen gegeben werden. Jede zu lesende Speicherzelle ist an einen DSSA angeschlossen, der - wie in obigem Artikel beschrieben - aktiviert wird. Die Bitleitungen 6 und 8 werden auf eine Spannung Vdd/2 vorgespannt, und die externen Bitleitungen 44 und 54 werden auf eine Spannung nahe Vdd vorgespannt. Die DSSA, die Zellen auslesen, welche nur wieder hergestellt werden sollen, werden über das SAN-Signal aktiviert, das von einer Vdd/2-Vorspannung auf Erde wechselt, wenn der FET 39 eingeschaltet wird. Wird die in der Speicherzelle gespeicherte Information an einen außerhalb des Bausteins gelegenen Treiber übergeben, wird ein Spaltenauswahlsignal CSL von der CSL-Signalquelle 72 an eine Leitung 73 angelegt, die an die Gate-Elektrode 74 des FET 66 dieser Zelle und an die Gate-Elektroden 52, 62 der FET 46, 56 angeschlossen ist.
  • Das beschriebene Leseverstärkersystem DSSA zieht seine Vorteile gegenüber bekannten Systemen aus dem Einsatz der FET 66 und 38, wodurch die DSSA- Daten, die aus dem Chip herausgegeben werden sollen (und durch ein CSL-Signal ausgewählt wurden) durch Einsatz einer "sauberen Erde" schneller eingestellt werden können. Wird der FET 66 durch Anlegen des Spaltenauswahlsignals CSL an seine Gate-Elektrode 74 leitend, verbindet er die Source-Elektroden 32 und 34 der FET 20 und 22 mit der "rauscharm" decodierten Erde DSETN am Anschluß 70, wodurch die FET 20 und 22 fest und schnell einrasten. Die Mehrheit der DSSA, die Daten lesen, die nicht von außerhalb des Baustein gelegenen Treibern ausgelesen werden, werden alle durch den "verrauschten" Einstellbus auf eine langsamere Rate eingestellt, der über den FET 39 auf niedrige Spannung gebracht wird.
  • Im Falle schwacher Spalten ist der FET 38 nützlich, da ihr schwächer vorverstärkter Strom zu einem geringeren Spannungsabfall über die Impedanz ihrer FET 38 entsprechenden FET führt, schwächer als der größer vorverstärkte Strom einer normalen Zelle. Schwache Spaltentätigkeit wird in o. g. Artikel behandelt.
  • Um die Übertragungsgeschwindigkeit der Information von den Bitleitungen 6 und 8 an die externen Bitleitungen 45 und 54 zu maximieren, steigt das von der Quelle 72 zugeführte CSL-Signal schnell von der Erde DSETN auf VDD, wie durch die Kurve 76 der Fig. 2 gezeigt ist. Der Betrieb ist solange zufriedenstellend, solange die FET 46 und 56 fast vollkommen aufeinander abgeglichen sind. Die an den externen Bitleitungen 54 und 45 erzeugten Signale sind jedoch unzuverlässig, wenn die FET 46 und 56 nicht gut aufeinander abgeglichen sind.
  • Aus US-A-5,072,425 ist es bekannt, ein besonders geformtes Signal direkt einem Leseverstärker zuzuführen.
    • ZUSAMMENFASSUNG DER ERFINDUNG
  • Vorstehend erwähnte Nachteile werden durch die Erfindung behoben, die durch die Merkmale des kennzeichnenden Teils des Anspruchs 1 und die Merkmale des Anspruchs 7 beschrieben ist.
  • Die Erfinder erkannten, daß das Signal an den externen Bitleitungen 45 und 54 der DSSA auch dann zuverlässig ist, falls die als Bitauswahltransistoren dienenden FET 46 und 56 bis zu 15% fehlabgeglichen sind, wenn die FET 46 und 56 leitend gemacht werden, nachdem die kreuzverbundenen Leseverstärker 20 und 22 fest eingerastet sind. Dies wird dadurch erreicht, daß die Quelle des CSL-Signals so ausgelegt wird, daß sie ein Signal mit einem Wellenzug erzeugt, der zuerst auf ein Plateau ansteigt, dessen Spannung ausreicht, um den FET 66 einzuschalten, jedoch nicht, um die FET 46 und 56 einzuschalten, und dann über dieses Plateau auf eine Spannung steigt, die ausreicht, um in diesem Beispiel die FET 46 und 56 einzuschalten.
  • Die Erfindung umfaßt weiter eine Schaltung zum Erzeugen des gewünschten CSL-Signals.
    • KURZE BESCHREIBUNG DER ZEICHNUNG
  • Fig. 1 ist eine schematische Darstellung eines bekannten DSSA-Verstärkers.
  • Fig. 2 zeigt eine Kurve mit verschiedenen Ausbildungen eines CSL-Signals, insbesondere ein Signal nach einer Ausführungsform der Erfindung.
  • Fig. 3 umfaßt Kurven, des an den externen Bitleitungen auftretenden Signals für unterschiedliche Fehlanpassungen der Bitauswahltransistoren 3 ns nachdem das CSL-Signal anfängt, zu steigen.
  • Fig. 4 ist eine schematische Darstellung eines Schaltkreises entsprechend einer Ausführungsform der Erfindung zum Erzeugen eines CSL-Signals, das ein Plateau in seinem Mittenbereich aufweist.
    • BESCHREIBUNG BEVORZUGTER AUSFÜHRUNGSFORMEN DER ERFINDUNG
  • Im folgenden wird auf die Kurven 78, 80, 82 und 84 der Fig. 2 Bezug genommen, die Beispiele von CSL-Signalen zeigen, die im Zusammenhang mit der Erfindung verwendet werden können.
  • Ganz allgemein muß die Steigung des CSL-Signals klein genug sein, um eine wesentliche Verstärkung durch die Leseverstärker 20 und 22 zu ermöglichen, bevor die Bitauswahl-FET 46 und 57 einschalten. Diese Verstärkung tritt auf zwischen dem Zeitpunkt, an dem das CSL-Signal die Schwellspannung VTN von n-Bausteinen, bei der der FET 66 einschaltet, erreicht und dem Zeitpunkt, zu dem CSL auf die Spannung (VDD/2 + VTN) steigt, bei der in diesem Beispiel die Bitauswahl FET 46 und 56 einschalten.
  • Die Kurve 78 der Fig. 2 zeigt ein ideales CSL-Signal, das ein doppelstufiger Wellenzug mit einem Plateau auf ungefähr Halbpegel ist. Das heißt, im ersten Schritt steigt CSL auf einen Pegel, an dem der FET 66 einschaltet, die Bitauswahl FET 46 und 56 jedoch nicht einschalten. Nach einer gewissen Verzögerung, die durch das Plateau gegeben ist, steigt das CSL-Signal auf (VDD/2 + VTN), so daß die FET 46 und 56 einschalten und einen Strom durch ihre entsprechenden Kanäle führen. Von diesem Punkt an wächst CSL in diesem Beispiel auf VDD.
  • Die Kurven 80 und 84 zeigen für CSL-Signale brauchbare Wellenzüge. Auch wenn sie keinen waagrechten Abschnitt oder Plateau haben, gibt es einen Be reich, in dem der FET 66 eingeschaltet wird und die FETs 46 und 56 bis zu einem späteren Zeitpunkt ausgeschaltet bleiben. Ebenso wie der Wellenzug 78 schalten die Wellenzüge 80 und 84 den FET 66 ein, wenn ihre Amplitude VTN überschreitet und die FET 46 und 56, wenn ihre Amplitude (VDD/2 + VTN) überschreitet.
  • Die Kurve 82 zeigt einen Wellenzug eines CSL-Signals, der vom CSL Treiber der Fig. 4 auf noch zu beschreibende Art erzeugt wird.
  • In Fig. 3 ist das Ausgangssignal, das zwischen den externen Bitleitungen 54 und 45 erzeugt wird, für verschiedene Fehlanpassungsgrade zwischen den Bitauswahltransistoren 46 und 56 bei den CSL-Wellenzügen 76, 78, 80 und 82 der Fig. 2 gezeigt. Die sich aus je dem Wellenzug der Fig. 2 ergebende Kurve der Fig. 3 ist mit dem Bezugszeichen des jeweiligen Wellenzuges mit einem Apostroph versehen. Im Bereich der durchgezogenen Linienabschnitte der Wellenzüge 76', 78', 80', 82' und 84' der Fig. 3 kann die zwischen den externen Bitleitungen 44 und 54 anliegende Spannung als brauchbar zum Auslesen der Daten des zugeordneten DSSA betrachtet werden. Im Bereich der gestrichelten oder durchbrochenen Verlängerungen dieser Linien sind die abgegriffenen Spannungen nicht brauchbar. Wird der CSL Wellenzug 76 nach dem Stand der Technik verwendet, entspricht die abgegriffene Spannung zwischen den externen Bitleitungen 45 und 54 der Kurve 76'. Sie fällt mit dem Grad der Fehlanpassung stark ab und wird bei einer Fehlanpassung von ungefähr 5% zwischen den FET 46 und 56 unbrauchbar.
  • Wird der idealisierte CSL Wellenzug 78 verwendet, zeigt sich, daß der Wellenzug 78' bei einer geringeren Spannung liegt als 76', da die Bitauswahl-FET 46 und 56 später eingeschaltet werden. Die Kurve fällt jedoch in ihrer Spannungsamplitude nur leicht ab, bis sie bei einem Fehlanpassungsgrad von ungefähr 15% zwischen den FETs 46 und 56 unbrauchbar wird.
  • Verwendet man den Wellenzug 82, der von der Schaltung der Fig. 4 erzeugt wird, ergibt sich ein Sekundärspannungs-Wellenzug 82' zwischen den externen Bitleitungen 45 und 54, der bei einer niedrigeren Spannungsamplitude beginnt und nur leicht abfällt, bis er bei ungefähr 12% Fehlanpassungsgrad unbrauchbar wird. Dies ist wesentlich besser als das Ergebnis mit dem CSL-Wellenzug 76 nach dem Stand der Technik. Die CSL Wellenzüge 80 und 82 führen zu abgegriffenen Spannungswellenzügen 80' und 84'.
  • Ein Schaltkreis zur Erzeugung eines CSL-Signals wie das des Wellenzuges 82 der Fig. 2 ist in Fig. 4 dargestellt. Wird einem Eingang 86 ein CSL-Zeitsteuer- oder Auswahlsignal zugeführt und wechselt dieses auf einen niedrigen Pegel oder eine digitale "0", wird am Ausgang 88 das gewünschte CSL Signal wie folgt erzeugt: ein NMOS Pull-up FET 90 ist mit seinem Kanal in Reihe mit dem Kanal eines NMOS FET 92 zwischen einen Anschluß 94 auf Potential VDD und einen Anschluß 96 geschaltet, welcher mit einem Bezugspotential verbunden ist. Die Verbindung 98 der FET 90 und 92 ist an den Ausgang 88 angeschlossen. Ein PMOS Pull- up FET 100 ist mit seinem Kanal zwischen den Anschluß 92 und den Ausgang 88 geschaltet.
  • Die Schaltung der Fig. 4 umfaßt auch einen PMOS FET 110, dessen Drain- Elektrode an den Anschluß 94 und dessen Source-Elektrode zusammen mit der Gate-Elektrode 112 des PMOS FET 100 und der Drain-Elektrode des NMOS FET 116 verbunden ist. Die Source-Elektrode des NMOS FET 116 ist mit der Drain- Elektrode eines NMOS FET 118 verbunden. Die Source-Elektrode des NMOS FET 118 ist mit einer Quelle 120 eines Bezugspotentials, in diesem Beispiel der Erde, verbunden. Die Gate-Elektroden des PMOS FET 110 und des NMOS FET 118 ist zusammen an die Gate-Elektrode 108 des NMOS FET 90 und an den Ausgang des Inverters 106 angeschlossen. Die Gate-Elektrode 126 des NMOS FET 116 ist an den Ausgang eines Inverters 124 angeschlossen. Der Eingang des Inverters 124 ist mit dem Ausgang eines weiteren Inverters 122 verbunden. Der Eingang des Inverters 122 ist an die gemeinsame Verbindung oder den Knoten 98 zwischen den FET 90, 92, 100 und dem Ausgang 88 angeschlossen. Der Eingang 86 ist gemeinsam mit dem Eingang eines Invertierers 106 an die Gate-Elektrode 104 des NMOS FET 92 angeschlossen.
  • Die Funktionsweise der in Fig. 4 dargestellten Schaltung wird nun im einzelnen beschrieben. Ist ein CSL-Zeitsteuer- bzw. eine Auswahlsignalleitung, die an den Eingang 86 angeschlossen ist, hoch oder auf einer digitalen "1", wird der NMOS FET 92 eingeschaltet, was in diesem Beispiel bewirkt, daß eine Quelle eines Referenzpotentials, in diesem Beispiel Erde, an den Ausgang 88 und den Eingang des Inverters 122 angelegt wird. Der Inverter 122 reagiert durch Erzeugen eines hochpegeligen Ausgangssignals, worauf wiederum der Ausgang des Inverters 124 niedrig wird und eine digitale "0" liefert. Dadurch wird der NMOS FET 116 abgeschaltet. Auf das hochpegelige Signal am Eingang 86 reagiert der Inverter 106 durch ein niedrigpegeliges Ausgangssignal an den Gate-Elektroden 108, 114 bzw. 130 des NMOS FET 90, des PMOS FET 110 bzw. des NMOS FET 118. Dadurch wird der NMOS FET 90 abgeschaltet and der PMOS FET 110 eingeschaltet, wodurch VDD an das Gate 112 des PMOS FET 100 angelegt wird, wodurch dieser abgeschaltet wird. Dabei wird der NMOS FET 118 ebenfalls abgeschaltet. Somit bleibt in diesem Beispiel der Ausgang 88 auf Erde, wenn das Auswahlsignal am Eingang 86 hochpegelig ist.
  • Wechselt das Auswahlsignal oder die Auswahlsignalleitung auf niedrigen Pegel oder eine digitale "0", reagiert der Inverter 106 durch einen Hochpegel oder eine digitale "1" als Ausgangssignal, wodurch der NMOS FET 190 einschaltet, kurz nachdem der NMOS FET 92 als Reaktion auf das nach unten Wechseln der Auswahlsignalleitung abschaltet. Dadurch beginnt die Ausgangsspannung am Ausgang 88 in Richtung VDD/2 zu steigen, wie in Fig. 2 für den Wellenzug 82 dargestellt ist. Es sei darauf hingewiesen, daß der Inverter 106 eine Verzögerungszeit bewirkt, um sicherzustellen, daß der NMOS FET 62 abschaltet, bevor der NMOS FET 90 einschaltet. Das hochpegelige Ausgangssignal des Inverters 106 bewirkt weiter das Abschalten des PMOS FET 110 und das Einschalten des NMOS FET 118, um in diesem Beispiel Erde an die Source-Elektrode des NMOS FET 116 zu schalten. Aufgrund der Verzögerungszeit durch die Inverter 122 und 124 beim nach oben Wechseln des Knotens 98 bleibt der NMOS FET 116 jedoch abgeschaltet. Im einzelnen reagiert der Inverter beim Abschalten des NMOS FET 92 durch Erzeugen eines niedrigpegeligen Ausgangssignals nach einer vorbestimmten Verzögerungszeit, worauf der Inverter 124 nach einer vorbestimmten Verzögerungszeit ein hochpegeliges Ausgangssignal im Gate 126 des NMOS Transistors 116 erzeugt und die sen einschaltet und ein niedrigpegeliges Signal oder eine digitale "0" an die Gate- Elektrode 116 des PMOS-Tranistors 100 anlegt, wodurch dieser in diesem Beispiel nach ungefähr 1,3 ms nachdem die Auswahlleitung nach unten geht, einschaltet. Wie am Wellenzug 82 der Fig. 2 zu sehen ist, bewirkt dies eine Änderung in der Steigung des Wellenzuges 82 am Wendepunkt 132, worauf die Steigung des CSL- Wellenzuges 82 stark anwächst und sich die Amplitude in Richtung VDD wächst ausgehend von einer Spannungsamplitude bei 132, die zu diesem Zeitpunkt etwas größer ist als VDD/2. Dadurch wird am Ausgang 88 der CSL Ausgangswellenzug 82 erzeugt. Das Profil und der Zeitverlauf des Wellenzugs 82 kann innerhalb eines Bereiches verändert werden, in dem die von den Invertern 122 und 124 bewirkte Verzögerung verändert wird, oder weitere Inverter in Reihe mit den Invertern 122 und 124 geschaltet werden, um eine noch größere Verzögerung zu erreichen. Es sei darauf hingewiesen, daß durch Verändern der Verzögerung der Inverter 122 und 124 in diesem Beispiel der Wendepunkt 132 sowohl hinsichtlich des Zeitpunktes seines Auftretens als auch seiner Amplitude innerhalb eines Bereiches verändert werden kann. In diesem Beispiel wird ungefähr nach 3 ns, nachdem die Auswahlleitung am Eingang 86 üblicherweise auf Hochpegel wechselt, der vorstehend beschriebene Ablauf in der Schaltung der Fig. 4 bewirkt, um in diesem Beispiel den NMOS FET 92 einzuschalten und Erde an den Ausgang 88 anzulegen.
  • In Fällen, in denen eine "schnelle Seitenbetriebsweise (fast page mode)" gewünscht wird, wenn alle DSSA Leseverstärker eingestellt sind und weder Schwierigkeiten mit schwachen Säulen noch DQ-Gate-Fehlanpassungsschwierigkeiten (der FETS 46 und 56) vorliegen, kann es wünschenswert sein, die Verzögerung abzuschalten, so daß der PMOS Pull-up FET 100 sofort eingeschaltet wird, nachdem der NMOS Pull-up FET 90 eingeschaltet wird. Dazu ist ein schnellsteigendes CSL Signal erforderlich. Diese Betriebsweise kann erreicht werden, indem der Inverter 122 durch ein NAND-Gatter 134 ersetzt wird, wie in Fig. 4 gestrichelt gezeigt ist. Ein Eingang des NAND-Gatters 134 wird in die Verbindung 98 angeschlossen und ein Steuerpotential wird dem anderen Eingang zugeführt. Die Verzögerung des NAND- Gatters 134 ersetzt die Verzögerung des Inverters 123.
  • Obwohl verschiedene Ausführungsformen der vorliegenden Erfindung gezeigt und beschrieben wurden, soll das nicht einschränkend aufgefaßt werden. So kann ein Fachmann gewisse Abwandlungen dieser Ausführungsformen vornehmen, die dennoch in den Schutzbereich der folgenden Ansprüche fallen. Beispielsweise können für einige Anwendungen die hier beschriebenen Feldeffekttransistoren durch bipolare Transistoren ersetzt werden.

Claims (7)

1. Sourcedecodierter Leseverstärker zum Einrasten auf Daten, die an internen Bitleitungen (BLT, BLC) empfangen werden, welcher sourcedecodierter Leserverstärker aufweist: Bitauswahl-Transistoren (46, 56) zum Anschluß des sourcedecodierten Leseverstärkers an externe Bitleitungen (DQT, DQC), einen Zeilendecodiertransistor (66) zum Verbinden der Sourceelektroden (32, 42) des Leseverstärkers mit Erde und zum Schalten des Leseverstärkers in den Betriebszustand, Mittel (72) zum Erzeugen eines Spaltenauswahlsignals (CSL) und zum Einschalten der Bitauswahl-Transistoren (46, 56) und des Spaltendecodier-Transistors (66), dadurch gekennzeichnet, daß das Spaltenauswahlsignal (CSL) so geformt ist, daß es die Bitauswahl-Transistoren (46, 56) einschaltet, nachdem der Spaltendecodiertransistor (66) eingeschaltet wurde, damit der Leseverstärker Zeit hat, auf die Daten von den internen Bitleitungen (BLT, BLC) einzurasten, bevor er mit den externen Bitleitungen (DQT, DQC) verbunden wird.
2. Sourcedecodierter Leseverstärker nach Anspruch 1, gekennzeichnet durch
ein kreuzverbundenes Paar von Transistoren (20,22) des Leseverstärkers, die jeweils eine erste (24, 28) und eine zweite (32, 34) Ausgangselektrode haben, zwischen denen eine Hauptstromstrecke gebildet ist, wobei die zweiten Ausgangselektroden (32, 34) miteinander verbunden sind,
Mittel (10,12), um die ersten Elektroden (24, 28) an die entsprechenden internen Bitleitungen (BLT, BLQ) anzuschließen,
die ersten und zweiten Bitauswahl-Transistoren (46, 56), die entsprechend zwischen die ersten Ausgangselektroden (24, 28) und die externen Bitleitungen (DQT, DQC) geschaltet sind, wobei der erste und der zweite Bitauswahl-Transistor (46, 56) je eine Steuerelektrode (52, 62) aufweisen,
einen Rückstellbus ( ),
eine Quelle eines Bezugspotentials,
Mittel (39) zum Verbinden des Rückstellbusses ( ) mit der Quelle des Bezugspotentials,
eine Impedanz (38), die zwischen die zweiten Ausgangselektroden (32, 34) und den Rückstellbus ( ) geschaltet ist,
eine Quelle für ein decodiertes Erdpotential (70),
einen Spaltendecodiertransistor (66), dessen Hauptstromstrecke zwischen den zweiten Ausgangselektroden (32, 34) und der Quelle des decodierten Erdpotentials (70) liegt und der eine Steuerelektrode (74) hat,
Mittel zum Vorspannen der externen Bitleitungen (DQT, DQC) auf ein Potential, das über dem der internen Bitleitungen (BLT, BLC) liegt, und
Zuführen des Spaltenauswahlsignals (CSL) zu den Steuerelektroden (74, 52, 62) des Spaltendecodiertransistors (66) und der Bitauswahl-Transistoren (46, 56), wobei das Spaltenauswahlsignal (CSL) in seinem Mittenabschnitt ein Plateau hat, so daß der Spaltendecodiertransistor (66) auf einer Seite des Plateaus leitend wird und die Bitauswahl-Transistoren (66, 56) auf der anderen Seite des Plateaus leitend werden.
3. Sourcedecodierter Leseverstärker nach Anspruch 2, gekennzeichnet durch Mittel (72) zum Zuführen des Spaltenauswahlsignals (CSL) an die Steuerelektroden (74, 52, 62), die aufweisen:
einen Eingang (86) für ein Auswahlsignal,
einen Ausgang (88), der mit den Steuerelektroden (74, 52, 62) des Leseverstärkers verbunden ist,
eine Quelle eines Betriebspotentials (94),
eine Quelle eines Bezugspotentials (96),
erste und zweite Transistoren (90,92) einer ersten Leitfähigkeitsart, die jeweils entsprechende Hauptstromstrecke in Reihe mit den Quellen des Betriebs- und des Bezugspotentials (94, 96) haben, wodurch der Ausgang (88) an einen Knoten (98) angeschlossen ist, der von der Reihenschaltung zwischen erstem und zweitem Transistor (90,92) gebildet ist, wobei jeder Transistor (90,92) eine Steuerelektrode (108, 104) hat,
einen ersten Transistor (100) einer zweiten Leitfähigkeitsart, dessen Hauptstromstrecke zwischen die Quelle des Betriebspotentials (94) und den Ausgang (88) geschaltet ist, und der eine Steuerelektrode (112) hat,
einen zweiten Transistor (110) einer zweiten Leitfähigkeitsart, und einen dritten und einen vierten Transistor (116, 118) der ersten Leitfähigkeitsart, die jeweils eine Hauptstromstrecke haben, die in ihrer Aufzählungsreihenfolge in Reihe zwischen die Quelle des Betriebspotentials (94) und die Quelle des Bezugspotentials (96) geschaltet sind, wobei der zweite Transistor (110) der zweiten Leitfähigkeitsart und der dritte und der vierte Transistor (116, 118) der ersten Leitfähigkeitsart jeweils eine Steuerelektrode (114, 126, 130) haben,
einen ersten Invertierer (106), dessen Eingang an den Eingang (86) zum Empfang des Auswahlsignals angeschlossen ist und dessen Ausgang an die Steuerelektroden (114, 130,108) des zweiten Transistors (110) der zweiten Leitfähigkeitsart, des vierten Transistors (118) der ersten Leitfähigkeitsart und des ersten Transistors (90) der ersten Leitfähigkeitsart angeschlossen ist,
eine Verbindung zwischen dem Eingang (86) und der Steuerelektrode (104) des zweiten Transistors (92) der ersten Leitfähigkeitsart,
Verzögerungsmittel (122, 124; 122; 134) zwischen dem Ausgang (88) und der Steuerelektrode (126) des dritten Transistors (116) der ersten Leitfähigkeitsart und
die Hauptstromstrecken des zweiten Transistors (110) der zweiten Leitfähigkeitsart und des dritten Transistors (116) der ersten Leitfähigkeitsart, die gemeinsam an die Steuerelektrode (112) des ersten Transistors (100) der zweiten Leitfähigkeitsart angeschlossen sind, wodurch der erste Transistor (90) der ersten Leitfähigkeitsart den Ausgang (88) auf einen Teil des Betriebspotentials nach oben zieht, wenn das Auswahlsignal mit einer niedrigen Spannung an den Eingang (86) angelegt wird, und der erste Transistor (100) der zweiten Leitfähigkeitsart nach einer von den Verzögerungsmittel (122, 124; 122, 134) bewirkten Verzögerung einschaltet, um den Ausgang (88) auf das Betriebspotential zu ziehen.
4. Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß die Verzögerungsmittel (122, 124; 122, 134) mindestens einen Inverter (122) umfassen.
5. Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß die Verzögerungsmittel (122, 124; 122, 134) einen Inverter (122) und ein NAND-Gatter (134) umfassen.
6. Sourcedecodierter Leseverstärker nach Anspruch 2, gekennzeichnet durch:
einen Eingang (86),
einen Ausgang (88),
eine Quelle einer Betriebsspannung (94),
eine Quelle eines Referenzpotentials (96),
einen p-Kanal Pull-up-Transistor (100), dessen Hauptstromstrecke zwischen die Quelle des Betriebspotentials (94) und den Ausgang (88) geschaltet ist,
einen n-Kanal Pull-up-Transistor (90), dessen Hauptstromstrecke zwischen die Quelle des Betriebspotentials (94) und den Ausgang (88) geschaltet ist,
Mittel, die mit dem Eingang (86) verbunden sind, um am Ausgang (88) die Quelle des Bezugspotentials (96) einzurichten, wenn eine niedrige Spannung am Eingang (86) angelegt wird, und
Mittel, die Verzögerungsmittel (122, 124; 122, 134) umfassen und bei einer niedrigen Spannung am Eingang (86) den p-Kanal Pull-up-Transistor (100) zeitlich verzögert einschalten, nachdem der n-Kanal Pull-up-Transistor (90) eingeschaltet wurde, wodurch das am Ausgang (88) erzeugte Spaltenausgangssignal (CSL), nachdem der n-Kanal Pull-up-Transistor (90) eingeschaltet wurde, auf ein Spannungspegelplateau anwächst, das einen Bruchteil der Betriebsspannung ist, und nachdem der p-Kanal Pull-up-Transistor (100) eingeschaltet wurde, der Pegel vom Spannungspegelplateau auf einen dem Pegel der Betriebsspannung angenäherten Pegel anwächst.
7. Verfahren zum Erzeugen eines Spaltenauswahlsignals (CSL) zum Treiben einer Bitauswahlleitung (96) eines sourcedecodierten Leseverstärkers, die an Bitauswahl-Transistoren (46, 56) und einen decodierten Einrastverstärker (66) angeschlossen ist, wobei das Spaltenauswahlsignal (CLS) die Bitauswahl-Transistoren (46, 56) einschaltet, um ein externes Bitleitungspaar (DQT, DQC) an ein internes Bitleitungspaar (BLT, BLC) anzuschließen, und den decodierten Einrasttransistor (66) einschaltet, um den Leseverstärker auf Erde zu legen und ihn in den Betriebszustand zu schalten, welches Verfahren die Schritte aufweist:
Zuführen des Spaltenauswahlsignals (CSL) an die Bitauswahlleitung (76),
Ausbilden des Spaltenauswahlsignals (CSL) dergestalt, daß die Amplitude innerhalb einer ersten Zeitspanne auf ein erstes Spannungsplateau anwächst, um den decodierten Einrasttransistor (66) einzuschalten, und
weiter Ausbilden des Spaltenauswahlsignals (CSL) dergestalt, daß an einem Wendepunkt am ersten Spannungsplateau die Steigung stark anwächst und die Amplitude zunehmend auf ein zweites Spannungsplateau innerhalb einer zweiten Zeitspanne nach der ersten Zeitspanne steigt, um die Bitauswahl-Transistoren (46, 56) nach einer vorbestimmten Zeitspanne nach dem Einschalten des decodierten Einrasttransistors (66) einzuschalten.
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