DE4226844A1 - Datenuebertragungsschaltkreis - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf einen Daten­ übertragungsschaltkreis für einen dynamischen Speicher mit wahlfreiem Zugriff (DRAM) in einer Halbleiterspeicheranord­ nung, und insbesondere auf einen Datenübertragungsschalt­ kreis, der sowohl für einen sehr schnellen Betrieb als auf für ein hohen Integrationsgrad geeignet ist.

Durch die immer weitergehende Integration von Halblei­ terspeichervorrichtungen und durch die Vergrößerung ihrer Ka­ pazität entstand das Bedürfnis, sowohl eine schnellere Daten­ ein/ausgabeübertragung zu erreichen als auch eine fehlerfreie Übertragung der Daten durchzuführen. Um dieses Erfordernis zu erfüllen, ist es, wie für den Fachmann wohlbekannt, notwen­ dig, daß ein schneller und korrekter Lesevorgang in den Bit­ leitungen für die zu übertragenden Daten, eine gute Verstär­ kerleistung des Leseverstärkers zum Verstärken der Potential­ differenz zwischen den Bitleitungen und ein effektives Layout jedes Speicherelement gut ausbalanziert sind.

Einer der Datenübertragungsschaltkreise nach dem Stand der Technik ist in Fig. 5 dargestellt, während sein Operati­ onszeitdiagramm in Fig. 6 gezeigt ist. Der Datenübertragungs­ schaltkreis nach dem Stand der Technik umfaßt Speicherzellen 9, 10, Wortleitungen 11, 12, Bitleitungen (BL/BL) 15, 16, einen mit den Bitleitungen verbundenen Leseverstärker 7, Iso­ lationstransistoren 1 bis 4 zum Isolieren der Speicherzellen, Eingabe/Ausgabetransistoren 5, 6, die mit den Bitleitungen verbunden sind, Eingabe/Ausgabeleitungen 13, 14, die mit den Eingabe/Ausgabetransistoren verbunden sind, und einen mit den Eingabe/Ausgabeleitungen verbundenen Leseverstärker 8. Mit jedem Steuerungsgate der Eingabe/Ausgabetransistoren 5, 6 ist eine Spaltenauswahlleitung (CSL) verbunden.

Während eines Lesevorgangs der in der Speicherzelle 9 gespeicherten Daten sind die mit derselben Speicherzelle ver­ bundenen Isolationstransistoren 1, 2 alle angeschaltet, wäh­ rend die anderen Isolationstransistoren 3, 4 ausgeschaltet sind. Zu dem Zeitpunkt, zu dem die Wortleitung 11 der Speicherzelle zum übertragen der Daten auf die Bitleitung BL ausgewählt ist, wird der Potentialunterschied zwischen den Bitleitungen BL und BL von dem Leseverstärker 7 verstärkt.

Die auf den Bitleitungen 15, 16 übertragenen Daten werden weiter zu den Eingabe/Ausgabeleitungen 13, 14 durch jeden Eingabe/Ausgabetransistor 5, 6 durch Auswahl der Spaltenaus­ wahlleitung übertragen. Das elektrische Potential der Daten, das sich aufgrund parasitärer Kapazitäten auf den Ein­ gabe/Ausgabeleitungen verringert hat, wird dann wiederum durch den Eingabe/Ausgabeleseverstärker 8 erhöht. Das Merkmal dieses Datenübertragungsschaltkreises mag sein, daß die Bit­ leitungen 15, 16 und die Eingabe/Ausgabeleitungen 13, 14 bei so angeordnet sind, daß sie mit jeder Drain- und Sourcefläche der Eingabe/Ausgabetransistoren verbunden sind. Daher muß die Spaltenauswahlleitung (CSL) nach einem hinreichenden Anheben der Potentialdifferenz in den Bitleitungen ausgewählt werden, was zu einer Abnahme ihrer Arbeitsgeschwindigkeit aufgrund der Existenz einer Verzögerungszeit führt, wobei, wie in Fig. 6 gezeigt, etwa ein Volt von ΔV_BL einen logisch hohen Zustand ermöglicht. Das elektrische Potential der auf ein Ein­ gabe/Ausgabeleitungen übertragenen Daten erfährt einen Span­ nungsabfall um die jeweilige Schwellspannung der Ein­ gabe/Ausgabetransistoren 15, 16. Außerdem sind, wenn die Ein­ gabe/Ausgabetransistoren angeschaltet sind, die Ein­ gabe/Ausgabeleitungen 13, 14 und die Bitleitungen 15, 16 mit­ einander verbunden, was zu einer Vergrößerung der parasitären Kapazität führt. Also wird der Potentialunterschied bei jedem auf die Eingabe/Ausgabeleitungen übertragenen Datensatz wei­ ter verringert, so daß die Lesefähigkeit des Eingabe/Ausgabe- Leseverstärkers 8 beträchtlich verschlechtert wird.

Ein weiteres Beispiel aus dem Stand der Technik, das versucht, diesen Nachteil des Schaltkreises der Fig. 5 zu be­ seitigen, ist in Fig. 7 gezeigt und bekannt aus einer techni­ schen Druckschrift, die sich auf eine 64 Mega-DRAM-Vorrich­ tung des "1990 Symposion of VLSI Circuit" der japanischen Ge­ sellschaft Hitachi bezieht. Dieser Schaltkreis umfaßt Speicherzellen 33, 34, Isolationstransistoren 21 bis 24, Bit­ leitungen 39, 40 und Leseverstärker 32, 41 ähnlich denen des Schaltkreises der Fig. 5. Jedoch ist einer der wichtigsten Unterschiede zwischen den Schaltkreisen der Fig. 5 und Fig. 7 die Tatsache, daß die Bitleitungen 39, 40 jeweils mit jedem Gate von Ausgabetransistoren 25, 26 verbunden sind. Also gibt es nicht nur ein Paar von Dateneingabeleitungen 35, 36 und ein Paar von Datenausgabeleitungen 37, 38, sondern auch ein Paar von Eingabetransistoren 29, 31 und ein Paar von Ausgabe­ transistoren 25, 26, die jeweils mit den Bitleitungen oder den Eingabe/Ausgabeleitungen verbunden sind. Der Schaltkreis umfaßt außerdem ein Paar von Übertragungstransistoren 28, 30, die die Eingabeleitungen 35, 36 mit den Eingabetransistoren 29, 31 verbinden, und einen Entladetransistor 27, der jedes Ende der Ausgabeleitungen 37, 38 mit einem Bezugspotential, zum Beispiel dem Erdpotential, verbindet.

Wie in Fig. 7 gezeigt, werden beim Auslesen von in einer Speicherzelle 33 gespeicherten Daten die Daten von dem Lese­ verstärker 32 über den Isolationstransistor 21 verstärkt. In diesem Moment wird, sobald die Spaltenauswahlleitung (CSL) ausgewählt ist, der Entladetransistor 27 angeschaltet, um da­ durch die Ausgabetransistoren 25, 26 anzuschalten. Also wird der Leseverstärker zum Betrieb freigegeben. Dann bewirkt ein Unterschied im Treiberstrom zwischen den Ausgabetransistoren 25, 26 in Abhängigkeit von der Potentialdifferenz der Daten auf den Bitleitungen 39, 40 das Übertragen unterschiedlicher Daten auf den Ausgabeleitungen 37, 38, die schließlich durch den Ausgabeleseverstärker gehen. In der Zwischenzeit werden im Falle des Schreibens von Daten in die Speicherzelle 33, sobald die Daten auf die Dateneingabeleitungen 35, 36 über­ tragen sind, die Eingabetransistoren 29, 31 angeschaltet. Dann wird die Spaltenauswahlleitung (CSL) ausgewählt, die Übertragungstransistoren 28, 30, die mit den Dateneingabelei­ tungen 35, 36 verbunden sind, werden ebenfalls angeschaltet, so daß die Datenübertragung durch Verbinden der Eingabelei­ tungen mit den Bitleitungen 39, 40 durchgeführt wird.

Dieser Datenübertragungsschaltkreis besitzt verglichen mit dem der Fig. 5 eine verbesserte Datenübertragungsge­ schwindigkeit, da seine Bitleitungen 39, 40 direkt mit jedem Gate des Ausgangstransistors verbunden werden. Jedoch wird beim Schreiben das elektrische Datenpotential oft einem Span­ nungsabfall um die Gesamtsumme der Schwellspannungen in den Eingabetransistoren und den Übertragungstransistoren unter­ worfen, was zu einer unzureichenden Verstärkung der Potenti­ aldifferenz führt. Außerdem sind die jeweiligen Eingabe- und Ausgabeleitungen notwendig, und zu viele Transistoren müssen in Verbindung mit dem Datenein/ausgabevorgang verwendet wer­ den, was zu einem unerwünschten Nachteil für eine Hochinte­ gration von Halbleiterspeichervorrichtungen führt.

Es ist daher eine Aufgabe der vorliegenden Erfindung, einen Datenübertragungsschaltkreis zur Verfügung zu stellen, der zu einem sehr schnellen Datenein/ausgabevorgang und zu einer Hochintegration in einer Halbleiterspeichervorrichtung in der Lage ist und dadurch die oben erwähnten Nachteile überwindet.

Diese und weitere Aufgaben werden durch den in den bei­ gefügten Patentansprüchen definierten Datenübertragungs­ schaltkreis gelöst.

Entsprechend einem Gesichtspunkt der vorliegenden Erfin­ dung ist der Datenübertragungsschaltkreis versehen mit wenig­ stens einer Speicherzelle, einem Paar von Bitleitungen, die jeweils mit der Speicherzelle verbunden sind, einem Lesever­ stärker zum Verstärken der elektrischen Potentialdifferenz zwischen den Bitleitungen und einem Paar von Isolationstran­ sistoren. Außerdem umfaßt der Schaltkreis ein Paar von ge­ meinsamen Eingabe/Ausgabeleitungen zum Übertragen von Ein­ gabe/Ausgabedaten mit einer komplementären Logikoperation, einen Entladetransistor, der das Steuerungssignal an seinem Gate erhält und seinen Kanal zum Übertragen eines an ein Ende des Kanals angelegten elektrischen Potentials auf das Erdpo­ tential mit einem Erdpotentialknoten verbunden hat, ein Paar von Übertragungstransistoren, die das Steuerungssignal an ih­ ren jeweiligen Gates erhalten und jeweils den Kanal mit den gemeinsamen Eingabe/Ausgabeleitungen verbunden haben, zwei Paare von Eingabetransistoren, die mit den Bitleitungen ver­ bunden sind, wobei jeder Kanal der Eingabetransistoren mit einer der Bitleitungen und einem der Übertragungstransistoren verbunden ist, wobei jedes Gate der Eingabetransistoren ein elektrisches Potential auf einer der Eingabe/Ausgabeleitungen erhält, und ein Paar von Ausgabetransistoren, von denen je­ weils eine Gateelektrode mit einer der Bitleitungen verbunden ist und der Kanal zwischen einem Ende des Kanals des Entlade­ transistors und einem Endes des Kanals des Übertragungstran­ sistores angeschlossen hat.

Entsprechend einem weiteren Gesichtspunkt der Erfindung umfaßt der Datenübertragungsschaltkreis wenigstens eine Speicherzelle, ein Paar von mit jeder Speicherzelle verbind­ baren Bitleitungen, Isolationstransistoren zum Isolieren je­ der Speicherzelle von anderen Komponenten, einen Leseverstär­ ker und eine Wortleitung. Außerdem umfaßt der Schaltkreis ein Paar von Eingabe/Ausgabeleitungen zur Datenübertragung zum und von dem Außenbereich der Speichervorrichtung, einem Er­ dungstransistor zum Erhalten eines gegebenes Spaltenauswahl­ signals (CSL) als ein Steuerungssignal und mit einem mit ei­ nem Erdpotentialknoten verbindbaren Kanal, um ein an ein Ende des Kanals angelegtes Potential auf den Erdpotentialpegel zu bringen, einen ersten Eingabetransistor, dessen Kanal zwi­ schen der Bitleitung und der gemeinsamen Ein­ gabe/Ausgabeleitung angeschlossen ist und dessen Gateelek­ trode mit dem Spaltenauswahlleitungssignal verbunden ist, einen zweiten Eingabetransistor, dessen Kanal zwischen der Bitleitung und der gemeinsamen Eingabe/Ausgabeleitung ange­ schlossen ist und dessen Gateelektrode mit dem Spaltenaus­ wahlleitungssignal verbunden ist, einen ersten Ausgabetransi­ stor mit einem mit der Bitleitung verbundenen Gate, der zwi­ schen dem Kanal des Erdungstransistors und der gemeinsamen Eingabe/Ausgabeleitung angeschlossen ist, und einen zweiten Ausgabetransistor mit einem mit der Bitleitung verbundenen Gate, der zwischen dem Kanal des Erdungstransistors und der gemeinsamen Eingabe/Ausgabeleitung angeschlossen ist.

Ein vollständigeres Verständnis der Erfindung und vieler ihrer Vorteile wird durch das Lesen der nachfolgenden, de­ taillierten Beschreibung in Verbindung mit den beigefügten Zeichnung, bei denen gleiche Bezugszeichen gleiche oder ähn­ liche Komponenten bezeichnen, erreicht.

Fig. 1 zeigt ein schematisches Schaltkreisdiagramm eines bevorzugten Ausführungsbeispiels des erfindungsgemäßen Daten­ übertragungsschaltkreises.

Fig. 2 zeigt charakteristische Ausgangskurven für den Schaltkreis der Fig. 1.

Fig. 3 zeigt ein weiteres Ausführungsbeispiel des erfin­ dungsgemäßen Datenübertragungsschaltkreises.

Fig. 4 zeigt charakteristische Ausgangskurven für den Schaltkreis der Fig. 3.

Fig. 5 zeigt ein schematisches Diagramm eines Datenüber­ tragungsschaltkreises nach dem Stand der Technik.

Fig. 6 zeigt ein Zeitablaufdiagramm des Lesevorgangs in dem Schaltkreis der Fig. 5.

Fig. 7 zeigt ein schematisches Schaltkreisdiagramm eines weiteren Datenübertragungsschaltkreises nach dem Stand der Technik.

In Fig. 1 ist ein erfindungsgemäßer Datenübertragungs­ schaltkreis gezeigt, bei dem ein Paar von komplementären Da­ teneingabe/ausgabeleitungen (I/O und ) 67, 68 vorgesehen ist, ein Paar von Bitleitungen (BL und ) 65, 66 ist jeweils mit jeder Gateelektrode von ersten und zweiten Ausgabetransi­ storen 57, 58 verbunden, und ein erstes Paar von Eingabetran­ sistoren 61, 62 und ein zweites Paar von Eingabetransistoren 63, 64 sind jeweils mit einer der komplementären Ein­ gabe/Ausgabeleitungen 67, 68 über ihre Gates verbunden. Au­ ßerdem ist ein Drain (oder eine Source) des ersten Ausgabe­ transistors 57 mit einem Drain (oder einer Source) des zwei­ ten Paares von Eingabetransistoren 63, 64 verbunden, während der zweite Ausgabetransistor 58 auf ähnliche Weise mit dem ersten Paar von Eingabetransistoren 61, 62 verbunden ist.

Wie in Fig. 3 gezeigt, ist ein Paar von Ein­ gabe/Ausgabeleitungen 83, 84 mit komplementärer Logik vorge­ sehen, und ein Paar von Bitleitungen (BL, ) 81, 82 sind je­ weils mit einem Gate der ersten und zweiten Ausgabetransisto­ ren 77, 78 verbunden. Außerdem sind der erste Ausgabetransi­ stor 77 und ein erster Eingabetransistor 79 mit der Ein­ gabe/Ausgabeleitung 84 verbunden, während der zweite Ausgabe­ transistor 78 und ein zweiter Eingabetransistor 80 mit der anderen Eingabe/Ausgabeleitung 83 verbunden sind. Hier sollte festgestellt werden, daß ein Paar gemeinsamer Ein­ gabe/Ausgabeleitungen als ein Dateneingabe/ausgabeweg verwen­ det wird, um die Anzahl der verwendeten Transistoren zu ver­ ringern.

Wie in Fig. 1 gezeigt, ist der Datenübertragungsschalt­ kreis mit wenigstens einer Speicherzelle 51, einem Paar von Bitleitungen 65, 66, die jeweils mit der Speicherzelle ver­ bunden sind, einem Leseverstärker 55 zum Verstärken der elek­ trischen Potentialdifferenz zwischen den Bitleitungen und ei­ nem Paar von Isolationstransistoren 53, 54 versehen. Außerdem umfaßt der Schaltkreis ein Paar gemeinsamer Ein­ gabe/Ausgabeleitungen 67, 68 zum Übertragen von Eingabe- oder Ausgabedaten mittels einer komplementären Logikoperation, einen Entladetransistor 56 zum Erhalten des Steuerungssignals an seinem Gate und mit einem Kanal, der zum Übertragen eines an ein Ende des Kanals angelegten elektrischen Potentials auf das Erdpotentialniveau mit einem Erdpotentialknoten verbunden ist, ein Paar von Übertragungstransistoren 59, 60, die das Steuerungssignal an ihren jeweiligen Gates erhalten und je­ weils den Kanal mit den gemeinsamen Eingabe/Ausgabeleitungen verbunden haben, zwei Paare von Eingabetransistoren 61, 62 und 63, 64, die mit den Bitleitungen verbunden sind, wobei jeder Kanal der Eingabetransistoren mit einer der Bitleitun­ gen und einem der Übertragungstransistoren 59, 60 verbunden ist, wobei jedes Gate der Eingabetransistoren ein elektri­ sches Potential auf einer der Eingabe/Ausgabeleitungen er­ hält, und ein Paar von Ausgabetransistoren 57, 58, von denen jeweils eine Gateelektrode mit einer der Bitleitungen verbun­ den ist und der Kanal zwischen einem Ende des Kanals des Ent­ ladetransistors und einem Endes des Kanals des Übertragungs­ transistores angeschlossen hat. In diesem Ausführungsbeispiel können alle Transistoren als NMOS-Transistoren konstruiert sein. An die Steuerungselektroden des Entladetransistors 56 und des ersten und zweiten Übertragungstransistors 59, 60 ist ein Spaltenauswahlleitungssignal (CSL) angelegt. Dieses CSL-Signal geht in einen logisch hohen Zustand, sobald eine Wort­ leitung 52 ausgezeichnet wurde, wie in Fig. 2 gezeigt, und eine Speicherzelle 51 ausgewählt wurde. Die Isolationstransi­ storen 53, 54 dienen zum Isolieren der elektrischen Verbin­ dung zwischen den Speicherzellen einer Speicherzellenanord­ nung. Der Leseverstärker 55 kann einen in der Technik bekann­ ten Aufbau haben.

Der Betrieb des in Fig. 1 gezeigten Schaltkreises wird im Folgenden im Detail erklärt. Der erste und der zweite Aus­ gabetransistor 57, 58 besitzen einen komplementären Ein­ schaltvorgang bei der Eingabe und Ausgabe von Daten und die­ nen als Schalttransistoren zum Steuern einer Stromverstärkung in den Ausgabeleitungen 67, 68. Wenn zum Beispiel der zweite Ausgabetransistor 58 ausgeschaltet wird, wird die mit dem Ka­ nal des zweiten Ausgabetransistors verbundene Ein­ gabe/Ausgabeleitung 67 elektrisch von dem Erdpotentialknoten getrennt, wodurch ein sehr schneller Stromverstärkungsvorgang erreicht wird.

Bei einem Datenlesevorgang in eine Speicherzelle geht, sobald eine Wortleitung 52 ausgewählt wurde, eine Bitleitung 65 in einen logisch höheren Zustand als die andere Bitleitung 66 aufgrund einer Ladung, die die Speicherzelle 51 mit der Bitleitung 65 teilt. Wenn dann die Spaltenauswahlleitung (CSL) ausgewählt wird, schaltet der erste Ausgabetransistor 57 eher an als der zweite Ausgabetransistor 58. Daher beginnt die mit dem Kanal des ersten Ausgabetransistors 57 verbundene Eingabe/Ausgabeleitung 68 sich über den Entladetransistor 56 auf das Erdpotentialniveau zu entladen, so daß der Lesever­ stärker die Bitleitung 65 auf einen logisch hohen Pegel und die Bitleitung 66 auf einen logisch niedrigen Pegel bringt. Also nimmt der Stromfluß durch den ersten Ausgabetransistor 57 weiter zu, während der zweite Ausgabetransistor 58 sich schrittweise ausschaltet, wodurch der Potentialunterschied zwischen den Eingabe/Ausgabeleitungen vergrößert wird. Zu diesem Zeitpunkt schaltet das erste Paar von Eingabetransi­ storen 61, 62 aus, um eine elektrische Verbindung zwischen der Bitleitung 65 und der Eingabe/Ausgabeleitung 67 zu ver­ hindern und kontinuierlich das elektrische Potential der Bit­ leitung 65 zu halten. Also wird, wie in der Ausgabecharakte­ ristik der Fig. 2 zu sehen, der Lesevorgang der Bitleitungen 65, 66 und auch der Verstärkungsvorgang der Ein­ gabe/Ausgabeleitungen 67, 68 schneller durchgeführt, so daß eine sehr schnelle Datenausgabe erreicht werden kann.

Als nächstes wird der Datenschreibvorgang in die Speicherzelle 51 beschrieben. Daten auf den Ein­ gabe/Ausgabeleitungen 67, 68 werden über die ersten und zwei­ ten Paare von Eingabetransistoren 61, 62 und 63, 64 an die Bitleitungen 65, 66 angelegt. Zum Beispiel nimmt unter der Annahme, daß Daten auf der Eingabe/Ausgabeleitung 67 existie­ ren, das elektrische Potential der Bitleitung 65 auf den lo­ gisch hohen Zustand zu, wodurch der erste Ausgabetransistor 57 angeschaltet wird. Dann fließt das elektrische Potential der Eingabe/Ausgabeleitung 68 zum Erdpotentialknoten, wodurch der zweite Ausgabetransistor 58 ausgeschaltet wird. Daher wird das elektrische Potential der Eingabe/Ausgabeleitung 67 nur an die Bitleitung 65 angelegt, um somit einen Schreibvor­ gang in die Speicherzelle 51 zu erreichen. Das in der Fig. 1 gezeigte Ausführungsbeispiel des erfindungsgemäßen Schalt­ kreises wäre vorzuziehen für eine Hochintegration und eine sehr schnelle Datenübertragung in einer Halbleiterspeicher­ vorrichtung.

Fig. 3 zeigt ein weiteres Ausführungsbeispiel des erfin­ dungsgemäßen Datenübertragungsschaltkreises. Der Datenüber­ tragungsschaltkreis umfaßt wenigstens eine Speicherzelle 71, ein Paar von mit jeder Speicherzelle verbindbaren Bitleitun­ gen 81, 82, Isolationstransistoren 73, 74 zum Isolieren jeder Speicherzelle von anderen Komponenten, einen Leseverstärker 75 und eine Wortleitung 72. Außerdem umfaßt der Schaltkreis ein Paar von Eingabe/Ausgabeleitungen 83, 84 zur Datenüber­ tragung zum und von dem Außenbereich der Speichervorrichtung, einen Erdungstransistor 76 zum Erhalten eines gegebenen Spal­ tenauswahlsignals (CSL) als ein Steuerungssignal und mit ei­ nem mit einem Erdpotentialknoten verbindbaren Kanal, um ein an ein Ende des Kanals angelegtes Potential auf den Erdpoten­ tialpegel zu bringen, einen ersten Eingabetransistor 79, des­ sen Kanal zwischen der Bitleitung 81 und der gemeinsamen Ein­ gabe/Ausgabeleitung 83 angeschlossen ist und dessen Gateelek­ trode mit dem Spaltenauswahlleitungssignal verbunden ist, einen zweiten Eingabetransistor 80, dessen Kanal zwischen der Bitleitung 82 und der gemeinsamen Eingabe/Ausgabeleitung 84 angeschlossen ist und dessen Gateelektrode mit dem Spalten­ auswahlleitungssignal verbunden ist, einen ersten Ausgabe­ transistor 77 mit einem mit der Bitleitung 81 verbundenen Gate, der zwischen dem Kanal des Erdungstransistors 76 und der gemeinsamen Eingabe/Ausgabeleitung 84 angeschlossen ist, und einen zweiten Ausgabetransistor 78 mit einem mit der Bit­ leitung 81 verbundenen Gate, der zwischen dem Kanal des Er­ dungstransistors 76 und der gemeinsamen Ein­ gabe/Ausgabeleitung 83 angeschlossen ist. Die Leseverstärker 75, 85 können jeden in der Technik bekannten Aufbau besitzen.

Der Betrieb des in Fig. 3 gezeigten Datenübertragungs­ schaltkreises wird hiernach beschrieben. Die Schwellspannung der ersten und zweiten Eingabetransistoren 79, 80 ist zum Beispiel durch Verwendung von Ionenimplantation höher einge­ stellt als die der ersten und zweiten Ausgabetransistoren 77, 78. Der Grund dafür ist, daß beim Verstärken der Daten der Bitleitungen 81, 82 durch die ersten und zweiten Ausgabetran­ sistoren 77, 78 für die Eingabe/Ausgabeleitungen 83, 84 die ersten und zweiten Eingabetransistoren 79, 80 und die Ein­ gabe/Ausgabeleitungen 83, 84 elektrisch voneinander getrennt sein sollten. Für einen Fachmann sollte klar sein, daß ein guter Verstärkungsvorgang in den Eingabe/Ausgabeleitungen 83, 84 nicht durchgeführt werden könnte, wenn die Eingabetransi­ storen 79, 80 und die Eingabe/Ausgabeleitungen miteinander verbunden wären.

Um mit dem Datenlesevorgang in eine Speicherzelle 71 zu beginnen, wird, sobald die Bitleitung 81 "hoch" geht und die andere Bitleitung 82 "niedrig" geht, eine Spaltenauswahllei­ tung (CSL) ausgewählt (das heißt, sie geht "hoch"). Dann schaltet der erste Ausgabetransistor 77 an und der zweite Ausgabetransistor 78 schaltet aus. Dann arbeiten, weil eine Potentialdifferenz zwischen den Eingabe/Ausgabeleitungen 83, 84, die mit den Kanälen der ersten und zweiten Ausgabetransi­ storen 77, 78 verbunden sind, die ersten und zweiten Ausgabe­ transistoren als Stromverstärker, um die Daten für die Ein­ gabe/Ausgabeleitungen 83, 84 zu erzeugen. Hier besitzen die ersten und zweiten Eingabetransistoren 79, 89 höhere Schwell­ spannungen als die ersten und zweiten Ausgabetransistoren, so daß sie ausschalten, bis eine Potentialdifferenz zwischen den Eingabe/Ausgabeleitungen 83, 84 auftritt. Somit wird verhin­ dert, daß die Bitleitungen 81, 82 über die ersten und zweiten Eingabetransistoren 79, 80 elektrisch mit den Ein­ gabe/Ausgabeleitungen 83, 84 verbunden werden. Wenn diese er­ sten und zweiten Eingabetransistoren 79, 80 einschalten, schaltet die elektrische Potentialdifferenz der Ein­ gabe/Ausgabeleitung 84 mit dem Erdpotentialpegel den zweiten Ausgabetransistor 78 durch den zweiten Eingabetransistor 80 aus, wodurch verhindert wird, daß Strom von der Ein­ gabe/Ausgabeleitung 83 zum Erdpotentialknoten fließt, und eine schnellere Stromverstärkung erreicht wird. Wie in Fig. 4 gezeigt, ist festzustellen, daß diese schnelle Verstärkung der Eingabe/Ausgabeleitungen 83, 84 ebenso wie der Lesevor­ gang in den Bitleitungen 81, 82 zu einem schnelleren Daten­ eingabe/ausgabevorgang führt.

Als nächstes werden bei einem Datenschreibvorgang in die Speicherzelle 71 die Daten auf den Eingabe/Ausgabeleitungen 83, 84 über die ersten und zweiten Eingabetransistoren 79, 80 auf die Bitleitungen 81, 82 gebracht. Zu diesem Zeitpunkt schaltet, wie beim vorhergehenden Lesevorgang gesehen, eine lo­ gisch niedrige Spannung der Eingabe/Ausgabeleitung 84 den zweiten Ausgabetransistor 78 durch den zweiten, mit der Ein­ gabe/Ausgabeleitung verbundenen, Eingabetransistor 80 aus, und die Eingabe/Ausgabeleitung 83 mit den logisch hohen Daten ist nicht nur von dem Erdpotentialknoten getrennt, sondern auch über den ersten Eingabetransistor 79 und die Bitleitung 81 mit der Speicherzelle 71 verbunden. Dementsprechend ist klar, daß ein vollständiger Schreibvorgang durchgeführt wird.

Die in den Diagrammen der Fig. 1 und 3 gezeigten Da­ tenübertragungsschaltkreise zeigen nur bevorzugte Ausfüh­ rungsbeispiele der vorliegenden Erfindung und beanspruchen nicht, den Umfang der Erfindung einzuschränken. Zum Beispiel können die Schwellspannungen der Eingabetransistoren 61-64, 79 und 80 mittels Zonenimplantation auf einen gewünschten Wert geregelt werden, und jede Komponente in den Schaltkrei­ sen der Fig. 1 und 3 kann durch einen andere, äquivalente oder ähnliche Komponente ersetzt werden, ohne vom Wesen der vorliegenden Erfindung, die dem Fachmann bekannt ist, abzu­ weichen.

Wie aus der vorstehenden Beschreibung ersichtlich, er­ reicht der Datenübertragungsschaltkreis entsprechend der vor­ liegenden Erfindung aufgrund einer solchen direkten Verbin­ dung der Bitleitung mit einem Gate eines Ausgabetransistors eine hohe Datenübertragungsgeschwindigkeit beim Übertragen von Daten von einer Bitleitung auf eine Datenein­ gabe/ausgabeleitung. Außerdem hilft er, den Nachteil in dem Datenübertragungsschaltkreis im Stande der Technik mit ge­ trennten Eingabeleitungen und Ausgabeleitungen durch Verrin­ gerung der Anzahl der Komponenten aufgrund einer gemeinsamen Dateneingabe/ausgabeleitung zu lösen.

Während das Vorstehende eine vollständige und komplette Offenlegung der bevorzugten Ausführungsbeispiele der vorlie­ genden Erfindung gibt, können verschiedene Modifikationen, alternative Konstruktionen und Äquivalente dazu verwendet werden, ohne vom Wesen und Umfang der Erfindung abzuweichen. Daher sollte die obige Beschreibung mit den Illustrationen nicht als Einschränkung des Umfangs der Erfindung, die durch die beigefügten Patentansprüche definiert ist, gesehen wer­ den.

Claims (16)

1. Datenübertragungsschaltkreis zur Verwendung in einer Halbleiterspeichervorrichtung mit einer Mehrzahl von Speicherzellen zum Schreiben und Lesen von Daten in und aus einer Speicherzelle (51), einem Paar von Bitleitungen (65, 66), die jeweils mit der Speicherzelle verbunden sind, und einem Leseverstärker (55) zum Verstärken der elektrischen Po­ tentialdifferenz zwischen den Bitleitungen, dadurch gekenn­ zeichnet, daß der Schaltkreis umfaßt:
gemeinsame Eingabe/Ausgabeleitungsvorrichtungen mit ei­ nem Paar von Eingabe/Ausgabeleitungen (67, 68) zum Übertragen von Eingabe- oder Ausgabedaten mittels einer komplementären Logikoperation;
einen Entladetransistor (56) zum Erhalten des Steue­ rungssignal an seinem Gate und mit einem Kanal, der zum Über­ tragen eines an ein Ende des Kanals angelegten elektrischen Potentials auf das Erdpotentialniveau mit einem Erdpotenti­ alknoten verbunden ist;
eine Übertragungstransistorvorrichtung mit einem Paar von Übertragungstransistoren (59, 60), die das Steuerungssi­ gnal an ihren jeweiligen Gates erhalten und jeweils den Kanal mit den gemeinsamen Eingabe/Ausgabeleitungen verbunden haben;
eine Eingabetransistorvorrichtung mit zwei Paaren von Eingabetransistoren (61, 62 und 63, 64), die mit den Bitlei­ tungen verbunden sind, wobei jeder Kanal der Eingabetransi­ storen mit einer der Bitleitungen und einem der Ein­ gabe/Ausgabeleitungen verbunden ist, wobei jedes Gate der Eingabetransistoren ein elektrisches Potential auf einer der Eingabe/Ausgabeleitungen erhält; und
eine Ausgabetransistorvorrichtung mit einem Paar von Ausgabetransistoren (57, 58), von denen jeweils eine Gate­ elektrode mit einer der Bitleitungen verbunden ist und der Kanal zwischen einem Ende des Kanals des Entladetransistors und einem Endes des Kanals des Übertragungstransistors ange­ schlossen ist.

2. Datenübertragungsschaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß das Steuerungssignal einem Spaltenaus­ wahlsignal (CSL) entspricht, das geeignet ist, direkt nach der Auswahl einer Wortleitung in der Speicherzelle zugewiesen zu werden.

3. Datenübertragungsschaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß die Übertragungstransistorvorrichtung er­ ste und zweite Transistoren umfaßt, deren Kanal jeweils mit einer der Eingabe/Ausgabeleitungen verbunden ist und deren Gateelektrode das Steuerungssignal erhält.

4. Datenübertragungsschaltkreis nach Anspruch 3, dadurch gekennzeichnet, daß die Eingabetransistorvorrichtung erste und zweite Transistorpaare umfaßt, wobei jedes Paar zwei NMOS-Transistoren aufweist, deren Gate jeweils mit einer der gemeinsamen Eingabe/Ausgabeleitungen verbunden ist und deren Kanal zwischen einer der Bitleitungen und einer Drain- oder Sourceelektrode des Übertragungstransistors angeschlossen ist.

5. Datenübertragungsschaltkreis nach Anspruch 4, dadurch gekennzeichnet, daß die NMOS-Transistoren der ersten und zweiten Transistorpaare geeignet sind, sich nur während einer Dateneingabetaktsequenz einzuschalten.

6. Datenübertragungsschaltkreis nach Anspruch 3, dadurch gekennzeichnet, daß die Ausgabetransistorvorrichtung einen ersten Ausgabetransistor, dessen Gate mit einer der Bitlei­ tungen und dessen Kanal zwischen dem Entladetransistor und dem ersten Transistor der Übertragungstransistorvorrichtung angeschlossen ist, und einen zweiten Ausgabetransistor um­ faßt, dessen Gate mit der anderen der Bitleitungen und dessen Kanal zwischen dem Entladetransistor und dem zweiten Transi­ stor der Übertragungstransistorvorrichtung angeschlossen ist.

7. Datenübertragungsschaltkreis nach Anspruch 6, dadurch gekennzeichnet, daß die ersten und zweiten Ausgabetransisto­ ren geeignet sind, sich in komplementärer Weise während des Dateneingabe- und Ausgabevorgangs einzuschalten.

8. Datenübertragungsschaltkreis nach Anspruch 6, dadurch gekennzeichnet, daß, wenn einer der ersten und zweiten Ausga­ betransistoren ausgeschaltet wird, eine entsprechende der mit dem Kanal des ausgeschalteten Ausgabetransistors verbundenen, gemeinsamen Eingabe/Ausgabeleitungen elektrisch von dem Erd­ potentialknoten getrennt wird.

9. Datenübertragungsschaltkreis zur Verwendung in einer Halbleiterspeichervorrichtung mit einer Mehrzahl von Speicherzellen (51), einem Paar von mit der Speicherzelle verbindbaren Bitleitungen (65, 66), einem Leseverstärker (55) zum Verstärken der elektrischen Potentialdifferenz zwischen den Bitleitungen, und einem Paar gemeinsamer Ein­ gabe/Ausgabeleitungen (67, 68) für Daten, die durch ein Spal­ tenauswahlleitungssignal (CSL) gesteuert werden, dadurch ge­ kennzeichnet, daß der Schaltkreis umfaßt:
einen ersten Schalttransistor (57), dessen Steuergate mit einer der Bitleitungen verbunden ist und dessen Kanal zwischen einem Erdpotentialknoten und einer der gemeinsamen Eingabe/Ausgabeleitungen angeschlossen ist;
einen zweiten Schalttransistor (58), dessen Steuergate mit der anderen der Bitleitungen verbunden ist und dessen Ka­ nal zwischen dem Erdpotentialknoten und der anderen der ge­ meinsamen Eingabe/Ausgabeleitungen angeschlossen ist;
ein erstes Paar von Eingabetransistoren (61, 62), von denen jeweils das Steuerungsgate mit dem Paar gemeinsamer Eingabe/Ausgabeleitungen und der Kanal zwischen einer der Bitleitungen und einem der Kanäle der ersten und zweiten Schalttransistoren verbunden ist, um dadurch einen Datenein­ gabevorgang durchzuführen; und
ein zweites Paar von Eingabetransistoren (63, 64), von denen jeweils das Steuerungsgate mit dem Paar gemeinsamer Eingabe/Ausgabeleitungen und der Kanal zwischen der anderen der Bitleitungen und einem der Kanäle der ersten und zweiten Schalttransistoren verbunden ist, um dadurch einen Datenein­ gabevorgang durchzuführen.

10. Datenübertragungsschaltkreis nach Anspruch 9, da­ durch gekennzeichnet, daß die ersten und zweiten Schalttran­ sistoren geeignet sind, während der Dateneingabe- und Ausga­ besequenz auf komplementäre Weise anzuschalten.

11. Datenübertragungsschaltkreis nach Anspruch 9, da­ durch gekennzeichnet, daß die ersten und zweiten Paare von Eingabetransistoren jeweils nur während der Dateneingabese­ quenz angeschaltet werden.

12. Datenübertragungsschaltkreis nach Anspruch 9, da­ durch gekennzeichnet, daß, wenn der erste Schalttransistor oder der zweite Schalttransistor ausgeschaltet ist, eine ent­ sprechende der gemeinsamen, mit einem Kanal der ersten und zweiten Schalttransistoren verbundenen Ein­ gabe/Ausgabeleitungen elektrisch von dem Erdpotentialknoten getrennt wird.

13. Datenübertragungsschaltkreis nach Anspruch 9, da­ durch gekennzeichnet, daß er ein Paar von Übertragungstransi­ storen (59, 60), die zwischen dem jeweiligen Kanal der ersten und zweiten Schalttransistoren und einer der gemeinsamen Ein­ gabe/Ausgabeleitungen angeschlossen sind und deren Steue­ rungsgate jeweils das Spaltenauswahlleitungssignal erhalten, und einen Entladetransistor (56) umfaßt, dessen Kanal zwi­ schen dem Kanal des ersten und zweiten Schalttransistors und dem Erdpotentialknoten angeschlossen ist.

14. Datenübertragungsschaltkreis für eine Halbleiter­ speichervorrichtung mit einer Mehrzahl von Speicherzellen (71), einem Paar von mit jeder Speicherzelle verbindbaren Bitleitungen (81, 82) und wenigstens einem Isolationstransi­ stor (73, 74) zum Isolieren jeder Speicherzelle von anderen Komponenten, dadurch gekennzeichnet, daß der Schaltkreis um­ faßt:
ein Paar von Eingabe/Ausgabeleitungen (83, 84) zur Da­ tenübertragung zum und von dem Außenbereich der Speichervor­ richtung;
einen Erdungstransistor (76) zum Erhalten eines gegebe­ nen Spaltenauswahlsignals (CSL) als ein Steuerungssignal und mit einem mit einem Erdpotentialknoten verbindbaren Kanal, um ein an ein Ende des Kanals angelegtes Potential auf den Erd­ potentialpegel zu bringen;
einen ersten Eingabetransistor (79), dessen Kanal zwi­ schen einer der Bitleitungen (81) und einer der gemeinsamen Eingabe/Ausgabeleitungen (83) angeschlossen ist und dessen Gateelektrode mit dem Spaltenauswahlleitungssignal verbunden ist;
einen zweiten Eingabetransistor (80), dessen Kanal zwi­ schen der anderen der Bitleitungen (82) und der anderen der gemeinsamen Eingabe/Ausgabeleitungen (84) angeschlossen ist und dessen Gateelektrode mit dem Spaltenauswahlleitungssignal verbunden ist;
einen ersten Ausgabetransistor (77) mit einem mit einer der Bitleitungen (81) verbundenen Gate, der zwischen dem Ka­ nal des Erdungstransistors (76) und einer der gemeinsamen Eingabe/Ausgabeleitungen (84) angeschlossen ist; und
einen zweiten Ausgabetransistor (78) mit einem mit der anderen der Bitleitungen (81) verbundenen Gate, der zwischen dem Kanal des Erdungstransistors (76) und der anderen der ge­ meinsamen Eingabe/Ausgabeleitungen (83) angeschlossen ist.

15. Datenübertragungsschaltkreis nach Anspruch 14, da­ durch gekennzeichnet, daß, wenn Daten auf den Bitleitungen bei den ersten und zweiten gemeinsamen Ein­ gabe/Ausgabeleitungen durch die ersten und zweiten Ausgabe­ transistoren verstärkt werden, die ersten und zweiten Ausga­ betransistoren elektrisch von den ersten und zweiten gemein­ samen Eingabe/Ausgabeleitungen getrennt sind.

16. Datenübertragungsschaltkreis nach Anspruch 14, da­ durch gekennzeichnet, daß die Stromverstärkung in dem Paar gemeinsamer Eingabe/Ausgabeleitungen geeignet ist, von einem komplementären Schaltvorgang in den ersten und zweiten Ausga­ betransistoren gesteuert zu werden.