DE69123409T2

DE69123409T2 - Halbleiterspeicherschaltung

Info

Publication number: DE69123409T2
Application number: DE69123409T
Authority: DE
Inventors: Hiroki Koike
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1990-09-05
Filing date: 1991-09-05
Publication date: 1997-05-22
Anticipated expiration: 2011-09-06
Also published as: EP0474238A2; JPH04114395A; EP0474238A3; US5202854A; DE69123409D1; KR920006975A; EP0474238B1; KR950000958B1

Description

Die vorliegende Erfindung betrifft eine Haibleiterspeicherschaltung und insbesondere eine Halbleiterspeicherschaltung, die mit einem Leseverstärker zum Verstärken von Signalen zwischen Bitleitungen ausgestattet ist.
Eine herkömmliche Halbleiterspeicherschaltung von der Art, auf die sich die Erfindung bezieht, kann beispielsweise in der Veröffentlichung "Digest of technical Papers of 1998, International Solid State Circuit Conference" (ISSCC), Seite 246, gefunden werden, die eine Halbleiterspeicherschaltung vom Haltekreis-Abtast-Typ offenbart, und auf der der Oberbegriff des Patentanspruches 1 beruht.
Ein Beispiel einer derartigen herkömmlichen Schaltung ist eine Schaltung, bei der eine Schaltung gemäß dem vorstehend genannten Haltekreis-Abtast-Typ bei einem dynamischen Direktzugriffsspeicher DRAM angewandt wird, der eine Anzahl von Speicherzellen enthält, wobei jede der Speicherzellen ein normaler Speicherzellentyp, bestehend aus einem Transistor und einem Kondensator, ist. Das heißt, der Speicherzellentyp, bei dem zwischen einem Kondensator zum Speichern der Ladung und einer Bitleitung ein Schalttransistor angeordnet ist. In einer solchen herkömmlichen Schaltung treten Probleme auf, daß, wenn ein Transfersignal von einem hohen Pegel auf seinen niederen Pegel umschaltet, und dadurch verursacht wird, daß die Transfergates nichtleitend werden, die effektive Auslesespannung infolge des Schaltrauschens, das zwischen der Gatekapazitanz dieser Transfergates und parasitärer Kapazitanz auftritt, unvermeidlich klein wird.
Die Einzelheiten einer derartigen herkömmlichen Schaltung und die darin auftretenden Probleme werden später vollständig erläutert.

Zusammenfassung der Erfindung

Aufgabe der vorliegenden Erfindung ist es, eine Halbleiterspeicherschaltung zu schaffen, die mit einem Leseverstärker zum Verstärken von Signalen zwischen Bitleitungen ausgestattet ist.
Die Erfindung strebt die Eliminierung des Spannungsverlustes an, der durch das Schaltrauschen verursacht wird, so daß es möglich wird, eine Funktionsspanne zu vergrößern, und die Schaffung einer Halbleiterspeicherschaltung, in welcher ein Hochgeschwindigkeitsbetrieb des Leseverstärkers nicht beeinflußt ist.
Gemäß einem Aspekt der Erfindung ist eine Halbleiterspeicherschaltung geschaffen worden, mit:
einer ersten Bitleitung und einer zweiten Bitleitung;
einer Vielzahl von ersten wortleitungen und einer Vielzahl von zweiten Wortleitungen;
einer Vielzahl von ersten Speicherzellen, die jeweils an die ersten Wortleitungen und die erste Bitleitung angeschlossen sind, und die der ersten Bitleitung Speicherdaten übertragen, wenn die ersten Wortleitungen auf einem Auswahlpegel sind;
einer Vielzahl von zweiten Speicherzellen, die jeweils mit den zweiten Wortleitungen und der zweiten Bitleitung verbunden sind; und die der zweiten Bitleitung Speicherdaten übertragen, wenn die zweiten Wortleitungen auf einem Auswahlpegel sind;
einem ersten Transfergate und einem zweiten Transfergate, deren jeweils eines Ende an die entsprechende erste Bitleitung oder zweite Bitleitung angeschlossen ist, und die in Abhängigkeit von Transfersignalen EIN- und AUS-geschaltet werden;
einem Leseverstärker, dessen erste und zweite Eingangs- /Ausgangs-Anschlüsse jeweils an die entsprechenden anderen Enden der ersten und zweiten Transfergates angeschlossen sind, und der zum Verstärken von Signalen zwischen den ersten und zweiten Eingangs-/Ausgangs-Anschlüssen aktiviert wird, wenn ein Aktivierungssignal auf einem aktiven Pegel ist;
einer Vorladeschaltung, die die ersten und zweiten Eingangs-/Ausgangs-Anschlüsse des Leseverstärkers auf einen vorbestimmten Pegel vorlädt, wenn ein Vorladesignal auf einem aktiven Pegel ist; und
einem Steuerabschnitt, der das Transfersignal auf dessen aktiven Pegel setzt, wodurch die ersten und zweiten Transfergates in ihre EIN-Zustände geschaltet werden, nachdem das Vorladesignal von seinem aktiven Pegel in seinen nichtaktiven Pegel geändert worden ist, wodurch eine vorbestimmte Wortleitung der Vielzahl erster und zweiter Wortleitungen auf ihren Auswahlpegel gesetzt wird, nachdem das Transfersignal auf seinen aktiven Pegel geändert wurde, wodurch das Transfersignal auf seinen nichtaktiven Pegel gesetzt wird, wodurch die ersten und zweiten Transfergates in ihre AUS-Zustände geschaltet werden, nachdem die vorbestimmte Wortleitung auf ihren Wählpegel geändert wurde und wodurch das Aktivierungssignal auf seinen Aktivpegel gesetzt wird, nachdem das Transfersignal auf seinen nicht-aktiven Pegel gesetzt worden ist.
Die Halbleiterspeicherschaltung gemäß der Erfindung kann eine weitere Vorladeschaltung aufweisen, die die Vorladespannung direkt an die ersten und zweiten Bitleitungen anlegt.
Gemäß der vorliegenden Erfindung werden während des Bereitschaftszustandes des Speichers zuerst die Transfergates zwischen den Bitleitungen und die Leseverstärker nicht leitend. Um die Daten aus einer gegebenen Speicherzelle herauszulesen, werden die Transfergates leitend gemacht und dann das Potential der Wortleitung für die zu wählende Speicherzelle auf einen hohen Pegel angehoben, so daß die Daten, die in einer derartigen Speicherzelle gespeichert sind, auf die Bitleitung herausgelesen werden. Dann wird, nachdem die Transfergates nichtleitend gemacht worden sind, der Leseverstärker aktiviert. Auf diese Art und Weise heben sich das Schaltrauschen, das auftritt, wenn die Transfergates leitend gemacht wurden, bevor der Pegel der Wortleitung hochwird, und das Schaltrauschen, das auftritt, wenn die Transfergates nichtleitend gemacht wurden, nachdem der Pegel der Wortleitung hoch wird, gegenseitig auf, und als ein Ergebnis kann der Spannungsverlust beim Herauslesen der Daten aus der Speicherzelle eliminiert werden.

Kurze Beschreibung der Figuren

Die vorstehenden und andere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung gehen aus der folgenden Beschreibung der bevorzugten Ausführungsformen der Erfindung anhand der begleitenden Figuren hervor, in welchen zeigt:
Fig. 1 ein Schaltbild einer herkömmlichen Schaltung;
Fig. 2 einen Signalverlauf, der die verschiedenen Signalformen zeigt, um den Betrieb der in der Fig. 1 gezeigten herkömmlichen Schaltung zu illustrieren;
Fig. 3 ein Schaltbild einer Schaltung gemäß der ersten Ausführungsform der vorliegenden Erfindung;
Fig. 4 einen Signalverlauf der verschiedenen Signalformen zur Erläuterung des Betriebes der in der Fig. 3 gezeigten Schaltung; und
Fig. 5 ein Schaltbild einer Schaltung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung.

Beschreibung der bevorzugten Ausführungsformen

In der folgenden Erläuterung sind für gleiche oder ähnliche Bauelemente in allen Figuren der Zeichnungen gleiche Bezugsymbole verwendet worden.
Um zum Verständnis der vorliegenden Erfindung beizutragen, wird zuerst eine herkömmliche Halbleiterspeicherschaltung unter Bezugnahme auf die Figuren 1 und 2 beschrieben, bevor die vorliegende Erfindung erläutert wird.
Fig. 1 zeigt ein Beispiel einer herkömmlichen Speicherschaltung, bei der der Haltekreis-Abtast-Typ bei einem dynamischen Direktzugriffsspeicher (DRAM) angewandt wird.
In der Fig. 1 hat die Schaltung eine Vielzahl von Speicherzellen MC&sub1;&sub1; bis MC1N, MC&sub2;&sub1; bis MC2N, wobei jede Speicherzelle von einem üblichen Speicherzellentyp ist, der einen Transistor und einen Kondensator hat; das heißt, vom Typ Speicherzelle, bei dem ein Schalttransistor QS zwischen einem Kondensator CS zum Speichern der Ladung und einer Bitleitung BL&sub1; oder einer Bitleitung BL&sub2; geschaltet ist.
Wenn Daten aus den Speicherzellen MC&sub1;&sub1; bis MC1N, MC&sub2;&sub1; bis MC&sub2;N herausgelesen werden sollen, wird eine der Wortleitungen WL&sub1;&sub1; bis WL1N und Wortleitungen WL&sub2;&sub1; bis WL2N auf einen hohen Pegel als Wählpegel geschaltet, wodurch bewirkt wird, daß der Schalttransistor QS leitend wird und die Ladung, die in dem relevanten Kondensator C5 gespeichert ist, der Bitleitung BL&sub1;, BL&sub2; zugeführt wird. Danach verstärkt der Leseverstärker 2 das Signal, das aus der Speicherzelle herausgelesen worden ist.
Der Leseverstärker 2 ist vom CMOS-Flip-Flop-Typ, bestehend aus den P-Kanal-Transistoren Q4, Q5 und den N-Kanal-Transistoren Q6, Q7. Hierbei wird davon ausgegangen, daß Aktivierungssignale SAP, SAN an einen gemeinsamen Sourceanschluß der P-Kanal-Transistoren Q4, Q5 bzw. einen gemeinsamen Sourceanschluß der N-Kanal-Transistoren Q6, Q7 des Leseverstärkers 2 angelegt werden sollen. Die Drain-Anschlüsse, an denen die P-Kanal-Transistoren und N-Kanal-Transistoren zusammengeschlossen sind, werden auch zu Eingangs-/Ausgangs- Anschlüssen SA1 und SA2 gemacht.
In der Schaltung vom Haltekreis-Abtast-Typ, die zwischen die Eingangs-/Ausgangs-Anschlüsse SA1, SA2 und die Bitleitungen BL&sub1;, BL&sub2; eingesetzt ist, sind Transfergates TG1 und TG2 vorgesehen, die jeweils ein Gate haben, an welches ein Transfersignal TSx angelegt wird. Die Kondensatoren C1, C2, C3 bzw. C4 repräsentieren parasitäre Kapazitanzen der Eingangs-/Ausgangs-Anschlüsse SA1, SA2 und der Bitleitungen BL&sub1;, BL&sub2;. Die Transistoren Q1 bis Q3 bilden eine Vorladeschaltung 1. Das Vorladen des Leseverstärkers 2 und der Bitleitungen BL&sub1;, BL&sub2; wird durch ein Vorladesignal PBL gesteuert, das an jedes Gate der Transistoren Q1 bis Q3 angelegt wird. Jedes der vorstehend genannten Bauelemente oder jede der Schaltungen wird durch einen Steuerabschnitt 3x gesteuert.
Fig. 2 zeigt den Betriebsablauf für den Fall, daß die Speicherzelle, welche mit MC&sub1;&sub1; bezeichnet ist, die an die Wortleitungen WL&sub1;&sub1; angeschlossen ist, gewählt ist.
Nun wird ein Signalverstärkungsvorgang des Leseverstärkers 2 für den Fall erläutert, bei dem die Daten mit niederem Pegel in der Speicherzelle MC&sub1;&sub1; gespeichert sind. In der Fig. 2 reprasentiert VCC die Stromversorgungsspannung (hoher Pegel). Die Vorladespannung VPRE ist eine vorbestimmte Spannung, die die Beziehung 0 ≤ VPRE ≤ VCC erfüllt. Im allgemeinen ist diese Vorladespannung VPRE = VCC/2.
Während des Bereitschaftszustandes des Speichers sind die Eingangs-/Ausgangsanschlüsse SA1, SA2, die Bitleitungen BL&sub1;, BL&sub2; und die Aktivierungssignale SAP, SAN alle auf den Pegel der Vorladespannung VPRE gesetzt. Das Transfersignal TSx ist mit der Bitleitung BL&sub1; auf seinem hohen Pegel und der Eingangs-/Ausgangsanschluß SA1 und auch die Bitleitung BL&sub2; und der Eingangs-/Ausgangs-Anschluß SA2 sind jeweils in ihrem leitenden Zustand oder elektrisch angeschlossen. Die Wortleitungen WL&sub1;&sub1; bis WL1N und WL&sub2;&sub1; bis WL2N sind alle auf ihrem niederen Pegel, so daß der Schalttransistor QS jeder der Speicherzellen nicht leitend ist.
Als erstes wird das Vorladesignal PBL auf einen niederen Pegel gebracht, so daß die Transistoren Q1 bis Q3, welche die jeweiligen Elemente vorladen, nicht leitend gemacht werden. Dieser Zustand entspricht der Zeitspanne (a), die in der Fig. 2 gezeigt ist.
Um die Daten aus der gewählten Speicherzelle MC&sub1;&sub1; herauszulesen, wird die Wortleitung WL&sub1;&sub1; auf einen hohen Pegel gesetzt, (während die anderen Wortleitungen auf einem niederen Pegel bleiben) und der Schalttransistor QS der gewählten Speicherzelle MC&sub1;&sub1; wird leitend gemacht, wodurch die Daten auf die Bitleitung BL&sub1; und den Eingangs-/Ausgangs-Anschluß SA1 herausgelesen werden. Da die Niedrigpegel-Daten in der Speicherzelle MC&sub1;&sub1; gespeichert sind, fällt die Spannung der Bitleitung BL&sub1; und des Eingangs-/Ausgangs-Anschlusses SA1 leicht gegenüber der Vorladespannung VPRE ab, wenn der Schalttransistor QS leitend wird. Wenn die Höhe der so abgefallenen Spannung durch ΔV repräsentiert ist, wird das Potential der Bitleitung BL&sub1; und des Eingangs- /Ausgangs-Anschlusses SA1 (VPRE - ΔV) sein. ΔV wird im Folgenden als Herauslesespannung aus der Speicherzelle bezeichnet. Die Spannung der Bitleitung BL&sub2; und des Eingangs- /Ausgangs-Anschlusses SA2 bleibt gegenüber der Vorladespannung VPRE unverändert. Der gerade erläuterte Zustand entspricht der Zeitspanne (b) in der Fig. 2.
Als nächstes wird das Transfersignal TSx auf einen niederen Pegel gesetzt, so daß die Transfergates TG&sub1; und TG&sub2; in den nichtleitenden Zustand versetzt werden, wodurch der Leseverstärker 2 von den Bitleitungen BL&sub1; und BL&sub2; abgeschaltet wird. Dieser Zustand entspricht in der Fig. 2 der Zeitdauer (c).
Danach wird bewirkt, daß das Aktivierungssignal SAN auf einem niederen Pegel ist und bewirkt, daß das Aktivierungssignal SAP auf einem hohen Pegel ist, wodurch der Leseverstärker 2 aktiviert ist und die Herauslesespannung ΔV verstärkt wird. Der Verstärkungsvorgang des Leseverstärkers 2 wird solange fortgesetzt, bis die Pegel der Eingangs- /Ausgangs-Anschlüsse SA2 und SA1 den Pegel 0V bzw. den Pegel der Stromversorgungsspannung VCC erreichen. Dieser Zustand entspricht in der Fig. 2 der Zeitdauer (d).
Nachdem der Leseverstärker 2 das Verstärken der Herauslesespannung ΔV beendet hat, wird das Transfersignal TSx auf einen hohen Pegel gebracht, so daß die Transfergates TG&sub1; und TG&sub2; leitend werden, wodurch der Eingangs-/Ausgangs-Anschluß SA1 und die Bitleitung BL&sub1; und auch der Eingangs/Ausgangs-Anschluß SA2 und die Bitleitung BL&sub2; jeweils geschaltet sind. Nachdem die Spannungen der Eingangs/Ausgangs-Anschlüsse SA1 und SA2 auf die Bitleitungen BL&sub1; und BL&sub2; übertragen sind, wird die Wortleitung WL&sub1;&sub1; mit dem Wählpegel auf einen niederen Pegel gesetzt. Somit ist das Wiedereinschreiben der Daten in die Speicherzelle MC&sub1;&sub1; durchgeführt. Dieser Zustand entspricht in der Fig. 2 der Zeitdauer (e).
Da der Leseverstärker 2 gemäß der vorstehend erläuterten Vorgänge arbeitet, ist es möglich, die Bitleitungs-Kapazitanz bei Leseverstärker-Betrieb zu reduzieren, und den Verstärkungsvorgang mit hoher Geschwindigkeit durchzuführen.
Bei der vorstehend erläuterten herkömmlichen Halbleiterspeicherschaltung bestehen jedoch Probleme. Das heißt, wenn das Transfersignal TSx von seinem hohen Pegel auf seinen niederen Pegel gesetzt wird, wodurch bewirkt wird, daß die Transfergates TG1 und TG2 nichtleitend werden, wird die effektive Herauslesespannung ΔV infolge des Schaltrauschens, das zwischen den Gate-Kapazitanzen dieser Transfergates und den parasitären Kapazitanzen C1 bis C4 auftritt, unvermeidlich klein.
Nun wird der Verlust der Herauslesespannung infolge des Schaltrauschens betrachtet.
Es wird angenommen, daß Änderungen in den parasitären Kapazitanzen C1 bis C4 wie folgt auftreten:
C1 = CSA + ΔCSA
C2 = CSA - ΔCSA ... (1)
C3 = CB + ΔCB
C4 = CB - ΔCB
Da die Variationen bei den Werten der parasitären Kapazitanzen im Laufe Herstellung der LSI-Schaltung auftreten, ist es in der Praxis notwendig, ungefähr 5 - 10% als Wert für ΔCSA/CSA und ΔCB/CB in Betracht zu ziehen.
Infolge des Schaltrauschens, das auftritt, wenn das Transfersignal TSx auf seinen niederen Pegel gesetzt wird, ist hier anzunehmen, daß die Spannung an dem Eingangs/Ausgangs-Anschluß SA1 um die Größe ΔV&sub1; gesenkt wird und die Spannung an dem Eingangs-/Ausgangs-Anschluß SA2 um die Größe ΔV&sub2; gesenkt wird. Unter der Bedingung der vorstehenden Gleichungen (1) folgt, daß die Beziehung zwischen Variationen der Herauslesespannungen ΔV&sub1; ≤ ΔV&sub2; sein wird, da C1 > C2 ist.
Somit kann die effektive Herauslesespannung ΔVeff nach dem Spannungsverlust infolge des Schaltrauschens wie folgt berechnet werden:
ΔVeff = (VPRE- ΔV&sub2;) - (VPRE - ΔV - ΔV&sub1;) = ΔV - (ΔV&sub2; - ΔV&sub1;) < ΔV ... (2)
Die vorstehende Gleichung (2) gibt an, daß die Signalspannung infolge des Schaltrauschens verringert ist.
Nun werden einige Ausführungsformen der vorliegenden Erfindung anhand der begleitenden Figuren erläutert.
Fig. 3 zeigt in schematischer Darstellung eine erste Ausführungsform der Halbleiterspeicherschaltung gemäß der vorliegenden Erfindung.
Der Unterschied dieser Ausführungsform gegenüber der herkömmlichen, in der Fig. 1 gezeigten Halbleiterspeicherschaltung liegt in dem folgenden Punkt. Das heißt, nachdem das Vorladesignal PBL von seinem hohen Pegel des aktiven Pegels auf seinen niederen Pegel eines nichtaktiven Pegels umgesetzt worden ist, wird bewirkt, daß das Transfersignal TS seinen Pegel auf den hohen Pegel, der ein aktiver Pegel ist, ändert, wodurch die Transfergates TG1 und TG2 in ihre EIN-Zustände schalten. Nach dem das Transfersignal TS auf seinen hohen Pegel umgeschaltet hat, wird eine vorbestimmte Wortleitung (beispielsweise Wlll) aus den Wortleitungen WL&sub1;&sub1; bis WL1N, WL&sub2;&sub1; bis WL&sub2;N auf ihren hohen Pegel geschaltet, der ein Wählpegel ist, wodurch die Speicherzelle MC&sub1;&sub1; gewählt ist, und nachdem die vorbestimmte Wortleitung WL&sub1;&sub1; auf ihren hohen Pegel umgeschaltet hat, wird das Transfersignal TS auf einen niederen Pegel gesetzt, wodurch bewirkt wird, daß die Transfergates TG1, TG2 in ihre AUS-Zustände schalten, und nachdem das Transfersignal TS auf seinen niederen Pegel geschaltet hat, schalten die Aktivierungssignale SAP, SAN ihre Pegel auf die aktiven Pegel, wodurch der Leseverstärker aktiviert ist.
Als nächstes wird die Funktionsweise der Schaltung gemäß dieser Ausführungsform erläutert.
Fig. 4 ist ein Signalverlauf, der die verschiedenen Signalformen zur Erläuterung der Funktionsweise der Schaltung gemäß dieser Ausführungsform zeigt. Die Variationen der parasitären Kapazitanzen C&sub1; bis C&sub4; entsprechen den Bedingungen, wie sie durch die Gleichungen (1) gegeben sind.
(1) Erstens ist während dem Bereitschaftszustand der Speicherschaltung das Vorladesignal PBL auf seinem hohen Pegel, so daß die Transistoren Q1 bis Q3 in ihren leitenden Zuständen sind. Das Transfersignal TS ist auf einem niederen Pegel, so daß die Transfergates TG1 und TG2 jeweils in ihren nichtleitenden Zuständen sind. Dies ist der erste Punkt, der gegenüber der Halbleiterspeicherschaltung gemäß dem Stand der Technik unterschiedlich ist.
(2) Wenn Daten aus der Speicherzelle (beispielsweise MC&sub1;&sub1;) herausgelesen werden sollen, wird zuerst das Vorladesignal PBL auf seinen niederen Pegel gesetzt&sub1; so daß die entsprechenden Transistoren Q1 bis Q3 nichtleitend sind und solche Bauelemente, wie der Leseverstärker 2 von der Vorladespannung VPRE getrennt sind. Dieser Zustand entspricht der in der Fig. 4 mit (A) angegebenen Zeitspanne.
(3) Das Transfersignal TS wird dann auf seinen hohen Pegel gesetzt, so daß die Transfergates TG1 und TG2 leitend werden. Zu diesem Zeitpunkt ändert sich die Spannung an dem Eingangs-/Ausgangs-Anschluß SA1 und der Bitleitung BL1 und die Spannung an dem Eingangs-/Ausgangs-Anschluß SA2 und der Bitleitung BL&sub2; jeweils auf (VPRE + ΔV&sub1;) bzw. (VPRE + ΔV&sub2;), weil zwischen den Gate-Kapazitanzen der Transfergates TG1, TG2 und den parasitären Kapazitanzen C1 bis C4 das Schaltrauschen auftritt. Dieser Zustand entspricht der in der Fig. 4 mit (B) angegebenen Zeitspanne.
(4) Die Wortleitung WL&sub1;&sub1; wird dann auf ihren hohen Pegel gesetzt und die Herauslesespannung ΔV wird von der Speicherzelle MC&sub1;&sub1; auf die Bitleitung BL&sub1; und den Eingangs- /Ausgangs-Anschluß SA1 übertragen. Als ein Ergebnis werden die Spannungen an der Bitleitung BL&sub1; und dem Eingangs- /Ausgangs-Anschluß SA1 (VPRE) + ΔV&sub1; - ΔV). Dieser Zustand entspricht der in der Fig. 4 mit (C) angegebenen Zeitspanne.
(5) Das Transfersignal TS wird dann auf seinen niederen Pegel gesetzt, wodurch bewirkt wird, daß die Transfergates TG1 und TG2 nichtleitend werden, so daß die Bitleitungen BL&sub1; und BL&sub2; elektrisch von dem Leseverstärker 2 getrennt sind. Zu diesem Zeitpunkt fällt infolge des Schaltrauschens die Spannung an dem Eingangs-/Ausgangs-Anschluß SA1 und der Bitleitung BL&sub1; um das Maß ΔV&sub1; und die Spannung an dem Eingangs-/Ausgangs-Anschluß SA2 und der Bitleitung BL&sub2; fällt um das Maß ΔV&sub2; und als ein Ergebnis werden die Spannungen zu VPRE bzw. (VPRE - Av). Das heißt, daß das Problem des Heraus lesespannungsverlustes infolge des Schaltrauschens, das bei der herkömmlichen Schaltung der Fall war, eliminiert worden ist. Dieser Zustand entspricht in der Fig. 4 der durch (D) angezeigten Zeitspanne.
(6) Hier werden die Aktivierungssignale SAP und SAN jeweils auf einen hohen Pegel bzw. einen niederen Pegel gesetzt, so daß der Leseverstärker 2 aktiviert ist, wodurch die Herauslesespannung verstärkt wird. Der Verstärkungsvorgang des Leseverstärkers 2 wird solange fortgesetzt, bis die Spannungen an den Eingangs-/Ausgangs-Anschlüssen SA2 und SA1 jeweils die Pegel der Stromversorgungsspannung VCC bzw. der Spannung 0V erreichen. Dieser Zustand entspricht in der Fig. 4 der mit (E) angegebenen Zeitspanne.
(7) Wenn der Leseverstärker 2 den Verstärkungsvorgang beendet hat, findet das Wiedereinschreiben der Daten in den gewählten Speicher MC&sub1;&sub1; statt, und zu diesem Zweck wird das Transfersignal TS auf seinen hohen Pegel gesetzt, wodurch bewirkt wird, daß die Transfergates TG1 und TG2 leitend werden, und der Eingangs-/Ausgangs-Anschluß SA1 und die Bitleitung BL&sub1;, der Eingangs-/Ausgangs-Anschluß SA2 und die Bitleitung BL&sub2; werden jeweils angeschlossen, wobei die Spannungen an den Eingangs-/Ausgangs-Anschlüssen SA1 und SA2 jeweils auf die Bitleitungen BL&sub1; bzw. BL&sub2; übertragen werden. Dieser Zustand entspricht in der Fig. 4 der mit (F) angegebenen Zeitspanne. Danach wird die Wortleitung (WL&sub1;&sub1;) auf ihren niederen Pegel gesetzt und das Wiedereinschreiben in die Speicherzelle MC&sub1;&sub1; ist somit beendet. Dieser Zustand entspricht in der Fig. 4 der durch (G) angegebenen Zeitspanne.
(8) Als nächstes wird das Vorladesignal (PBL) auf seinen hohen Pegel gesetzt, so daß die Transistoren Q1 bis Q3 leitend sind. Demgemäß sind alle Anschlüsse, beispielsweise der Leseverstärker 2 auf den Pegel der Vorladespannung VPRE vorgeladen. Dieser Zustand entspricht in der Fig. 4 der mit (H) angegebenen Zeitspanne.
(9) Das Transfersignal TS wird auf seinen niederen Pegel gesetzt und bringt den Zustand der Speicherschaltung in einen Speicherbereitschaftszustand. Dieser Zustand entspricht der in der Fig. 4 mit (1) angegebenen Zeitspanne.
Das Merkmal der Erfindung beruht darin, daß das Schaltrauschen, welches während des vorstehend beschriebenen Funktionsschrittes 3 beim Umschalten des Transfersignals TS von seinem niederen Pegel auf seinen hohen Pegel auftritt und das Schaltrauschen, das während des vorstehend beschriebenen Funktionsschrittes 5 während dem Umschalten des Transfersignals TS von seinem hohen Pegel auf seinen niederen Pegel auftritt, einander aufheben, was bedeutet, daß jeglicher Einfluß, der durch Schaltrauschen verursacht wird, vollständig eliminiert worden ist.
Gemäß dieser Ausführungsform der Erfindung sind während dem Speicherbereitschaftszustand die Transfergates TG1 und TG2 nichtleitend, so daß die Bitleitungen BL&sub1; und BL&sub2; von der Vorladespannung VPRE abgeschnitten sind, und damit in einem potentialfreien Zustand sind. In einem solchen Zustand kann für den Fall, daß der Bereitschaftszustand fur eine lange Zeitdauer fortgesetzt wird, die Möglichkeit bestehen, daß die Spannungen der Bitleitungen BL&sub1; und BL&sub2; infolge von Restströmen abfallen. Fig. 5 zeigt eine zweite Ausführungsform der Erfindung, bei der die gerade erwähnte Möglichkeit vermieden werden soll.
In der Schaltung gemäß der zweiten Ausführungsform ist zusätzlich eine Vorladeschaltung 1A vorgesehen, die durch die Transistoren Q8 und Q9 gebildet ist. Diese Vorladeschaltung 1A legt die Vorladespannung VPRE direkt an die Bitleitungen BL&sub1;, BL&sub2;. Für die Gatesignale der Transistoren Q8, Q9 der Vorladeschaltung 1A kann das Vorladesignal PBL verwendet werden.
Wie vorstehend erläutert, wird gemäß der vorliegenden Erfindung während des Speicherbereitschaftszustandes bei aktivem Zustand des Vorladesignals das Transfersignal auf einen nichtaktiven Pegel gesetzt. Wenn in den Speicherzugriffszustand eingetreten wird, nachdem das Vorladesignal auf seinen nichtaktiven Pegel umgeschaltet hat, wird das Transfersignal dann auf seinen aktiven Pegel gesetzt und darauffolgend wird bewirkt, daß eine vorbestimmte Wortleitung einen Wählpegel hat und die Daten in der gewählten Speicherzelle werden auf die Bitleitung übertragen und danach wird das Transfersignal wieder auf seinen nichtaktiven Pegel gebracht und der Leseverstärker aktiviert. Wenn bewirkt wird, daß das Transfersignal von seinem nichtaktiven Pegel auf seinen aktiven Pegel schaltet und von seinem aktiven Pegel auf seinen nichtaktiven Pegel schaltet, bevor oder nachdem die Speicherzelle in ihren Wählstatus gesetzt worden ist, ist es möglich, effektiv jeglichen Einfluß infolge des Schaltrauschens zu eliminieren, um zu verhindern, daß die Herauslesespannung einen Verlust erleidet und um die Betriebstoleranz oder die Betriebsgrenze ohne Beeinträchtigung einer hohen Betriebsgeschwindigkeit zu erhöhen.
Obwohl die Erfindung anhand ihrer bevorzugten Ausführungsformen beschrieben worden ist, ist anzumerken, daß der Wortlaut der Beschreibung nur zur Beschreibung dient und nicht zur Begrenzung, und daß Anderungen innerhalb des Geltungsbereiches der anhängenden Patentansprüche durchgeführt werden können, ohne daß vom Schutzumfang der Erfindung abgewichen wird.

Claims

1. Halbleiterspeicherschaltung mit:

einer ersten Bitleitung (BL&sub1;) und einer zweiten Bitleitung (BL&sub2;);

einer Vielzahl von ersten Wortleitungen (WL&sub1;&sub1;-WL1N) und einer Vielzahl von zweiten Wortleitungen (WL&sub2;&sub1;-WL2N);

einer Vielzahl von ersten Speicherzellen (MC&sub1;&sub1;-MC1N), die jeweils mit den ersten Wortleitungen und der ersten Bitleitung verbunden sind, und die über die erste Bitleitung Speicherdaten übertragen, wenn die ersten Wortleitungen auf einem Auswahlpegel sind;

einer Vielzahl von zweiten Speicherzellen (MC&sub2;&sub1;-MC2N), die jeweils mit den zweiten Wortleitungen und der zweiten Bitleitung verbunden sind, und die über die zweite Bitleitung Speicherdaten übertragen, wenn die zweiten Wortleitungen auf einem Auswahlpegel sind;

einem ersten Transfergate (TG1) und einem zweiten Transfergate (TG2), deren jeweils eines Ende an die entsprechende erste Bitleitung oder zweite Bitleitung angeschlossen ist, und die in Abhängigkeit von Transfersignalen (TS) EIN- und AUS-geschaltet werden;

einem Leseverstärker (2), dessen erste und zweite Eingang- /Ausgangs-Anschlüsse (SA&sub1;, SA&sub2;) jeweils an die entsprechenden anderen Enden der ersten und zweiten Transfergates angeschlossen sind und der zum Verstärken von Signalen zwischen den ersten und zweiten Eingangs/Ausgangs-Anschlüssen aktiviert wird, wenn ein Aktivierungssignal (SAN, SAP) auf aktivem Pegel ist;

einer Vorladeschaltung (1), die die ersten und zweiten Eingangs/Ausgangs-Anschlüsse des Leseverstärkers auf einen bestimmten Pegel (VPRE) vorlädt, wenn ein Vorladesignal (PBL) auf einem aktiven Pegel ist;

gekennzeichnet durch

einen Steuerabschnitt (3), der das Transfersignal (TS) auf dessen aktiven Pegel setzt, wodurch die ersten und zweiten Transfergates in ihre EIN-Zustände geschaltet werden, nachdem das Vorladesignal (PBL) von seinem aktiven Pegel in seine nicht-aktiven Pegel geändert worden ist, wodurch eine vorbestimmte Wortleitung (WL&sub1;&sub1;) der Vielzahl erster und zweiter Wortleitungen auf ihren Auswahlpegel gesetzt wird, nachdem das Transfersignal (TS) auf seinen aktiven Pegel geändert wurde, wodurch das Transfersignal (TS) auf seinen nicht aktiven Pegel gesetzt wird, wodurch die ersten und zweiten Transfergates in ihre AUS-Zustände geschaltet werden, nachdem die vorbestimmte Wortleitung (WL&sub1;&sub1;) auf ihren Wähipegel geändert wurde und wodurch das Aktivierungssignal (SAN, SAP) auf seinen Aktivpegel gesetzt wird, nachdem das Transfersignal (TS) auf seinen nicht-aktiven Pegel gesetzt worden ist.

2. Halbleiterspeicher nach Anspruch 1, weiterhin mit einer weiteren Vorladeschaltung (1A), die Transistoren (Q8, Q9) aufweist, deren Gates das Vorladesignal (PBL) empfangen und die eine vorladespannung (VPRE) direkt an die ersten und zweiten Bitleitungen anlegen.