DE69120448T2 - Halbleiterspeicheranordnungen von dynamischem Typus - Google Patents
Halbleiterspeicheranordnungen von dynamischem TypusInfo
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- 239000004065 semiconductor Substances 0.000 title claims description 18
- 230000003213 activating effect Effects 0.000 claims description 25
- 230000004913 activation Effects 0.000 claims description 21
- 239000003990 capacitor Substances 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 29
- 230000003111 delayed effect Effects 0.000 description 5
- AYNSTGCNKVUQIL-UHFFFAOYSA-N C(CCCCCCCCCCC)C=1C=CC(=C(C=1)C1=NC(=CC(=C1)N(CCN(C)C)C)C1=C(C=CC(=C1)CCCCCCCCCCCC)OC)OC Chemical compound C(CCCCCCCCCCC)C=1C=CC(=C(C=1)C1=NC(=CC(=C1)N(CCN(C)C)C)C1=C(C=CC(=C1)CCCCCCCCCCCC)OC)OC AYNSTGCNKVUQIL-UHFFFAOYSA-N 0.000 description 4
- 101100309034 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) RTF1 gene Proteins 0.000 description 4
- 230000003321 amplification Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 230000008054 signal transmission Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000002035 prolonged effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
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- Computer Hardware Design (AREA)
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Description
- Die vorliegende Erfindung betrifft eine Halbleiterspeichereinrichtung vom dynamischen Typ mit einem Leseverstärker zum Verstärken eines Mikrosignals auf einer Bitleitung und zum Ausgeben dieses Signals.
- Eine herkömmliche Anordnung eines Leseverstärkerabschnitts in einer herkömmlichen Halbleiterspeichereinrichtung vom dynamischen Typ (im folgenden als DRAM bezeichnet) ist in Figur 1 gezeigt und eine Betriebswellenform davon ist in Figur 2 gezeigt.
- Das heißt, wenn ein Signal einer Wortleitung WL ansteigt, wird ein MOS-Transistor 1 in einer Speicherzelle MC eingeschaltet und ein Signal entsprechend dem Datenwert, der in einem Kondensator 2 gespeichert ist, wird an die Bitleitung BL ausgelesen, wodurch eine Mikropotentialdifferenz zwischen einem Paar von Bitleitungen BL und erzeugt wird. Wenn danach ein Signal einer Leseverstärker-Steuerleitung zum Aktivieren eines nkanalseitigen Leseverstärkers bestehend aus zwei n-Kanal MOS- Transistoren 3 und 4 abgeschaltet wird, fällt ein Potential der Bitleitung (BL in Figur 2) auf einer Seite mit niedrigem Potential kontinuierlich ab. Wenn ferner ein Signal einer Leseverstärker-Steuerleitung SAP zum Aktivieren eines p- kanalseitigen Leseverstärkers bestehend aus zwei p-Kanal MOS- Transistoren 5 und 6 angehoben wird, steigt ein Potential der Bitleitung (BL in Figur 2) auf einer Seite eines hohen Potentials kontinuierlich an. Wenn eine Potentialdifferenz zwischen den Bitleitungen BL und ausreichend groß ist, steigt ein Signal der Spaltenwählleitung CSL an und ein Paar von n-Kanal Spaltenwähl-MOS-Transistoren 7 und 8 werden eingeschaltet. Somit wird ein Bitleitungssignal aus einem Paar von Dateneingabe-/Ausgabeleitungen DQ und DQ erzeugt, welches auf ein vorgegebenes Potential vorgeladen ist.
- Allerdings kann in dem herkömmlichen DRAM ein Signal des Paars von Bitleitungen an ein Paar von Dateneingabe- /Ausgabeleitungen nicht bei einer hohen Geschwindigkeit übertragen werden, da die Spaltenwählleitung CSL nicht angehoben werden kann, bis ein Leseverstärker aktiviert wird, um die Potentialditferenz zwischen dem Paar von Bitleitungen stark zu verstärken. Wenn die Spaltenwählleitung CSL angehoben wird, wenn die Potentialdifferenz zwischen dem Paar von Bitleitungen klein ist, fließen Ladungen, die in dem Paar von Dateneingabe-/Ausgabeleitungen vorgeladen sind, in das Paar von Bitleitungen, so daß die Potentiale des Paars von Bitleitungen in einem schwebenden Zustand sind, und Daten können aufgrund des Ungleichgewichts der Potentiale des Paars von Bitleitungen unterbrochen werden. Wenn zusätzlich eine Integrationsdichte von Speicherzellen in einem DRAM erhöht wird, wird eine Zeit, die zum Verstärken der Potentialdifferenz zwischen dem Paar von Bitleitungen benötigt wird, weiter verlängert. Da eine Verzögerungszeit des Leseverstärkerabschnitts einen sehr großen Teil in einer Zugriffszeit ausmacht, wird deshalb die Verzögerungszeit in der Zukunft weiter erhöht werden.
- Der Oberbegriff des Anspruchs 1 enthält bislang bekannte Merkmale, wie in Figur 1 gezeigt. Eine ähnliche Einrichtung ist aus der EP-A- 230 385 bekannt. Die EP-A-0 316 924 zeigt die Möglichkeit eines Isolierens der Bitleitungen von dem Leseverstärker und den Eingabe-/Ausgabe-Datenleitungen während eines Lesebetriebs.
- Die vorliegende Erfindung wurde unter Berücksichtigung der obigen Ausführungen durchgeführt und ihre Aufgabe ist, eine Halbleiterspeichereinrichtung vom dynamischen Typ bereitzustellen, bei der eine Signalübertragung in einem Datenlesepfad von einer Bitleitung an eine Dateneingabe- /Ausgabeleitung kaum verzögert wird, um einen Hochgeschwindigkeitsbetrieb zu ermöglichen.
- Gemäß der vorliegenden Erfindung ist eine Halbleiterspeichereinrichtung vom dynamischen Typ vorgesehen, so wie im Anspruch 1 aufgeführt. Ein anderer Aspekt der Erfindung ist im Anspruch 22 aufgeführt.
- Gemäß der vorliegenden Erfindung ist in einer Halbleiterspeichereinrichtung vom dynamischen Typ, zusätzlich zu dem ersten Leseverstärker zum Verstärken eines Bitleitungssignals, der zweite Leseverstärker zum Verstärken eines Signals von einem Paar von Dateneingabe- /Ausgabeleitungen in einem Datenlesebetrieb angeordnet, und ein Paar von Bitleitungen sind mit den Gates der zwei MOS- Ansteuertransistoren verbunden, die den zweiten Leseverstärker bilden. Deshalb kann das Signal von dem Paar von Dateneingabe-/Ausgabeleitungen ohne irgendeinen Einfluß auf einen Verstärkungsbetrieb für das Bitleitungssignal in dem ersten Leseverstärker verstärkt werden. Mit der Anordnung des zweiten Leseverstärkers kann die Verstärkung des Bitleitungssignals und diejenige des Dateneingabe- /Ausgabeleitungssignals fast gleichzeitig gestartet werden.
- Diese Erfindung läßt sich vollständiger aus der folgenden eingehenden Beschreibung im Zusammenhang mit den beiliegenden Zeichnungen verstehen. In den Zeichnungen zeigen:
- Figur 1 ein Schaltbild, das ein herkömmliches DRAM zeigt;
- Figur 2 ein Zeitablaufdiagramm des herkömmlichen DRAMs in Figur 1;
- Figur 3 ein Schaltbild, das eine Anordnung eines DRAMS gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt;
- Figur 4 ein Zeitablaufdiagramm, welches einen Betrieb des DRAMs in Figur 1 zeigt;
- Figur 5 ein Schaltbild, welches eine Anordnung eines DRAMs gemäß der zweiten Ausführungsform der vorliegenden Erfindung zeigt;
- Figur 6 ein Schaltbild, das eine Anordnung des DRAMS gemäß der dritten Ausführungsform der vorliegenden Erfindung zeigt;
- Figur 7 ein Schaltbild, welches eine Anordnung eines DRAMs gemäß der vierten Ausführungsform der vorliegenden Erfindung zeigt;
- Figur 8 ein Schaltbild, das eine Anordnung eines DRAMs gemäß der fünften Ausführungsform der vorliegenden Erfindung zeigt;
- Figur 9 ein Schaltbild, welches eine Anordnung eines DRAMs gemäß der sechsten Ausführungsform der vorliegenden Erfindung zeigt;
- Figur 10 ein Schaltbild, welches eine Anordnung eines DRAMs gemäß der siebten Ausführungsform der vorliegenden Erfindung zeigt;
- Figur 11 ein Schaltbild, welches eine Anordnung eines DRAMs gemäß der achten Ausführungsform der vorliegenden Erfindung zeigt;
- Figur 12 ein Schaltbild, welches eine Anordnung eines DRAMs gemäß der neunten Ausführungsform der vorliegenden Erfindung zeigt;
- Figur 13 ein Zeitablaufdiagramm, welches einen Betrieb des DRAMs in Figur 12 zeigt;
- Figur 14 ein Schaltbild, welches eine Anordnung eines DRAMs gemäß der zehnten Ausführungsform der vorliegenden Erfindung zeigt;
- Figur 15 ein Schaltbild, welches eine Anordnung eines DRAMs gemäß der elften Ausführungsform der vorliegenden Erfindung zeigt;
- Figur 16 ein Schaltbild, welches eine Anordnung eines DRAMs gemäß der zwölften Ausführungsform der vorliegenden Erfindung zeigt; und
- Figur 17 ein Schaltbild, welches eine Anordnung eines DRAMs gemäß der dreizehnten Ausführungsform der vorliegenden Erfindung zeigt.
- Ausführungsformen der vorliegenden Erfindung werden nachstehend unter Bezugnahme auf die beiliegenden Zeichnungen beschrieben.
- Figur 3 ist ein Schaltbild, welches ein DRAM gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt. Eine Vielzahl von Speicherzellen MC (nur eine ist dargestellt) sind mit einer Wortleitung WL verbunden. Wie in Figur 3 gezeigt, besteht jede Speicherzelle aus einem MOS- Wähltransistor 1 und einem Datenspeicherungskondensator 2. Das Gate des MOS-Wähltransistors 1 ist mit der Wortleitung WL verbunden und ein vorgegebenes Plattenpotential VPL ist an eine Elektrode (Plattenelektrode) des Kondensators 2 angelegt. Ein Strompfad ist mit der anderen Elektrode des Kondensators 2 verbunden und der andere Strompfad, entgegengesetzt zu dem einen Strompfad, ist mit einer entsprechenden Bitleitung BL oder (die BL-Seite in Figur 3) verbunden.
- Ein n-Kanal-seitiger Leseverstärker 9, der aus zwei n-Kanal- MOS-Transistoren 3 und 4 besteht, und ein p-Kanal-seitiger Leseverstärker 10, der aus zwei p-Kanal-MOS-Transistoren 5 und 6 besteht, sind zwischen das Paar von Bitleitungen BL und geschaltet. Die Drain und das Gate des Transistors 3 des n-Kanal-seitigen Leseverstärkers 9 sind jeweils mit den Bitleitungen BL und verbunden, und die Drain und das Gate des Transistors 4 sind jeweils mit der Bitleitung und BL verbunden. Zusätzlich sind die Sourcen der Transistoren 3 und 4 zusammengeschaltet. Das heißt, die Transistoren 3 und 4 sind wie ein Flip-Flop verbunden und die gemeinsame Source der Transistoren 3 und 4 ist mit einer Leseverstärker- Steuerleitung zum Aktivieren des Leseverstärkers 9 verbunden.
- Die Drain und das Gate des Transistors 5 des p-Kanal-seitigen Leseverstärkers 10 sind jeweils mit den Bitleitungen BL und verbunden, und die Drain und das Gate des Transistors 6 sind jeweils mit den Bitleitungen und BL verbunden. Zusätzlich sind die Sourcen der Transistoren 5 und 6 zusammengeschaltet. Das heißt, auch die zwei Transistoren 5 und 6 sind wie ein Flip-Flop verbunden, und die gemeinsame Source der Transistoren 5 und 6 ist mit einer Leseverstärker- Steuerleitung SAP zum Aktivieren des Leseverstärkers 10 verbunden. Ein Bitleitungs-Leseverstärker zur Verstärkung einer Potentialdifferenz zwischen dem Paar von Bitleitungen besteht aus dem n-Kanal-seitigen Leseverstärker 9 und dem p- Kanal-seitigen Leseverstärker 10.
- Ein n-Kanal MOS-Spaltenwähltransistor 7 ist zwischen eine Dateneingabe-/Ausgabeleitung DQ und einen Knoten A geschaltet, und ein n-Kanal MOS-Transistor 11 zum Verstärken eines Signals der Dateneingabe-/Ausgabeleitung ist zwischen den Knoten A und den Knoten B geschaltet. Zusätzlich ist ein n-Kanal MOS-Spaltenwähltransistor 8 zwischen die andere Eingabe-/Ausgabeleitung und einen Knoten C geschaltet, und ein n-Kanal MOS-Transistor 12 zum Verstärken eines Signals der Dateneingabe-/Ausgabeleitung ist zwischen den Knoten C und den Knoten D geschaltet. Ein aktivierender n- Kanal MOS-Transistor 13 ist zwischen den Knoten B und ein Massepotential Vss geschaltet. Die Gates der Spaltenwähltransistoren 7 und 8 sind gemeinsam mit einer Spaltenwählleitung CSL verbunden, das Gate des Transistors 11 ist mit der Bitleitung verbunden, und das Gate des Transistors 12 ist mit der Bitleitung BL verbunden. Das heißt, eip Dateneingabe-/Ausgabeleitungs-Leseverstärker zum Verstärken einer Potentialdifferenz zwischen dem Paar von Dateneingabe-/Ausgabeleitungen gemäß der Signale der Bitleitungen BL und besteht aus den Transistoren 11 und 12 und die Transistoren 11 und 12 sind Ansteuertransistoren. Der MOS-Transistor 13 wird zum Steuern des zu aktivierenden Dateneingabe-/Ausgabe-Leseverstärkers verwendet, und das Gate des Transistors 13 ist mit einer Aktivierungssteuerleitung SEND verbunden.
- Ein n-Kanal MOS-Dateneinschreibtransistor 14 ist zwischen den Knoten A und die Bitleitung BL geschaltet, und ein n-Kanal MOS-Dateneinschreibtransistor 15 ist zwischen den Knoten C und die Bitleitung geschaltet. Die Gates der Dateneinschreibtransistoren 14 und 15 sind mit einer Dateneinschreib-Steuerleitung WRT verbunden und die Transistoren 14 und 15 werden im Ansprechen auf ein Signal von der Signalleitung WRT gleichzeitig EIN-/AUS-gesteuert.
- Andererseits werden ein Adreßsignal X und ein Signal von einer Signalleitung E zum Bestimmen eines Pegels der Leseverstärker-Steuerleitung SAP an ein NAND-Gatter 16 geliefert. Ein Ausgang von dem NAND-Gatter 16 wird an das Gate eines p-Kanal MCS-Transistors 17 angelegt, der zwischen die Leseverstärker-Steuerleitung SAP und das Energiequellenpotential Vcc eingefügt ist. Das Adreßsignal X und ein Signal einer Signalleitung SEN zum Bestimmen eines Pegels der Leseverstärker-Steuerleitung werden an ein UND-Gatter 18 geliefert. Ein Ausgang von dem UND-Gatter 18 wird an das Gate eines n-Kanal MCS-Transistors 19 angelegt, der zwischen die Leseverstärker-Steuerleitung und das Massepotential Vss eingefügt ist. Das Signal der Signalleitung SEN wird auch an eine Verzögerungsschaltung 20 geliefert. Ein Ausgang von der Verzögerungsschaltung 20 wird an die Aktivierungssteuerleitung SEND angelegt.
- Ein Dateneingabe-/Ausgabepuffer 21 ist mit dem Paar von Dateneingabe-/Ausgabeleitungen DQ und verbunden, und ein Datenwert, der von den Paar von Dateneingabe- /Ausgabeleitungen DQ und erhalten wird, wird von dem Dateneingabe-/Ausgabepuffer 21 verstärkt und an ein Paar von Datenlese-/Schreibleitungen RWD und ausgegeben. Ein Ausgang von dem Ausgangspuffer 22 wird als Auslesedatenwert Dout von der Schaltung nach außen geliefert.
- Ein Betrieb des DRAMs mit der obigen Anordnung in einem Datenlesezustand wird nachstehend unter Bezugnahme auf ein Zeitablaufdiagramm in Figur 4 beschrieben. Ein Signal von der Wortleitung WL steigt an. Gleichzeitig steigt ein Signal der Spaltenwählleitung CSL an. Wenn das Signal der Wortleitung WL ansteigt, wird der MOS-Transistor 1 in der Speicherzelle MC eingeschaltet und ein Signal entsprechend dem Datenwert, der in dem Kondensator 2 gespeichert ist, wird an die Seite der Bitleitung BL ausgelesen. Zu dieser Zeit ist ein Maximum eines Signalpotentials, welches auf der Bitleitung BL auftritt, mehrere hundert mV und Potentiale der Bitleitungen BL und werden durch eine (nicht dargestellte) Einrichtung auf z.B. 0,5 Vcc vorgeladen, was ½ des Energiequellenpotentials Vcc ist. Da ein Signal der Aktivierungssteuerleitung SEND auf einen L"-Pegel gelegt ist, ist der Aktivierungstransistor 13 in einen AUS-Zustand gesetzt. Deshalb werden Ladungen von den Dateneingabe- /Ausgabeleitungen DQ und nicht extrahiert und die Dateneingabe-/Ausgabeleitungen DQ werden auf dem Potential von Vcc gehalten, was ein Vorladepegel ist.
- Wenn das Signal der Wortleitung WL vollständig einen "H"- Pegel (im allgemeinen einen Pegel, der durch Bootstrappen des Energiequellenpotentials Vcc erhalten wird, z.B. 1,5 Vcc) erreicht, steigt ein Signal der Signalleitung SEN auf einen "H"-Pegel an. Nur wenn das Paar von Bitleitungen zu dieser Zeit in einen Wählzustand eingestellt sind und das Adreßsignal X auf einen "H"-Pegel gelegt ist, geht der Ausgang von dem UND-Gatter 18 auf einen "H"-Pegel und der Transistor 19 wird eingeschaltet. Zusätzlich geht ein Signal der Leseverstärker-Steuerleitung zum Aktivieren des n- Kanal-seitigen Leseverstärkers 9 von einem "H"-Pegel (0,5 Vcc) auf einen "L"-Pegel (Vss). Deshalb wird das Potential einer Bitleitung mit niedrigem Potential (in diesem Fall ) des Paars von Eitleitungen kontinuierlich auf die Vss-Seite erniedrigt. Zu dieser Zeit ist eine Geschwindigkeit einer Verringerung des Potentials der Bitleitung gering, da die Anzahl von mit einer Wortleitung verbundenen Speicherzellen sehr groß ist, beispielsweise weist eine Wortleitung 1024 Speicherzellen in einem 4-Mbit DRAM auf. Da die Anzahl von zu aktivierenden n-Kanal-seitigen Leseverstärkern gleich der Anzahl von Speicherzellen ist, muß eine große Menge von Ladungen durch die gemeinsame Signalleitung extrahiert werden und eine Geschwindigkeit einer Extraktion der Ladungen ist durch einen Einfluß eines auf der Signalleitung vorhandenen Leitungswiderstands gering. Diese Tendenz verstärkt sich weiter, wenn eine Integrationsdichte von Speicherzellen erhöht werden soll, z.B. von einem 16-Mbit DRAM zu einem 64-Bit DRAM.
- Ein Signal der Aktivierungs-Steuerleitung SEND geht mit einer bestimmten von der Verzögerungsschaltung 20 eingestellten Verzögerungszeit von der führenden Flanke eines Signals der Signalleitung SEN auf einen "H"-Pegel, und der Dateneingabe- /Ausgabeleitungs-Leseverstärker wird durch Einschalten des Transistors 13 aktiviert. Zu dieser Zeit wird ein Signal der Spaltenwählleitung CSL auf einen "H"-Pegel gelegt und beide Spaltenwähltransistoren 7 und 8 werden eingeschaltet. Deshalb werden Ladungen von einer des Paars von Dateneingabe- /Ausgabeleitungen DQ und an das Massepotential Vss über die Transistoren 7, 11 und 13 oder die Transistoren 8, 12 und 13 extrahiert. Da das Potential der Seite der Bitleitung verringert wird, werden Ladungen von der Dateneingabe- /Ausgabeleitung extrahiert. Zu dieser Zeit muß eine Zeit, die durch die Verzögerungsschaltung 20 verzögert wird, nicht besonders verlängert werden, sondern es muß nur eine gewisse Potentialdifferenz zwischen dem Paar von Bitleitungen erhalten werden. Zusätzlich kann ein nachteiliger Betrieb, so daß das Paar von Dateneingabe-/Ausgabeleitungen auf einen "L"-Pegel gezogen wird, verhindert werden.
- Ein Signal der Signalleitung SEP geht auf einen "H"-Pegel Da zu dieser Zeit das Adreßsignal X auf einen "H"-Pegel gelegt ist, geht ein Ausgang von dem NAND-Gatter 16 auf einen "L"- Pegel, der Transistor 17 wird eingeschaltet und ein Signal der Leseverstärker-Steuerleitung SAP zum Aktivieren des p- Kanal-seitigen Leseverstärkers 10 wird von 0,5 Vcc auf Vcc angehoben. Deshalb werden "H"-Pegel-seitige Potentiale des Paars von Bitleitungen kontinuierlich auf Vcc verstärkt, und der Verstärkungsbetrieb für das Paar von Bitleitungen ist beendet. Eine Verstärkung auf dem Dateneingabe-/Ausgabepuffer 21 und eine Übertragung eines Signals an die Datenlese- /Schreibleitungen RWD und kann synchron zu einer Zeitgabe durchgeführt werden, wenn das Paar von Dateneingabe- /Ausgabe-Leitungen eine gewisse Potentialdifferenz aufweisen, oder die Verstärkung kann asynchron durch einen Stromspiegelungsverstärker oder dergleichen ausgeführt werden. Danach werden Signale der Datenlese-/Schreibleitungen RWD und durch den Ausgangspuffer 21 verstärkt und als Auslesedaten Dout von dem Chip nach außen abgegeben.
- Wie voranstehend beschrieben kann in der Ausführungsform unmittelbar, nachdem der Bitleitungs-Leseverstärker aktiviert ist, der Dateneingabe-/Ausgabeleitungs-Leseverstärker aktiviert werden und ein Signal des Paars von Bitleitungen und ein Signal des Paars von Dateneingabe-/Ausgabeleitungen kann gleichzeitig verstärkt werden. Deshalb wird eine Signalübertragung von dem Paar von Bitleitungen an das Paar von Dateneingabe-/Ausgabeleitungen durch einen Datenlesepfad kaum verzögert und der Datenwert kann bei einer hohen Geschwindigkeit ausgelesen werden.
- Obwohl in der obigen Ausführungsform das Signal der Signalleitung SEN durch die Verzögerungsschaltung 20 verzögert und an die Aktivierungssteuerleitung SEND geliefert wird, kann das Signal der Signalleitung SEN direkt an die Aktivierungssteuerleitung SEND geliefert werden, ohne die Verzögerungsschaltung 20 anzuordnen. Die Potentialänderung der Dateneingabe-/Ausgabeleitungen DQ und , die in Figur 4 mit einer gestrichelten Linie angedeutet ist, zeigt einen Fall, bei dem die Verzögerungsschaltung 20 nicht angeordnet ist.
- Figur 5 ist ein Schaltbild, das eine Anordnung eines DRAMs gemäß der zweiten Ausführungsform der vorliegenden Erfindung zeigt.
- Das DRAM dieser Ausführungsform ist wie folgt aufgebaut. Das heißt, ein p-Kanal MOS-Lasttransistor 31 ist zwischen den Knoten A und das Energiequellenpotential Vcc in dem DRAM der Ausführungsform in Figur 3 eingefügt, und das Gate des Transistors 31 ist gemeinsam mit dem n-Kanal MOS-Transistor 11 verbunden. Zusätzlich ist ein p-Kanal MOS-Lasttransistor 32 zwischen den Knoten C und das Energiequellenpotential Vcc eingefügt und das Gate des Transistors 32 ist gemeinsam mit dem n-Kanal MOS-Transistor 12 verbunden.
- Obwohl in einem DRAM gemäß dieser Ausführungsform die Anzahl von Elementen im Vergleich mit derjenigen der Ausführungsform in Figur 3 durch einen Zuwachs der p-Kanal MOS- Lasttransistoren 31 und 32 vergrößert ist, wird die Verstärkung des Paars von Dateneingabe-/Ausgabeleitungen in vorteilhafter Weise erhöht.
- Figur 6 ist ein Schaltbild, welches eine Anordnung eines DRAMs gemäß der dritten Ausführungsform der vorliegenden Erfindung zeigt.
- Die Aktivierungssteuerleitung SEND ist mit dem Gate des Transistors 13 so verbunden, daß der Transistor 13 nur durch das Signal der Signalleitung SEND in den Ausführungsformen in den Figuren 3 und 5 gesteuert wird. Mit dieser Anordnung wird ein Dateneingabe-/Ausgabeleitungs-Leseverstärker einer nichtgewählten Spalte betrieben, so daß Energie verschwendet wird. Deshalb ist in der Ausführungsform in Figur 6 ein UND-Gatter 33 für jeden Dateneingabe-/Ausgabeleitungs-Leseverstärker angeordnet und Signale der Spaltenwählleitung CSL und der Aktivierungssteuerleitung SEND werden dem entsprechenden UND- Gatter 33 eingeben. Somit wird der Transistor 13 durch einen Ausgang von dem UND-Gatter 33 EIN-/AUS-gesteuert.
- Da bei dieser Anordnung nur ein Dateneingabe- /Ausgabeleitungs-Leseverstärker einer gewählten Spalte betrieben wird, fließt kein Durchstrom von dem Energiequellenpotential Vcc an das Massepotential Vss in einem Dateneingabe-/Ausgabeleitungs-Leseverstärker einer nicht-gewählten Spalte und ein geringer Energieverbrauch kann erzielt werden.
- Figur 7 ist ein Schaltbild, das die Anordnung eines DRAMs gemäß der vierten Ausführungsform der vorliegenden Erfindung zeigt.
- Im Gegensatz zur Ausführungsform in Figur 5 sind in dem DRAMs dieser Ausführungsform die Gates der p-Kanal MOS-Transistoren 31 und 32 nicht gemeinsam mit den Gates der Transistoren 11 und 12 verbunden und die Gates der Transistoren 31 und 32 sind gemeinsam mit dem Knoten C verbunden, um so eine p-Kanal Stromspiegellast zu den n-Kanal MOS-Transistoren 11 und 12 hinzuzufügen.
- Obwohl in dem DRAM gemäß dieser Ausführungsform die Anzahl von Elementen im Vergleich mit der Ausführungsform in Figur 3 um einen Zuwachs der p-Kanal MOS-Lasttransistoren 31 und 32 erhöht ist, wird die Verstärkung des Paars von Dateneingabe- /Ausgabeleitungen in vorteilhafter Weise erhöht.
- Figur 8 ist ein Schaltbild, das eine Anordnung eines DRAMs gemäß der fünften Ausführungsform der vorliegenden Erfindung zeigt.
- In dem DRAM dieser Ausführungsform sind anstelle einer gemeinsamen Verbindung der Gates der p-Kanal MOS-Transistoren 31 und 32 jeweils mit den Gates der Transistoren 11 und 12 in der Ausführungsform in Figur 6, die Gates der Transistoren 31 und 32 gemeinsam mit dem Knoten C verbunden, um so eine p- Kanal Stromspiegellast zu den n-Kanal MOS-Transistoren 11 und 12 hinzuzufügen.
- Figur 9 ist ein Schaltbild, welches eine Anordnung eines DRAMs gemäß einer sechsten Ausführungsform der vorliegenden Erfindung zeigt.
- Das DRAM dieser Ausführungsform ist wie folgt aufgebaut. Das heißt, der aktivierende n-Kanal MOS-Transistor 13 ist von dem Dateneingabe-/Ausgabeleitungs-Leseverstärker entfernt, der Knoten B ist mit dem Massepotential Vss verbunden und ein UND-Gatter 34 ist angeordnet. Zusätzlich werden Signale der entsprechenden Spaltenwählleitung CSL und die entsprechende Aktivierungssteuerleitung SEND dem UND-Gatter 34 eingegeben, und das Paar von Spaltenwähltransistoren 7 und 8 wird durch einen Ausgang von dem UND-Gatter 34 EIN-/AUS-gesteuert.
- Selbst wenn das Signal der Spaltenwählleitung CSL früh ansteigt, kann gemäß dieser Ausführungsform eine Zeitgabe eines Einschaltens der Spaltenwähltransistoren 7 und 8 durch das Signal der Aktivierungssteuerleitung SEND gesteuert werden.
- Figur 10 ist ein Schaltbild, welches eine Anordnung eines DRAMs gemäß der siebten Ausführungsform der vorliegenden Erfindung zeigt.
- In dem DRAM dieser Ausführungsform werden Spaltenadreßsignale X0 bis Xn und das Signal der Aktivierungssteuerleitung SEND einem Spaltendecoder 35 eingegeben, um selektiv die Spaltenwählleitung CSL anzusteuern, so daß ein Signal mit der gleichen Zeitgabe wie diejenige des Ausgangs von dem UND- Gatter 34 in der Schaltung der Ausführungsform in Figur 11 von dem Spaltendecoder 35 erzeugt wird.
- Figur 11 ist ein Schaltbild, das einen Aufbau eines DRAMs gemäß der achten Ausführungsform der vorliegenden Erfindung zeigt.
- Obwohl in dem DRAM der Ausführungsform in Figur 3 ein Dateneingabe-/Ausgabe-Leseverstärker für jedes Paar von Bitleitungen angeordnet ist, kann ein Dateneingabe- /Ausgabeleitungs-Leseverstärker in Einheiten von mehreren Paaren von Bitleitungen angeordnet werden. In dem DRAM der Ausführungsform in Figur 11 ist ein Dateneingabe- /Ausgabeleitungs-Leseverstärker für jeweils vier Paare von Bitleitungen angeordnet. Unter Bezugnahme auf Figur 11 besteht jeder der vier Bitleitungs-Leseverstärker BSA0 bis BSA3 aus dem n-Kanal-seitigen Leseverstärker 9 und dem p- Kanal-seitigen Leseverstärker 10. Wie in der Ausführungsform in Figur 3 besteht ein Dateneingabe-/Ausgabeleitungs- Leseverstärker DI/OSA aus den drei n-Kanal MOS-Transistoren 11, 12 und 13.
- Die vier Bitleitungs-Leseverstärker BSA0 bis BSA3 sind jeweils zwischen ein Paar von Bitleitungen BL0 und bis zu einem Paar von Bitleitungen BL3 und geschaltet und werden durch Signale der Leseverstärker-Steuerleitungen und SAP aktiviert. Zusätzlich sind die Bitleitungen BL0 bis BL3 mit dem Dateneingabe-/Ausgabe-Leseverstärker DI/OSA jeweils über die entsprechenden n-Kanal MOS-Transistoren 41 auf der BL-Seite verbunden, und die Bitleitungen bis sind mit dem Dateneingabe-/Ausgabe-Leseverstärker DI/OSA jeweils über die entsprechenden n-Kanal MOS-Transistoren 42 auf der -Seite verbunden. Die Gates der Transistoren 41 und 42 sind für jedes Paar von Bitleitungen miteinander verbunden und vier Spaltenwählleitungen CSL0 bis CSL3 sind jeweils mit den gemeinsamen Gates der Transistoren 41 und 42 verbunden. Zusätzlich wird ein Ausgang von einem ODER-Gatter 43, welches die Signale von den vier Spaltenwählleitungen CSL0 bis CSL3 empfängt, an die Gates der zwei n-Kanal MOS- Spaltenwähltransistoren 7 und 8 angelegt, die zwischen den Dateneingabe-/Ausgabeleitungs-Leseverstärker DI/DSA und das Paar von Dateneingabe-/Ausgabeleitungen geschaltet sind.
- In dem DRAM mit dem obigen Aufbau geht eines der Signale der vier Spaltenwählleitungen CSL0 bis CSL3 auf einen "H"-Pegel und ein Paar von vier Paaren von Transistoren 41 und 42 wird eingeschaltet. Wenn einer der vier Bitleitungs-Leseverstärker BSA0 bis BSA3 selektiv mit dem Dateneingabe-/Ausgabeleitungs- Leseverstärker DI/OSA verbunden wird, geht der Ausgang von dem ODER-Gatter 43 auf einen "H"-Pegel und die n-Kanal MOS- Spaltenwähltransistoren 7 und 8 werden eingeschaltet.
- Das DRAM dieser Ausführungsform wird effektiv verwendet, beispielsweise wenn die Fläche der Dateneingabe- /Ausgabeleitungs-Leseverstärker auf einem Siliziumchip zu groß ist, um einen Dateneingabe-/Ausgabeleitungs- Leseverstärker für jedes Paar von Bitleitungen anzuordnen, oder wenn ein Dateneingabe-/Ausgabeleitungs-Leseverstärker für jedes Paar von Bitleitungen angeordnet ist, so daß eine Chipfläche vergrößert wird, wobei sie einen zulässigen Bereich überschreitet.
- Figur 12 ist ein Schaltbild, welches einen Aufbau eines DRAMs gemäß der neunten Ausführungsform der vorliegenden Erfindung zeigt.
- In der ersten bis achten Ausführungsform ist eine Zeitgabe einer Aktivierung des Dateneingabe-/Ausgabeleitungs- Leseverstärkers definiert, indem eine Zeitgabe einer Ansteuerung der Gatesignale von dem Aktivierungstransistor 13 oder den Spaltenwähltransistoren 7 und 8 gesteuert wird. Im Gegensatz dazu ist in dieser Ausführungsform der Transistor 13 entfernt und der gemeinsame Knoten B der Transistoren 11 und 12 ist mit der Leseverstärker-Steuerleitung zum Aktivieren des n-Kanal-seitigen Leseverstärkers 9 so verbunden, daß der Dateneingabe-/Ausgabeleitungs- Leseverstärker und der n-Kanal-seitige Leseverstärker 9 gleichzeitig aktiviert werden.
- Da in diesem Fall die Leseverstärker-Steuerleitung auf 0,5 Vcc wie in dem Paar von Bitleitungen BL und vorgeladen wird, fällt die Signalleitung auf Vss ab und die Transistoren 11 und 12 werden in einen AUS-Zustand eingestellt, bis der n-Kanal-seitige Leseverstärker 9, der das Bitleitungssignal verstärkt, aktiviert wird. Zusätzlich wird der Dateneingabe-/Ausgabeleitungs-Leseverstärker in einen Nicht-Aktivierungszustand eingestellt, selbst wenn die Spaltenwählleitung CSL vorher erhöht wird, und kein Signal tritt von dem Paar von Dateneingabe-/Ausgabeleitungen auf. Das Signal der Leseverstärker-Steuerleitung wird abgeschaltet, um den n-Kanal-seitigen Leseverstärker 9 zu aktivieren und eine Mikropotentialdifferenz zwischen dem Paar von Bitleitungen wird verstärkt. Da gleichzeitig der Dateneingabe-/Ausgabeleitungs-Leseverstärker aktiviert wird, um schnell ein Signal auf dem Paar von Dateneingabe- /Ausgabeleitungen zu erzeugen, wird ein Datenwert an die Dateneingabe-/Ausgabeleitungen bei einer hohen Geschwindigkeit übertragen.
- Figur 13 ist ein Zeitablaufdiagramm, welches einen Betrieb des obigen DRAMs in Figur 12 zeigt. In diesem Zeitablaufdiagramm kann ein vorteilhafteres Ergebnis erhalten werden als das, welches in dem Zeitablaufdiagramm in Figur 4 erhalten wird. Das heißt, in dem Zeitablaufdiagramm in Figur 13 wird ein Signal von dem Paar von Dateneingabe- /Ausgabeleitungen in Figur 13 früher erzeugt als von dem Paar von Dateneingabe-/Ausgabeleitungen DQ und (durchgezogene Linie) in Figur 4. Zusätzlich wird in dem Zeitablaufdiagramm in Figur 13 der Pegel der Dateneingabe-/Ausgabeleitung mit "H"-Pegel im Vergleich mit den Dateneingabe-/Ausgabeleitungen DQ und (gestrichelte Linie) nicht erniedrigt.
- Figur 14 ist ein Schaltbild, welches eine Anordnung eines DRAMs gemäß der zehnten Ausführungsform der vorliegenden Erfindung zeigt.
- Diese Ausführungsform wird erhalten, indem der Aufbau in Figur 12 auf die Ausführungsform in Figur 11 angewendet wird. Das heißt, in dieser Ausführungsform ist ein Dateneingabe- /Ausgabeleitungs-Leseverstärker DI/OSA (in diesem Fall ist der Transistor 13 weggelassen) für jedes von vier Paaren von Bitleitungen BL0 und bis BL3 und angeordnet, und der Dateneingabe-/Ausgabeleitungs-Leseverstärker wird gemäß dem Signal der Leseverstärker-Steuerleitung aktiviert. Die gleichen Bezugszahlen wie in Figur 11 bezeichnen die gleichen Teile in Figur 14 und eine eingehende Beschreibung davon erübrigt sich.
- Figur 15 ist ein Schaltbild, welches einen Aufbau eines DRAMS gemäß der elften Ausführungsform der vorliegenden Erfindung zeigt.
- In dem DRAM dieser Ausführungsform sind im Gegensatz zum DRAM in Figur 12 ein Paar von n-Kanal MOS-Barrieretransistoren 51 und 52 zwischen den n-Kanal-seitigen Leseverstärker 9 und den p-Kanal-seitigen Leseverstärker 10 des Bitleitungs- Leseverstärkers eingefügt, der gemeinsame Knoten zwischen den Transistoren 3 und 4 des n-Kanal-seitigen Leseverstärkers 9 und der gemeinsame Knoten B zwischen den Transistoren 11 und 12 sind mit der Leseverstärker-Steuerleitung über einen n-Kanal MOS-Transistor 53 verbunden, und der gemeinsame Knoten zwischen den Transistoren 3 und 4 des n-Kanal-seitigen Leseverstärkers 9 und der gemeinsame Knoten B der Transistoren 11 und 12 sind mit dem Massepotential Vss über einen n-Kanal MOS-Transistor 54 verbunden. Es sei darauf hingewiesen, daß die Gates der Transistoren 51 und 52 mit einer Steuersignalleitung φT verbunden sind. Ein Signal der Signalleitung φT ist immer auf einen Vcc-Pegel gelegt oder es ist vorübergehend auf einen niedrigen Pegel gelegt, beispielsweise einen Vss-Pegel. Zusätzlich wird immer das Energiequellenpotential Vcc an das Gate des Transistors 53 geliefert und der Transistor 53 wird immer in einen EIN- Zustand eingestellt. Das Gate des Transistors 54 ist mit der entsprechenden Spaltenwählleitung CSL verbunden.
- Wenn an die Signalleitung φT immer ein Signal mit einem Vcc- Pegel geliefert wird, wird die Schaltung so betrieben, als ob ein Widerstand zwischen den Erfassungsknoten des n-Kanalseitigen Leseverstärkers 9 und das Paar von Bitleitungen eingefügt ist, und die Kapazität des Erfassungsknotens des n- Kanal-seitigen Leseverstärkers 9 wird vorübergehend verkleinert, wodurch der Erfassungs- bzw. Lesebetrieb bei einer hohen Geschwindigkeit ausgeführt wird. Wenn andererseits die Signalleitung vorübergehend auf einen niedrigen Pegel deaktiviert wird, beispielsweise einen Vss- Pegel, dann werden die Transistoren 51 und 52 ausgeschaltet und der Erfassungsknoten des n-Kanal-seitigen Leseverstärkers 9 und das Paar von Bitleitungen werden voneinander getrennt. Deshalb wird die Kapazität des Erfassungsknotens des n-Kanalseitigen Leseverstärkers 9 im Vergleich mit dem oben beschriebenen Fall verkleinert, wodurch der Lesebetrieb bei einer höheren Geschwindigkeit ausgeführt wird.
- Der Transistor 53 dient als ein Widerstand und er bewirkt, daß eine große Anzahl von n-Kanal-seitigen Leseverstärkern langsam und gleichmäßig einen Erfassungsbetrieb ausführen, und zwar unabhängig von einem Spaltenwählzustand. In einer bestimmten Spalte, die durch Erhöhen der Spaltenwählleitung CSL gewählt wird, führt nur ihr n-Kanal-seitiger Leseverstärker den Erfassungsbetrieb bei einer hohen Geschwindigkeit aus.
- In dieser Ausführungsform ist der gemeinsame Knoten B zwischen den n-Kanal Transistoren 11 und 12 des Dateneingabe- /Ausgabeleitungs-Leseverstärkers mit dem gemeinsamen Knoten zwischen den n-Kanal MOS-Transistoren 3 und 4 des n-Kanalseitigen Leseverstärkers 9 des Bitleitungs-Leseverstärkers verbunden, und die Potentiale der obigen Knoten werden bei einer hohen Geschwindigkeit in einer bestimmten Spalte, die bei der Spaltenwählleitung CSL gewählt wird, verkleinert. Da deshalb ein Erfassungsbetrieb in dem Dateneingabe- /Ausgabeleitungs-Leseverstärker bei einer hohen Geschwindigkeit durchgeführt werden kann, kann die am besten wirksame Schaltungsanordnung erhalten werden, obwohl die Anzahl von Elementen erhöht ist.
- Figur 16 ist ein Schaltbild, welches eine Anordnung eines DRAMs gemäß der zwölften Ausführungsform der vorliegenden Erfindung zeigt.
- In dem DRAM dieser Ausführungsform ist anstelle einer jeweiligen Verbindung der Datenschreibtransistoren 14 und 15 der Ausführungsform in Figur 12 zwischen dem Knoten A und der Bitleitung BL und zwischen dem Knoten C und der Bitleitung der Transistor 14 zwischen die Bitleitung BL und die Dateneingabe-/Ausgabeleitung DQ eingefügt und der Transistor 15 ist zwischen die Bitleitung und die Dateneingabe- /Ausgabeleitung DQ eingefügt. Die Gates der Spaltenwähltransistoren 7 und 8 sind mit einer Spaltenwählleitung CSLR verbunden, die selektiv nur in einem Datenlesebetrieb angesteuert wird, und die Gates der Datenschreibtransistoren 14 und 15 sind mit einer Spaltenwählleitung CSLW verbunden, die selektiv nur in einem Dateneinschreibbetrieb angesteuert wird.
- Bei einem Dateneinschreibbetrieb wird mit der obigen Anordnung ein Datenwert von jedem Paar von Dateneingabe- /Ausgabeleitungen an jedes Paar von Bitleitungen durch nur einen Transistor übertragen und ein Dateneinschreibbetrieb mit hoher Geschwindigkeit kann leicht erzielt werden.
- Figur 17 ist ein Schaltbild, welches einen Aufbau eines DRAMs gemäß der dreizehnten Ausführungsform der vorliegenden Erfindung zeigt.
- In dem DRAM dieser Ausführungsform ist ein Dateneingabe- /Ausgabeleitungs-Leseverstärker für mehrere Paare von Bitleitungen angeordnet, wie bei dem in Figur 14 gezeigten DRAM, und die Datenschreibtransistoren 14 und 15 sind zwischen das Paar von Bitleitungen BL und und das Paar von Dateneingabe-/Ausgabeleitungen DQ und eingefügt, wie in Figur 16 gezeigt. In diesem Fall werden die Spaltenwähltransistoren 7 und 8, die in einem Datenlesebetrieb eingeschaltet werden, durch einen Ausgang von einem ODER-Gatter 61 gesteuert, dem Signale der Spaltenwählleitungen CSL0 bis CSL3 eingegeben werden. Die Datenschreibtransistoren 14 und 15, die in einem Dateneinschreibbetrieb eingeschaltet werden, werden durch einen Ausgang von dem ODER-Gatter 61 und durch ein Signal von einem UND-Gatter 62, dem ein Signal einer Dateneinschreibsteuerleitung WRT eingegeben wird, gesteuert.
- Wie in der Ausführungsform in Figur 14 wird das DRAM dieser Ausführungsform effektiv verwendet, beispielsweise wenn die Fläche der Dateneingabe-/Ausgabeleitungs-Leseverstärker auf einem Siliziumchip zu groß wird, um einen Dateneingabe- /Ausgabeleitungs-Leseverstärker für jedes Paar von Bitleitungen anzuordnen, oder wenn ein Dateneingabe- /Ausgabeleitungs-Leseverstärker für jedes Paar von Bitleitungen angeordnet ist, so daß eine Chipfläche erhöht wird, so daß ein zulässiger Bereich überschritten wird.
- In den Ausführungsformen in den Figuren 14 und 17 ist ein Dateneingabe-/Ausgabeleitungs-Leseverstärker für jeweils vier Paare von Bitleitungen angeordnet. Allerdings kann ein Dateneingabe-/Ausgabeleitungs-Leseverstärker in Einheiten von zwei, vier, acht oder sechzehn Paaren von Bitleitungen angeordnet werden. Allgemein kann ein Dateneingabe-/Ausgabe- Leseverstärker in Einheiten von 2n (n ist eine natürliche Zahl) Paaren von Bitleitungen angeordnet werden.
- Die vorliegende Erfindung ist nicht auf die oben beschriebenen Ausführungsformen beschränkt, und verschiedene Modifikationen können durchgeführt werden. Beispielsweise können in der obigen Ausführungsform in Figur 3 p-Kanal MOS- Transistoren für die n-Kanal MOS-Spaltenwähltransistoren 7 und 8, die n-Kanal MOS-Dateneinschreibtransistoren 14 und 15 und den aktivierenden n-Kanal MOS-Transistor 13 verwendet werden. Genauso können in den Ausführungsformen in den Figuren 5, 6, 7 und 8 p-Kanal MOS-Transistoren für die n- Kanal MOS-Spaltenwähltransistoren 7 und 8 und die n-Kanal MOS-Dateneinschreibetransistoren 14 und 15 verwendet werden. Zusätzlich werden in den Ausführungsformen in den Figuren 7 und 8 n-Kanal MOS-Transistoren als die Ansteuertransistoren 11 und 12 der Dateneingabe-/Ausgabeleitungs-Leseverstärker verwendet, und p-Kanal MOS-Transistoren werden als die Stromspiegelungs-Lasttransistoren 31 und 32 verwendet. Jedoch können in diesem Fall p-Kanal MOS-Transistoren als die Ansteuertransistoren verwendet werden und n-Kanal MOS- Transistoren können als die Stromspiegelungs-Lasttransistoren verwendet werden.
- Wie voranstehend beschrieben, kann gemäß der vorliegenden Erfindung eine Halbleiterspeichereinrichtung vom dynamischen Typ bereitgestellt werden, bei der eine Signalübertragung auf einem Dateneinschreibepfad von einer Bitleitung an eine Dateneingabe-/Ausgabeleitung kaum verzögert ist, wodurch ein Betrieb mit hoher Geschwindigkeit erzielt wird.
- Bezugszeichen in den Ansprüchen dienen dem besseren Verständnis und engen den Umfang nicht ein.
Claims (23)
1. Halbleiterspeichereinrichtung vom dynamischen Typ,
umfassend:
eine Vielzahl von Speicherzellen (MC), die jeweils aus
einem MOS-Transistor (1) und einem Kondensator (2)
bestehen;
mehrere Paare von Eitleitungen, wobei jedes Paar aus
einer ersten und einer zweiten Bitleitung (BL, ) zum
Liefern von Daten an die Vielzahl von Speicherzellen
(MC) besteht;
einen ersten Leseverstärker (9, 10), der für jedes der
mehreren Paare von Bitleitungen angeordnet ist, zum
Verstärken eines Bitleitungssignals;
ein Paar von Dateneingabe-/Ausgabeleitungen, das aus
einer ersten und einer zweiten Dateneingabe-
/Ausgabeleitung (DQ, ) besteht, zum Extrahieren von
Daten aus den Paaren von Bitleitungen;
einen zweiten Leseverstärker (11, 12), der für jedes der
mehreren Paare von Bitleitungen angeordnet ist und aus
einem ersten und einem zweiten MOS-Ansteuertransistor
(11, 12) besteht, deren Gates so verbunden sind, daß sie
über Kreuz mit der ersten und zweiten Eitleitung (BL,
) gekoppelt
sind; und
einen ersten und einen zweiten Spaltenwähltransistor (7,
8), die zwischen das Paar von Dateneingabe-
/Ausgabeleitungen und den zweiten Leseverstärker
eingefügt sind und deren Gates mit einer
Spaltenwählleitung (CSL) verbunden sind;
dadurch gekennzeichnet, daß
der erste und zweite MOS-Ansteuertransistor (11, 12)
gleichzeitig aktiviert wird, wenn oder unmittelbar
nachdem der erste Leseverstärker (9, 10) zum Verstärken
von Daten von den Bitleitungen und zum Übertragen der
verstärkten Daten an das Paar von Dateneingabe-
/Ausgabeleitungen (DQ, ) aktiviert wird; und
daß die Einrichtung umfaßt:
einen ersten Schreibtransistor (14), dessen einer
Strompfad mit der ersten Bitleitung ( ) verbunden ist
und dessen anderer Strompfad mit einem Ausgangsanschluß
des zweiten Leseverstärkers (11, 12) verbunden ist,
wobei der erste Schreibtransistor in einem
Dateneinschreibbetrieb eingeschaltet wird; und
einen zweiten Schreibtransistor (15), dessen einer
Strompfad mit der zweiten Bitleitung ( ) verbunden ist
und dessen anderer Strompfad mit dem anderen
Ausgangsanschluß des zweiten Leseverstärkers (11, 12)
verbunden ist, wobei der zweite Schreibtransistor in
einem Dateneinschreibbetrieb eingeschaltet wird;
wobei die Schreibtransistoren (14, 15) in einem
Lesemodus ausgeschaltet sind, und keine direkte
Verbindung zwischen den Bitleitungen und den Ausgängen
des zweiten Leseverstärkers in dem Lesemodus besteht.
2. Speichereinrichtung nach Anspruch 1, dadurch
gekennzeichnet, daß der erste Leseverstärker (9, 10) ein
CMOS-Leseverstärker ist, umfassend ein erstes Flip-Flop
bestehend aus zwei n-Kanal MOS-Transistoren (3, 4) und
ein zweites Flip-Flop bestehend aus zwei p-Kanal MOS-
Transistoren (5, 6); und
ein erster und ein zweiter MOS-Ansteuertransistor (11,
12) des zweiten Leseverstärkers n-Kanal MOS-Transistoren
sind, deren Sourcen zusammengeschaltet sind, wobei die
gemeinsame Source der n-Kanal MOS-Transistoren mit einer
Signalleitung zum Aktivieren des ersten Flip-Flops
verbunden ist.
3. Speichereinrichtung nach Anspruch 1, dadurch
gekennzeichnet, daß der erste Leseverstärker (9, 10) ein
CMOS-Leseverstärker ist, umfassend ein erstes Flip-Flop
bestehend aus zwei n-Kanal MOS-Transistoren und ein
zweites Flip-Flop bestehend aus zwei p-Kanal MOS-
Transistoren; und
ein erster und ein zweiter MOS-Ansteuertransistor (11,
12) des zweiten Leseverstärkers p-Kanal MOS-Transistoren
sind, deren Sourcen zusammengeschaltet sind, wobei die
gemeinsame Source der n-Kanal MOS-Transistoren mit einer
Signalleitung zum Aktivieren des zweiten Flip-Flops
verbunden ist.
4. Halbleiterspeichereinrichtung vorn dynamischen Typ nach
Anspruch 1, dadurch gekennzeichnet, daß der zweite
Leseverstärker ferner umfaßt: einen dritten
aktivierenden MOS-Transistor (13), der gleichzeitig mit
oder unmittelbar nach der Aktivierung des ersten
Leseverstärkers (9, 10) in einen Leitungszustand
gebracht wird, um Signale des Paars von Dateneingabe-
/Ausgabeleitungen (DQ, ) in einem Datenlesebetrieb zu
verstärken.
5. Speichereinrichtung nach Anspruch 4, dadurch
gekennzeichnet, daß der erste Leseverstärker (9, 10) zum
Verstärken eines Bitleitungssignals ein CMOS-
Leseverstärker ist, umfassend ein erstes Flip-Flop
bestehend aus zwei n-Kanal MOS-Transistoren (3, 4) und
ein zweites Flip-Flop bestehend aus zwei p-Kanal MOS-
Transistoren (5, 6);
wobei der erste und der zweite MOS-Ansteuertransistor
(11, 12) des zweiten Leseverstärkers zum Verstärken
eines Dateneingabe-/Ausgabeleitungssignals und der
dritte aktivierende MOS-Transistor (13) n-Kanal MOS-
Transistoren sind;
der erste und der zweite Spaltenwähltransistor (7, 8) n-
Kanal MOS-Transistoren sind; und
der erste und der zweite MOS-Schreibtransistor (14, 15)
n-Kanal MOS-Transistoren sind.
6. Speichereinrichtung nach Anspruch 4, dadurch
gekennzeichnet, daß der erste Leseverstärker (9, 10) zum
Verstärken eines Eitleitungssignals ein CMOS-
Leseverstärker ist, umfassend ein erstes Flip-Flop
bestehend aus zwei n-Kanal MOS-Transistoren und ein
zweites Flip-Flop bestehend aus zwei p-Kanal MOS-
Transistoren;
wobei der erste und der zweite MOS-Transistor (11, 12)
des zweiten Leseverstärkers zum Verstärken eines
Dateneingabe-/Ausgabeleitungssignals und der dritte
aktivierende MOS-Transistor (13) p-Kanal MOS-
Transistoren sind;
wobei der erste und der zweite Spaltenwähltransistor
(28) p-Kanal MOS-Transistoren sind; und
wobei der erste und der zweite Schreibtransistor (14,
15) p-Kanal MOS-Transistoren sind.
7. Halbleiterspeichereinrichtung vom dynamischen Typ nach
Anspruch 1, dadurch gekennzeichnet, daß der zweite
Leseverstärker ferner umfaßt: einen dritten und einen
vierten MOS-Lasttransistor (31, 32) und einen fünften
aktivierenden MOS-Transistor (13), der gleichzeitig mit
oder unmittelbar nach der Aktivierung des ersten
Leseverstärkers (9, 10) in einen Leitungszustand
gebracht wird, um Signale des Paars von Dateneingabe-
/Ausgabeleitungen (DQ, ) in einem Datenlesebetrieb zu
verstärken.
8. Speichereinrichtung nach Anspruch 7, dadurch
gekennzeichnet, daß der erste Leseverstärker (9, 10) ein
CMOS-Leseverstärker ist, umfassend ein erstes Flip-Flop
bestehend aus zwei n-Kanal MOS-Transistoren (3 und 4)
und ein zweites Flip-Flop bestehend aus zwei p-Ranal
MOS-Transistoren (5, 6);
wobei der erste und der zweite MOS-Ansteuertransistor
(11, 12) und der fünfte MOS-Transistor (13) des zweiten
Leseverstärkers n-Kanal MOS-Transistoren sind, und der
dritte und vierte MOS-Transistor (31, 32) p-Kanal MOS-
Transistoren sind;
wobei die Spaltenwähltransistoren (7, 8) n-Kanal MOS-
Transistoren sind; und
wobei das Paar von Schreibtransistoren (14, 15) n-Kanal
MOS-Transistoren sind.
9. Speichereinrichtung nach Anspruch 7, dadurch
gekennzeichnet, daß der erste Leseverstärker (9, 10) ein
CMOS-Leseverstärker ist, umfassend ein erstes Flip-Flop
bestehend aus zwei n-Kanal MOS-Transistoren und ein
zweites Flip-Flop bestehend aus zwei p-Kanal MOS-
Transistoren;
wobei der erste und der zweite Ansteuertransistor (11,
12) und der fünfte aktivierende MOS-Transistor (13) des
zweiten Leseverstärkers p-Kanal MOS-Transistoren sind,
und der dritte und vierte MOS-Lasttransistor (31, 32) n-
Kanal MOS-Transistoren sind;
die Spaltenwähltransistoren (7, 8) p-Kanal MOS-
Transistoren sind; und
das Paar von Schreibtransistoren (14, 15) p-Kanal MOS-
Transistoren sind.
10. Speichereinrichtung nach Anspruch 7, dadurch
gekennzeichnet, daß der erste Leseverstärker (9, 10) ein
CMOS-Leseverstärker ist, umfassend ein erstes Flip-Flop
bestehend aus zwei n-Kanal MOS-Transistoren und ein
zweites Flip-Flop bestehend aus zwei p-Kanal MOS-
Transistoren;
der erste und der zweite MOS-Ansteuertransistor (11, 12)
und der fünfte aktivierende MOS-Transistor (13) des
zweiten Leseverstärkers n-Kanal MOS-Transistoren sind,
und der dritte und der vierte Transistor (31, 32) , die
p-Kanal MOS-Transistoren sind, eine
Stromspiegelschaltung bilden;
die Spaltenwähltransistoren (7, 8) n-Kanal MOS-
Transistoren sind; und
das Paar von Schreibtransistoren (14, 15) n-Kanal MOS-
Transistoren sind.
11. Speichereinrichtung nach Anspruch 1, dadurch
gekennzeichnet, daß der erste Leseverstärker (9, 10) ein
CMOS-Leseverstärker ist, umfassend ein erstes Flip-Flop
bestehend aus zwei n-Kanal MOS-Transistoren und ein
zweites Flip-Flop bestehend aus zwei p-Kanal MOS-
Transistoren;
der erste und der zweite MOS-Ansteuertransistor (11, 12)
und der fünfte aktivierende MOS-Transistor (13) des
zweiten Leseverstärkers n-Kanal MOS-Transistoren sind,
und der dritte und vierte MOS-Transistor (31, 32), die
p-Kanal MOS-Transistoren sind, eine
Stromspiegelschaltung bilden;
die Spaltenwähltransistoren (7, 8) p-Kanal MOS-
Transistoren sind; und
das Paar von Schreibtransistoren (14, 15) p-Kanal MOS-
Transistoren sind.
12. Speichereinrichtung nach Anspruch 7, dadurch
gekennzeichnet, daß der erste Leseverstärker (9, 10) ein
CMOS-Leseverstärker ist, umfassend ein erstes Flip-Flop
bestehend aus zwei n-Kanal MOS-Transistoren und ein
zweites Flip-Elop bestehend aus zwei p-Kanal MOS-
Transistoren;
der erste und der zweite MOS-Ansteuertransistor (11, 12)
und der fünfte aktivierende MOS-Transistor (13) des
zweiten Leseverstärkers p-Kanal MOS-Transistoren sind,
und der dritte und vierte MOS-Lasttransistor (31, 32),
die n-Kanal MOS-Transistoren sind, eine
Stromspiegelschaltung bilden;
die Spaltenwähltransistoren (7, 8) n-Kanal MOS-
Transistoren sind; und
das Paar von Schreibtransistoren (14, 15) n-Kanal MOS-
Transistoren sind.
13. Speichereinrichtung nach Anspruch 7, dadurch
gekennzeichnet, daß der erste Leseverstärker (9, 10) ein
CMOS-Leseverstärker ist, umfassend ein erstes Flip-Flop
bestehend aus zwei n-Kanal MOS-Transistoren und ein
zweites Flip-Flop bestehend aus zwei p-Kanal MOS-
Transistoren,
der erste und der zweite MOS-Ansteuertransistor (11, 12)
und der fünfte aktivierende MOS-Transistor (13) des
zweiten Leseverstärkers p-Kanal MOS-Transistoren sind,
der dritte und der vierte MOS-Lasttransistor (31, 32),
die n-Kanal MOS-Transistoren sind, eine
Stromspiegelschaltung bilden;
die Spaltenwähltransistoren (7, 8) p-Kanal MOS-
Transistoren sind; und
das Paar von Schreibtransistoren (14, 15) p-Kanal MOS-
Transistoren sind.
14. Halbleiterspeichereinrichtung vom dynamischen Typ nach
Anspruch 1:
wobei der zweite Leseverstärker ferner umfaßt: einen
dritten und einen vierten MOS-Transistor (31, 32), zum
Verstärken eines Signals des Paars von Dateneingabe-
/Ausgabeleitungen (DQ, ) in einem Datenlesebetrieb;
und
wobei die Einrichtung einen fünften NOS-Transistor (13)
umfaßt, der zwischen einen Energiequellenanschluß und
einen Strompfad eines der ersten und zweiten MOS-
Ansteuertransistoren (11, 12) des zweiten
Leseverstärkers zum Verstärken eines Datensignals
eingefügt ist; und
eine Gatter-Schaltung zum Bilden eines UND-Signals eines
Signals einer Spaltenwählleitung und eines Signals zum
Definieren einer Zeitgabe einer Aktivierung eines
Signals einer Spaltenwählleitung, wobei die Gatter-
Schaltung den fünften MOS-Transistor (13) steuert, um
auf der Grundlage des UND-Signals in einen
Leitungszustand gebracht zu werden.
15. Halbleiterspeichereinrichtung vom dynamischen Typ nach
Anspruch 1, dadurch gekennzeichnet, daß sie ferner
umfaßt:
eine Spaltenwählleitung (CSL) zum Aktivieren eines
Signals von dem ersten Leseverstärker (9, 10),
gleichzeitig wenn oder unmittelbar nachdem der erste
Leseverstärker (9, 10) aktiviert wird;
ein Paar von Spaltenwähltransistoren (7, 8), die
zwischen das Paar von Dateneingabe-/Ausgabeleitungen
(DQ, ) und den zweiten Leseverstärker eingefügt sind
und deren Gates mit der Spaltenwählleitung (CSL)
verbunden sind; und
ein Paar von Schreibtransistoren (14, 15), die zwischen
das Paar von Dateneingabe-/Ausgabeleitungen (DQ, )
und das Paar von Bitleitungen eingefügt sind und in
einem Datenschreibbetrieb eingeschaltet und in einem
Lesemodus ausgeschaltet werden.
16. Halbleiterspeichereinrichtung vom dynamischen Typ nach
Anspruch 1, dadurch gekennzeichnet, daß der zweite
Leseverstärker (11, 12) ein Signal des Paars von
Dateneingabe-/Ausgabeleitungen (DQ/ ) verstärkt,
gleichzeitig, wenn der erste Leseverstärker in einem
Datenlesebetrieb aktiviert wird.
17. Speichereinrichtung nach Anspruch 10, dadurch
gekennzeichnet, daß sie ferner umfaßt:
einen fünften MOS-Transistor (13), der zwischen einen
Energiequellenanschluß und einen der Strompfade der
ersten und zweiten MOS-Ansteuertransistoren (11, 12) des
zweiten Leseverstärkers zum Verstärken eines
Datensignals eingefügt ist; und
eine Gatter-Schaltung zum Bilden eines UND-Signals eines
Signals einer Spaltenwählleitung und eines Signals zum
Definieren einer Zeitgabe einer Aktivierung eines
Signals einer Spaltenwählleitung, wobei die Gatter-
Schaltung den fünften MOS-Transistor (13) steuert, um
auf Grundlage des UND-Signals in einen Leitungszustand
gebracht zu werden.
18. Halbleiterspeichereinrichtung vom dynamischen Typ nach
Anspruch 1, dadurch gekennzeichnet, daß sie ferner
umfaßt:
eine Gatter-Schaltung zum Bilden eines UND-Signals eines
Signals einer Spaltenwählleitung und eines Signals zum
Definieren einer Zeitgabe einer Aktivierung eines
Signals einer Spaltenwählleitung, wobei die Gatter-
Schaltung den ersten und den zweiten
Spaltenwähltransistor (7, 8) steuert;
wobei ein Strompfad eines der ersten und zweiten MOS-
Ansteuertransistoren (11, 12) zusammengeschaltet und mit
einem Energiequellenanschluß verbunden sind.
19. Halbleiterspeichereinrichtung vom dynamischen Typ nach
Anspruch 1, dadurch gekennzeichnet, daß sie ferner
umfaßt:
eine Gatter-Schaltung zum Bilden eines ODER-Signals von
Signalen von Spaltenwählleitungen;
wobei eine Bitleitungspaar-Wähleinrichtung (41, 42)
zwischen den ersten Leseverstärker und den zweiten
Leseverstärker (11, 12) eingefügt ist, und die Gatter-
Schaltung den ersten und zweiten Spaltenwähltransistor
(7, 8) steuert.
20. Halbleiterspeichereinrichtung vom dynamischen Typ nach
Anspruch 19, dadurch gekennzeichnet, daß die ersten
Leseverstärker (9, 10) CMOS-Leseverstärker sind,
umfassend ein erstes Flip-Flop bestehend aus zwei n-
Kanal MOS-Transistoren (3, 4) und ein zweites Flip-Flop
bestehend aus zwei p-Kanal MOS-Transistoren (5, 6); und
erste und zweite MOS-Ansteuertransistoren (11, 12) des
zweiten Leseverstärkers n-Kanal MOS-Transistoren sind,
deren Sourcen zusammengeschaltet sind, wobei die
gemeinsame Source der n-Kanal MOS-Transistoren mit einer
Signalleitung zum Aktivieren der ersten Flip-Flops
verbunden sind.
21. Halbleiterspeichereinrichtung vom dynamischen Typ nach
Anspruch 1, dadurch gekennzeichnet, daß die ersten
Leseverstärker (9, 10) CMOS-Leseverstärker sind,
umfassend ein erstes Flip-Flop bestehend aus zwei n-
Kanal MOS-Transistoren (3, 4) und ein zweites Flip-Flop
bestehend aus zwei p-Kanal MOS-Transistoren (5, 6) , und
ein Stromanschluß der zwei n-Kanal MOS-Transistoren (3,
4) zur Bildung eines Knotens zusammengeschaltet sind;
und
der erste und der zweite MOS-Ansteuertransistor (11, 12)
des zweiten Leseverstärkers n-Kanal MOS-Transistoren
sind, deren Sourcen zusammengeschaltet sind, wobei die
gemeinsame Source der n-Kanal MOS-Transistoren (11, 12)
mit dem Knoten verbunden ist; und
die Einrichtung ferner umfaßt: einen sechsten MOS-
Transistor, der zwischen eine Signalleitung zum
Aktivieren des ersten Flip-Flops und den Knoten
geschaltet ist;
einen siebten MOS-Transistor, der zwischen einen
Energiequellenanschluß und den Knoten geschaltet ist;
und
einen achten und einen neunten MOS-Transistor, die
zwischen den ersten und zweiten Flip-Flops eingefügt
sind.
22. Halbleiterspeichereinrichtung vom dynamischen Typ,
umfassend:
eine Vielzahl von Speicherzellen (MC), die jeweils aus
einem MOS-Transistor (1) und einem Kondensator (2)
bestehen;
mehrere Paare von Bitleitungen, wobei jedes Paar aus
einer ersten und einer zweiten Bitleitung (BL, ) zum
Liefern von Daten an die Vielzahl von Speicherzellen
(MC) besteht;
einen ersten Leseverstärker (9, 10), der für jedes der
mehreren Paare von Bitleitungen angeordnet ist, zum
Verstärken eines Bitleitungssignals;
ein Paar von Dateneingabe-/Ausgabeleitungen, bestehend
aus ersten und zweiten Dateneingabe-/Ausgabeleitungen
(DQ, ), zum Extrahieren von Daten von den Paaren von
Bitleitungen;
einen zweiten Leseverstärker (11, 12), der für jedes der
mehreren Paare von Bitleitungen angeordnet ist und aus
einem ersten und einem zweiten MOS-Ansteuertransistor
(11, 12) besteht, deren Gates über Kreuz mit der ersten
und zweiten Eitleitung (BL, ) gekoppelt sind; und
einen ersten und einen zweiten Spaltenwähltransistor (7,
8), die zwischen das Paar von Dateneingabe-
/Ausgabeleitungen und den zweiten Leseverstärker
eingefügt sind und deren Gates mit einer
Spaltenwählleitung (CSL) verbunden sind; wobei
der erste und der zweite MOS-Ansteuertransistor (11, 12)
gleichzeitig mit oder unmittelbar nach einer Aktivierung
des ersten Leseverstärkers (9, 10) aktiviert werden, um
einen Datenwert von den Bitleitungen zu verstärken und
den verstärkten Datenwert an das Paar von Dateneingabe-
/Ausgabeleitungen (DQ, ) zu transferieren; und
die ersten Leseverstärker (9, 10) CMOS-Leseverstärker
sind, die ein erstes Flip-Flop umfassen, das aus zwei n-
Kanal MOS-Transistoren (3, 4) besteht;
dadurch gekennzeichnet, daß
die ersten Leseverstärker (9, 10) ferner ein zweites
Flip-Flop umfassen, welches aus zwei p-Kanal MOS-
Transistoren (5, 6) besteht;
der erste und der zweite MOS-Ansteuertransistor (11, 12)
des zweiten Leseverstärkers n-Kanal MOS-Transistoren
sind, deren Source zusammengeschaltet sind, wobei die
gemeinsame Source der n-Kanal MOS-Transistoren mit einer
Signalleitung ( ) zum Aktivieren der ersten Flip-
Flops verbunden ist;
ein erster Schreibtransistor (14) vorgesehen ist, dessen
einer Strompfad mit der ersten Bitleitung (BL) verbunden
ist und dessen anderer Strompfad mit der ersten
Dateneingabe-/Ausgabeleitung verbunden ist, wobei der
erste Schreibtransistor bei einem Dateneinschreibbetrieb
eingeschaltet wird; und
ein zweiter Schreibtransistor (15) vorgesehen ist,
dessen einer Strompfad mit der zweiten Bitleitung (BL)
verbunden ist und dessen anderer Strompfad mit der
zweiten Dateneingabe-/Ausgabeleitung verbunden ist,
wobei der zweite Schreibtransistor bei einem
Dateneinschreibbetrieb eingeschaltet wird;
wobei die Schreibtransistoren in einem Lesemodus
ausgeschaltet sind und zwischen den Bitleitungen und den
Ausgängen des zweiten Leseverstärkers in einem Lesemodus
keine direkte Verbindung besteht.
23. Speichereinrichtung nach Anspruch 22, dadurch
gekennzeichnet, daß sie ferner umfaßt:
eine erste Gatter-Schaltung zum Bilden eines ODER-
Signals von Signalen von Spaltenwählleitungen; und
eine zweite Gatter-Schaltung zum Bilden eines UND-
Signals eines Ausgangssignals der ersten Gatter-
Schaltung und eines Schreibaktivierungssignals;
wobei eine Bitleitungspaar-Wähleinrichtung (41, 42)
zwischen den ersten Leseverstärker (9, 10) und den
zweiten Leseverstärker (11, 12) eingefügt ist, wobei die
erste Gatter-Schaltung den ersten und zweiten
Spaltenwähltransistor (7, 8) steuert, und wobei die
zweite Gatter-Schaltung den ersten und zweiten
Schreibtransistor (14, 15) steuert.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02084681A JP3101298B2 (ja) | 1990-03-30 | 1990-03-30 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE69120448D1 DE69120448D1 (de) | 1996-08-01 |
| DE69120448T2 true DE69120448T2 (de) | 1997-01-09 |
Family
ID=13837435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE69120448T Expired - Fee Related DE69120448T2 (de) | 1990-03-30 | 1991-03-26 | Halbleiterspeicheranordnungen von dynamischem Typus |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5220527A (de) |
| EP (1) | EP0449207B1 (de) |
| JP (1) | JP3101298B2 (de) |
| KR (1) | KR100197757B1 (de) |
| DE (1) | DE69120448T2 (de) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5305266A (en) * | 1991-03-22 | 1994-04-19 | Texas Instruments Incorporated | High speed parallel test architecture |
| KR940007639B1 (ko) * | 1991-07-23 | 1994-08-22 | 삼성전자 주식회사 | 분할된 입출력 라인을 갖는 데이타 전송회로 |
| US5283760A (en) * | 1991-08-14 | 1994-02-01 | Samsung Electronics Co., Ltd. | Data transmission circuit |
| EP0852381B1 (de) * | 1992-11-12 | 2005-11-16 | ProMOS Technologies, Inc. | Leseverstärker mit lokalen Schreibtreibern |
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| KR100299522B1 (ko) | 1999-06-28 | 2001-11-01 | 박종섭 | 고속 센스 증폭기 |
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| KR100924343B1 (ko) * | 2007-10-29 | 2009-11-02 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| JP6470994B2 (ja) | 2015-02-17 | 2019-02-13 | 株式会社東芝 | コアバレルの製造方法およびコアバレル |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61142591A (ja) * | 1984-12-13 | 1986-06-30 | Toshiba Corp | 半導体記憶装置 |
| JPS62165787A (ja) * | 1986-01-17 | 1987-07-22 | Toshiba Corp | 半導体記憶装置 |
| JPS62197992A (ja) * | 1986-02-25 | 1987-09-01 | Mitsubishi Electric Corp | ダイナミツクｒａｍ |
| JP2659949B2 (ja) * | 1987-03-12 | 1997-09-30 | 株式会社東芝 | ダイナミツク型半導体記憶装置 |
| JPS6363197A (ja) * | 1986-09-03 | 1988-03-19 | Toshiba Corp | 半導体記憶装置 |
| US4780850A (en) * | 1986-10-31 | 1988-10-25 | Mitsubishi Denki Kabushiki Kaisha | CMOS dynamic random access memory |
| JPS63146293A (ja) * | 1986-12-09 | 1988-06-18 | Toshiba Corp | 半導体記憶装置 |
| JPH0758588B2 (ja) * | 1986-12-22 | 1995-06-21 | 三菱電機株式会社 | 半導体記憶装置 |
| JPS63175293A (ja) * | 1987-01-16 | 1988-07-19 | Hitachi Ltd | ダイナミツク型ｒａｍ |
| JPS63183687A (ja) * | 1987-01-26 | 1988-07-29 | Hitachi Ltd | 半導体記憶装置 |
| JPS6414792A (en) * | 1987-07-08 | 1989-01-18 | Hitachi Ltd | Semiconductor storage device |
| JPH07105137B2 (ja) * | 1987-11-17 | 1995-11-13 | 日本電気株式会社 | 半導体メモリ |
| JPH01199393A (ja) * | 1988-02-03 | 1989-08-10 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH01264692A (ja) * | 1988-04-15 | 1989-10-20 | Hitachi Ltd | 半導体メモリ回路 |
| JPH0713857B2 (ja) * | 1988-06-27 | 1995-02-15 | 三菱電機株式会社 | 半導体記憶装置 |
-
1990
- 1990-03-30 JP JP02084681A patent/JP3101298B2/ja not_active Expired - Fee Related
-
1991
- 1991-03-26 DE DE69120448T patent/DE69120448T2/de not_active Expired - Fee Related
- 1991-03-26 EP EP91104771A patent/EP0449207B1/de not_active Expired - Lifetime
- 1991-03-29 US US07/677,458 patent/US5220527A/en not_active Expired - Lifetime
- 1991-03-30 KR KR1019910005067A patent/KR100197757B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JP3101298B2 (ja) | 2000-10-23 |
| EP0449207B1 (de) | 1996-06-26 |
| DE69120448D1 (de) | 1996-08-01 |
| EP0449207A2 (de) | 1991-10-02 |
| JPH03283184A (ja) | 1991-12-13 |
| EP0449207A3 (en) | 1993-03-17 |
| KR100197757B1 (ko) | 1999-06-15 |
| US5220527A (en) | 1993-06-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 8364 | No opposition during term of opposition | ||
| 8320 | Willingness to grant licences declared (paragraph 23) | ||
| 8339 | Ceased/non-payment of the annual fee |