JPH01264692A - 半導体メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリのアクセス時間の短縮、チップ寸法の縮
小に好適な半導体メモリ回路に関する。

〔従来の技術〕

従来のり、ＲＡＭ回路は、特願昭５８−２／１５７９の
第２図に記載のようになっている。この回路でのメモリ
セルへの信号の書き込み、読み出し動作は次のようであ
る。チップ外部から入力したアドレス信号に対応して、
ワード線が選択され、データ線にメモリセルから信号が
読み出される。メモリセルから読み出された微小な信号
はセンスアンプで増幅する。次に、データ線とコモンデ
ータ線との間にある、ＭＯＳ−ＦＥＴで構成したトラン
スファゲートをデコーダにより選択的にＯＮとする。

これにより上記信号をコモンデータ線に取り出し、メイ
ンアンプへ入力する。この信号はメインアンプで増幅し
、チップ外部へ出力データとして取り出される。メモリ
セルへの入力データの善・き込みは、トランスファゲー
トがＯＮＬ、データ線とコモンデータ線がつながった後
、コモンデータ線の一端に接続した書き込み回路により
行なう。

〔発明が解決しようとする課題〕

従来の技術での、メモリセルからデータ線に読み出した
信号のコモンデータ線への取り出しは、上記信号をセン
スアンプで増幅した後に行なう必要がある。これは、信
号をセンスアンプで増幅する前に、データ線とコモンデ
ータ線をつなぐと、コモンデータ線の容量が大きいため
、データ線に読み出された上記信号が容量分割により非
常に小さくなり、メモリが誤動作を起すおそれがある理
由による。したがって、従来の技術ではメモリセルから
データ線に読み出した信号をセンスアンプで増幅する時
間だけ、メモリのアクセス時間が遅くなる問題がある。

この問題を解決するにはコモンデータ線の容量をデータ
線の容量に比べ無視できる程小さくすれば良い。これは
アイ・ニス・ニス・シー・シー。

ダイジェスト　オブ　テクニカル　ペーパー２１６頁か
ら２１７頁　フエブラリ　１９８４（ＩＳＳＣＣＤｉｇ
ｅｓｔ　ｏｆ　ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ　ｐ
２１６−２１７Ｆｅｂｒｕａｒｙ　１９８４）に記載の
ＳＲＡＭ回路のように、データ線を各々ＭＯ８−ＦＥＴ
のゲート端子に接続し、ドレイン端子をコモンデータ線
に接続し、ソース端子をデコーダが制御されるスイッチ
回路につなぐことにより実現できる。この場合、データ
線にはコモンデータ線の容量が加わらず、メモリセルか
らデータ線に読み出された信号が減衰することはない。

したがって、この方式ではメモリセルからデータ線に読
み出された信号のセンスアンプでの増幅を待つことなく
、上記信号をコモンデータ線に取り出せるのでメモリの
高速化が図れる。しかし、この方式ではメモリセルへの
信号の書き込みのために別のコモンデータ線が必要とな
る。したがって、この方式ではメモリアレー内に読み出
し用のコモンデータ線とそれに付随するデータ線選択用
の信号線とスイッチ回路、書き込み用のコモンデータ線
とそれに付随するデータ線選択用の信号線とスイッチ回
路を配置する必要があり、チップ寸法を大きくする問題
がある。

本発明の目的は、チップ寸法を増大させることなく、メ
モリのアクセス時間の短縮を図ることにある。

〔課題を解決するための手段〕

上記目的は、１対のコモンデータ線に対して、データ線
毎にデコーダの出力信号によって制御され、トランスフ
ァゲートとなるＭＯＳ−ＦＥＴを設け、このトランスフ
ァゲートの一端はコモンデータ線に、他端はデータ線上
の信号を読み出すためのＭＯＳ−ＦＥＴ　（以下読み出
し用ＭＯ８−ＦＥＴと略す）および、データ線上に書き
込みデータを書き込むためのＭＯＳ−ＦＥＴ　（以下書
き込み用ＭＯ５−ＦＥＴと略す）を設けることにより達
成される。

〔作用〕

上記読み出し用ＭＯ８−ＦＥＴはそのゲート端子はデー
タ線、ソース端子は接地線、ドレイン端子はトランスフ
ァゲートに接続されているため、メモリセルからデータ
線に信号が読み出されると、その信号は１〜ランスフア
ゲートを通して同時にコモンデータ線に読み出される。

書き込み用ＭＯ８−ＦＥＴは、そのゲート端子は書き込
み制御信号線、ソース端子はデータ線、ドレイン端子は
１−ランスファゲートに接続されているため、トランス
ファゲート、書き込み用ＭＯ８−ＦＥＴをＯＮとするこ
とにより、読み出し動作で使うコモンデータ線を使って
メモリセルに信号を書き込むことができる。

以上述べたように本方式によるとメモリセルから読み出
された信号をセンスアンプで増幅する前にコモンデータ
線に取り出せるのでメモリの高速化が図れる。また、読
み出し動作で使うコモンデータ線を書き込み動作でも使
うのでチップ寸法の増大を防止できる。

〔実施例〕

以下、本発明の一実施例を第１図により説明する。実施
例を示す図面に記載のＭ　ＯＳ　−Ｆ　Ｅ　Ｔは矢印の
付いているものはＰチャネルＭＯ８−ＦＥｌで矢印の付
いてないものはＮチャネルＭＯ８−ＦＥＴである。第１
図で１は複数のデータ線ＤＯ。

Ｄｏ−Ｄｎ、Ｄｎ　、ワード線Ｗ　ｏ　””　Ｗ　ｗ＋
、メモリセル等から成るメモリアレー、２，３はチップ
外部から入力されるアドレス信号に対応して、各々シー
ド線、データ線を選択するＸデコーダとＹデコーダであ
る。Ｙｏ−ＹＩｌはＹデコーダの出力信号線（データ線
選択用の信号線）である。４はチップ外部から入力され
る入力データを肯定、否定の信号にし、それをメモリセ
ルに書き込む、書き込み回路、５はメモリセルから読み
出した信号を増幅し、出力データとする増幅回路（ここ
ではメインアンプと言う）である。Ｄｒは入力データの
入力端子、Ｄｏは出力データの出力端子である。■／○
。

工／○は書き込み回路４からの信号をメモリアレー１に
、メモリアレーからの信号をメインアンプ５に伝えるコ
モンデータ線である。ｗｓｗ、Ｒｓｔ＋＋はスイッチ回
路である。Ｔ＋ｙ、Ｔ６　（ＴＶ、Ｔａ　）はデータ線
とコモンデータ線の接続制御をするトランスファゲート
を構成するＭＯＳ−ＦＥＴである。Ｔｌ、　Ｔ２　（Ｔ
ａ、　Ｔ４）はメモリセルからデータ線に読み出された
信号をコモンデータ線に読み出す、読み出し用ＭＯ８−
ＦＥＴである。

Ｔｓｓｔ　’ｌ’１４（Ｔ　ｓｓｔ　ＴｌＢ）は書き込
み回路からの信号をデータ線に伝える、書き込み用ＭＯ
８−Ｆ　Ｅ　Ｔである。ＷＧは得き込み用Ｍ　ＯＳ　−
Ｆ　Ｅ　Ｔを制御する信号を入力する端子である。

この回路の読み出し動作は次の様である。Ｘデコーダ２
によりワード線Ｗｏ”Ｗ、の内の１本が選択され、メモ
リセルからデータ線に信号が読み出される。データ線対
間には上記信号に対応した電位差があられれる。この時
Ｙデコーダ３によりデータ線の内１対が選択されている
。ここではＹＯが高電位となり（Ｔ５．Ｔ８がＯＮ）、
データ線ＤＯ。

石τが選択されているとする。この場合メモリセルから
データ線に信号が読み出されると同時に、読み出し用Ｍ
ＯＳ−ＦＥＴ、Ｔ１．Ｔ２によりコモンデータ線工／○
、Ｉ１０にデータ線Ｄｏ、コ上の信号が読み出される。

なお、この時、端子ＷＧの電位は低電位となっており、
書き込み用ＭＯ８−Ｆ　Ｅ　Ｔ　　Ｔ１８．　Ｔ１４１
　Ｔｌ５．　ＴｔｅはＯＦＦとなっている。コモンデー
タ線に読み出された上記信号はスイッチＲ８ＷをＯＮと
することによりメインアンプ５に入力され、増幅され、
出力データとなる。

書き込み動作は、例えばＹデコーダ３によりデータ線Ｄ
ｏ、Ｄτが選択された後、スイッチｗｓｗがＯＮ、スイ
ッチＲ８ＷがＯＦＦとなり、入力データに対応した信号
が書き込み回路４によりコモンデータ線Ｉ１０．Ｉ１０
．に伝わる。書き込み動作では端子ＷＧが高電位となる
ため、書き込み用ＭＯ８−ＦＥＴ　　Ｔｉ８．Ｔ１４．
　Ｔ工！ｌ、ＴｌＢがＯＮとなっており、コモンデータ
線に伝わった信号はＴｅａ、Ｔ１４によりデータ線Ｄｏ
、Ｄτに伝わる。

これにより、メモリセルに入力データが書き込まれる。

なお、この時コモンデータ線工／○がらＴ１のドレイン
に入力された信号はＴｔａを介してＤＯ（Ｔｐのゲート
）に入力され、コモンデータ線Ｊ／○からＴ２のドレイ
ンに入力された信号はＴ１４を介してＤｏ（Ｔｉのゲー
ト）に入力されるため、読み出し用Ｍ　ＯＳ　−１”　
Ｅ　’Ｉ”ｉ”工、′ｉ’ｘによってコモンデータ線工
／○、Ｉ１０からデータ線Ｄ　ｏ　、五百に入力される
、入力データに対応した肯定、否定の信号は破壊される
ことはない。非選択データ線Ｄｎ、Ｄｏでは、Ｔ７．Ｔ
８がＯＦＦとなっているためコモンデータ線からデータ
線に上記信号が入力されることはない。また、　Ｔ１Ｂ
１　ＴｔｅはＯＮとなっているが、Ｔ８のドレインは１
゛１５を介して訂に、Ｔ４のドレインはＴｉＢを介して
Ｄｎにつながっているため、データ線Ｄｎ、　Ｄτに読
み出されたメモリセルからの信号は増幅され、破壊され
ることはない。

以上述べたように本実施例によれば、メモリセルからデ
ータ線に信号が読み出されると同時にその信号はコモン
データ線に読み出すことすできのでメモリのアクセス時
間を短縮できる。また、メモリセルの読み出しに使った
コモンデータ線をメモリセルへの書き込みにも使うので
コモンデータ線は１対で良い。さて、データ線選択用の
信号線はデータ線と平行に配置するのでデータ線配置ピ
ッチに影響を与える。この場合データ線選択用の信号線
はデータ線対毎に１本で良く、データ線配置のピッチを
小さくでき、チップ寸法を小さくできる。

本発明の別の実施例を第２図により説明する。

本実施例はデータ線を多数に分割（ここでは２分割）し
、右端に１個配置したＹデコーダ３からの出力信号によ
って、２つのメモリアレーのデータ線、コモンデータ線
間のトランスファゲートを制御していることが第１５図
の実施例と異なる。この他の回路構成、動作は第１図に
示す実施例とほぼ同一である。第２図で第１図と同種の
記号は第１図と同じものを示している。なお、ＭＰ　１
　、　ＭＰ２゜ＭＰ３．ＭＰ４はスイッチ回路である。

ＭＰ２゜ＭＰ４はメインアンプ５Ａ、５Ｂのいずれか一
方を出力ノードＤｏにつなぐ。ＭＰＩ、ＭＰ３は書き込
み回路４Ａ、４Ｂのいずれか一方を入力ノードＤＩにつ
なぐ。本実施例ではＹデコーダの出力信号線（データ線
選択用の信号線）は、メモリアレー上をデータ線１対に
対して１本だけ配置している。従来のように読み出し用
、書き込み用に各各コモンデータ線を配置した場合は、
Ｙデコーダの出力信号線（データ線選択用の信号線）は
メモリアレー上をデータ線１対に対して２本配置する必
要がある。この場合、データ線の配置ピッチは大きくな
りチップ寸法を大きくする。したがって、本発明はデー
タ線を多数に分割するメモリアレー構成を用いる場合の
チップ寸法の低減に非常に有効となる。

本発明の別の実施例を第３図により説明する。

本実施例はコモンデータ線を２つのメモリアレーで共用
している点が第２図の実施例と異なる。その他の回路構
成、動作はほぼ第２図の実施例と同じである。本実施例
は読み出し用Ｍ　ＯＳ　−Ｆ　Ｅ　Ｔの動作を制御する
Ｍ　ＯＳ　−Ｆ　Ｅ　Ｔ　　Ｔｕａｃｔ　ＴＲ０Ｄを設
けている。したがって、Ｔ　ＲＧＣ、Ｔ　ＲＯＤのゲー
ト端子ＲＧＣ，ＲＧＤに入力する信号を制御することに
より、左右いずれか一方のメモリアレーのメモリセルか
らの信号を読み出す。すなわち、端子ＲＧＣを高電位、
端子ＲＧＤを低電位にすることにより左側のメモリアレ
ーＩＣのメモリセルからの信号を読み出す。右側のメモ
リアレーＩＤのメモリセルからの信号を読み出す場合は
、端子ＲＧＣ，Ｒ，ＧＤの電位関係を逆にする。書き込
み動作では、端子ＷＧＣ，ＷＧＤへの入力信号を制御す
ることにより、左右いずれか一方のメモリアレーのメモ
リセルに入力データを書き込む。すなわち、端子ＷＧＣ
を高電位端子ＷＧＤを低電位にすることにより左側のメ
モリアレーＩＣのメモリセルに入力データを書き込む。

右側のメモリアレーＩＤのメモリセルに入力データを書
き込む場合は、端子ＷＧＣ，ＷＧＤの電位関係を逆にす
る。

本実施例によれば２つのメモリアレーでコモンデータ線
を共用するのでさらにレイアウト面積が小さくなり、チ
ップ寸法を小さくできる。

本発明の別の実施例を第４図により説明する。

本実施例は読み出し用ＭＯ８−ＦＥＴの動作を制御する
ＭＣ８−ＦＥＴを各メモリアレーで１個とした点が第３
図の実施例と異なる。その他の回路構成、動作は第３図
の実施例と同じである。本実施例では、読み出し用ＭＯ
８−ＦＥＴの動作を制御するＭ　ＯＳ　−Ｆ　Ｅ　Ｔ　
ＴＲＧＣ！’　、ＴＲａｏ’　を各メモリアレー毎に１
個、メモリアレーの外側に配置している。したがって、
読み出し動作では、ＴＲ０Ｃ’ＴＲ０Ｄ’のゲート端子
ＲＧＣ，ＲＧＤの電位を制御することにより左右のメモ
リアレーを選択する。

本実施例によればデータ線対毎に読み出し用ＭＯ８・−
ＦＥＴを制御するＭＣ３−ＦＥＴを配置する必要がない
のでチップ寸法を小さくできる。

本発明の別の実施例を第５図により説明する。

本実施例は、１トランジスタ、１コンデンサによりメモ
リセルを構成しているダイナミック型メモリに本発明を
適用した例である。第５図で第１図と同じ記号のものは
第１図と同じものを示している。第５図でＭＣがメモリ
セル、ＳＡがメモリセルから読み出された微小な信号を
増幅するセンスアンプである。Ｔ１７．　Ｔｔｇはセン
スアンプの動作を制御するＭＣ８−ＦＥＴである。なお
、ここではデータ線のプリチャージＭＯ８−ＦＥＴは省
略している。抵抗Ｒ１（Ｒ２）、　トランジスタＱ１（
Ｑ２）。

定電流源１１（Ｌ２）から成る回路はベース接地の増幅
回路で、コモンデータ線に読み出されたメモリセルから
の信号を増幅する。６は増幅回路である。

読み出し動作では、チップ外部からのアドレス信号に対
応して、Ｘデコーダ２によりワード線の１本が選択され
る。ここではＷｏが選択されたとする。一方、Ｙデコー
ダ３により１対のデータ線が選択される。ここではＹｏ
が高電位となりＤ　ｏ　。

石τが選択されたとする。メモリセルから読み出された
信号がＤｏに現われ、それに応じてＤｏ。

Ｄｏ間に電位差を生じる。この電位差は読み出し用ＭＯ
８−ＦＥＴ、Ｔ工、Ｔ２とトランスファゲートＴ５．Ｔ
６によりコモンデータ線Ｉ１０．Ｉ１０に読み出される
。読み出された信号はベース接地回路により増幅され、
さらに増幅回路６により増幅されて出力データとなる。

書き込み動作では、端子ＷＧが高電位となり、書き込み
用ＭＯ８−Ｆ　Ｅ　Ｔ　　Ｔ１８．　Ｔ１４が○Ｎとな
るので、書き込み回路４によりコモンデータ線Ｉ１０．
Ｉ１０、トランスファゲートＴｓ、’Ｉ”ｓ、書き込み
用ＭＯ８／ＦＥＴ　　Ｔｌｇ、Ｔ１４を介してメモリセ
ルに入力データが書き込まれる。ここで、読み出し時、
コモンデータ線Ｉ１０．．Ｉ１０間の電位差はベース接
地回路により非常に小さい値におさえられるため、スタ
テイフカラムモードのようにメモリアレーから連続的に
データを読み出す場合、その読み出し速度は非常に速く
なる。

以上述べたように本実施例によれば、本発明はダイナミ
ック型メモリにも特に問題なく使える。

またベース接地の増幅回路を用いることによりメモリの
高速化も図れる。

本発明の別の実施例を第６図により説明する。

本実施例はスタテイク型メモリに本発明を適用した例で
ある。第６図で第１図と同じ記号のものは第１図と同じ
ものを示している。第６図でＭＣはメモリセルである。

Ｔｘｘ、　Ｔｘｓ、　Ｔ２４．　’ｒ２Ｂは読み出し時
負荷トランジスタとなるＭ　ＯＳ　−Ｆ　Ｅ　Ｔである
。この回路もワード線はＷｏが、データ線はＤｏ、Ｄｏ
が選択されたとする。これによりデータ線Ｄｏ、毛τに
読み出されたメモリセルからの信号は、読み出し用ＭＯ
８−ＦＥＴ　　Ｔｌ、Ｔ２．１−ランスファゲートＴ３
．’ｒｅを通してコモンデータ線Ｉ１０．Ｉ１０に読み
出される。この信号はメインアンプ５により増幅され出
力データとなる。

書き込み動作では、書き込み回路４により、コモンデー
タ線■／○、ｌ１０）−ランスファゲートＴ６．Ｔｅ、
書き込み用ＭＯ８−ＦＥＴ　　Ｔｔａ。

Ｔ１４を介して入力データをメモリセルに書き込む。

以上述べたように本実施例によれば、本発明はスタティ
ック型メモリにも特に問題なく使える。

〔発明の効果〕

本発明によれば、メモリセルからデータ線に信号が読み
出されると同時に、その信号はコモンデータ線に読み出
すことができるのでメモリのアクセス時間を小さくでき
る。また、読み出し動作と書き込み動作で同じコモンデ
ータ線、同じデータ線選択用の信号線（Ｙデコーダ出力
信号線）を使うのでチップ寸法の増加を防止できる。し
たがって、高速でチップ寸法の小さなメモリを実現でき
る。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、第２図は本発明の
別の実施例の回路図、第３図は本発明の別の実施例の回
路図、第４図は本発明の別の実施例の回路図、第５図は
本発明の別の実施例の回路図、第６図は本発明の別の実
施例の回路図である。 １・・・メモリアレー、２・・・Ｘデコーダ、３・・・
Ｙデコーダ、４・・・書き込み回路、５・・・メインア
ンプ、Ｗｏ”Ｗ、＝・ワード線、Ｄｏ、Ｄｏ−Ｄｎ、Ｄ
ｎ”’データ線、Ｙｏ−Ｙｎ・・・データ線選択用の信
号線（Ｙデコーダ出力信号線）、■／○、Ｉ１０・・・
コモンデータ線、Ｔｌ、　Ｔｚ（Ｔｓ、Ｔ４）・・・読
み出し用ＭＯ８−ＦＥＴ、Ｔ１ｇ、　Ｔ１４　（Ｔｔｓ
＋　Ｔｌ６）・・・書き込み用ＭＯ８−ＦＥＴ％Ｔ　５
．　Ｔ　ｅ　（Ｔ　７　、　Ｔ”　ｓ　）・・・トラン
スファゲート、ＳＡ・・・センスアンプ、ＭＣ・・・メ
モリセル。

Claims (1)

【特許請求の範囲】
1. １、複数のワード線、複数のデータ線対、該複数のワー
   ド線の内の１本を選択するＸデコーダ、該複数のデータ
   線対の内の１対を選択するＹデコーダ、該複数のデータ
   線への記憶データの伝播を行なうコモンデータ線を有す
   る半導体メモリ回路において、該コモンデータ線に対し
   て、該データ線対毎に該Ｙデコーダの出力信号によつて
   制御されるトランスファゲートを設け、このトランスフ
   ァゲートの一端は該コモンデータ線に接続し、他端は該
   データ線上の信号を読み出すためのＭＯＳ−ＦＥＴおよ
   び上記データ線に入力データを書き込むためのＭＯＳ−
   ＦＥＴを接続したことを特徴とする半導体メモリ回路。