JP2704041B2 - 半導体メモリ装置 - Google Patents
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- bit line
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- Dram (AREA)
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体メモリ装置に関し、特に、センスアン
プが活性化される時に一時的にビット線負荷を軽減させ
る機能を有する半導体メモリ装置に関する。
プが活性化される時に一時的にビット線負荷を軽減させ
る機能を有する半導体メモリ装置に関する。
［従来の技術］ センスアンプに対するビット線負荷軽減機能はビット
線の一部をセンスアンプからカットオフすることによっ
て達成されるものであり、この技術はメモリセルの高速
読み出しの目的で広く採用されている。このカットオフ
の開始タイミングは従来、リード・サイクル、フラッシ
ュ・ライト・サイクルに拘らず一定でセンスアンプ活性
化と同時になされていた。この点について図面を参照し
て説明する。
線の一部をセンスアンプからカットオフすることによっ
て達成されるものであり、この技術はメモリセルの高速
読み出しの目的で広く採用されている。このカットオフ
の開始タイミングは従来、リード・サイクル、フラッシ
ュ・ライト・サイクルに拘らず一定でセンスアンプ活性
化と同時になされていた。この点について図面を参照し
て説明する。
第３図は、従来のビット線カットオフ用のトランスフ
ァゲート付きのメモリ装置を示す回路図である。
ァゲート付きのメモリ装置を示す回路図である。
第４図（ａ）、（ｂ）は第３図の従来例のビット線カ
ットオフ動作を示すタイミング・チャートであって、
（ａ）はリード・サイクル時の、また（ｂ）はロウアド
レスで指定された全メモリセルに同一データを書き込ま
せるフラッシュ・ライト・サイクル時の状態を示す。
ットオフ動作を示すタイミング・チャートであって、
（ａ）はリード・サイクル時の、また（ｂ）はロウアド
レスで指定された全メモリセルに同一データを書き込ま
せるフラッシュ・ライト・サイクル時の状態を示す。
第３図において、DC、▲▼;DS、▲▼はそれ
ぞれビット線対、W1、W2はワード線、１はセンスアン
プ、２はセンスアンプドライバー、３はフラッシュ・ラ
イト・バッファ、Q1、Q2、…、QNはメモリセル、Tr1、T
r2、…Tr2Nはメモリセル側のビット線DC、▲▼とセ
ンスアンプ側のビット線DS、▲▼との間に接続され
たビット線カットオフ用のトランスファゲート、T1、
T2、…、T2Nはフラッシュ・ライト・バッファとビット
線DS、▲▼との間に挿入されたトランジスタであ
る。
ぞれビット線対、W1、W2はワード線、１はセンスアン
プ、２はセンスアンプドライバー、３はフラッシュ・ラ
イト・バッファ、Q1、Q2、…、QNはメモリセル、Tr1、T
r2、…Tr2Nはメモリセル側のビット線DC、▲▼とセ
ンスアンプ側のビット線DS、▲▼との間に接続され
たビット線カットオフ用のトランスファゲート、T1、
T2、…、T2Nはフラッシュ・ライト・バッファとビット
線DS、▲▼との間に挿入されたトランジスタであ
る。
次に、第３図の回路のリード・サイクル時の動作につ
いて第４図（ａ）を参照して説明する。
いて第４図（ａ）を参照して説明する。
時刻t1にビット線プリチャージ信号PDLがローレベル
となると、ビット線プリチャード用電源VRがビット線か
らカットオフされる。次に、時刻t2において、ワード線
W1が選択されてハイレベルになると、ワード線W1に接続
された全メモリセルQ1、Q2、…、QNがオンし、各メモリ
セルに蓄積されていた情報がビット線DC、DSに伝達さ
れ、対をなすビット線▲▼、▲▼との間に微小
電位差が生じる。
となると、ビット線プリチャード用電源VRがビット線か
らカットオフされる。次に、時刻t2において、ワード線
W1が選択されてハイレベルになると、ワード線W1に接続
された全メモリセルQ1、Q2、…、QNがオンし、各メモリ
セルに蓄積されていた情報がビット線DC、DSに伝達さ
れ、対をなすビット線▲▼、▲▼との間に微小
電位差が生じる。
時刻t3において、センスアンプ活性化信号SEがハイレ
ベルとなると、センスアンプドライバー２がセンスアン
プ１を活性化し、センスアンプはビット線対に生じた差
電位を増幅し始める。また、同時期にトランスファゲー
ト・コントロール信号TGがローレベルになって、ビット
線カットオフ用のトランスファゲートTr1、Tr2、…Tr2N
がオフし、メモリセル側の容量CDC、Ｃ▲▼がセン
スアンプからカットオフされる。従って、センスアンプ
の負荷としてはセンスアンプ側の容量CDS、Ｃ▲▼
だけとなり、増幅動作が高速化され短時間で増幅が完了
する。この状態で増幅データを外部バスに伝達すること
により、リード動作が実現できる。
ベルとなると、センスアンプドライバー２がセンスアン
プ１を活性化し、センスアンプはビット線対に生じた差
電位を増幅し始める。また、同時期にトランスファゲー
ト・コントロール信号TGがローレベルになって、ビット
線カットオフ用のトランスファゲートTr1、Tr2、…Tr2N
がオフし、メモリセル側の容量CDC、Ｃ▲▼がセン
スアンプからカットオフされる。従って、センスアンプ
の負荷としてはセンスアンプ側の容量CDS、Ｃ▲▼
だけとなり、増幅動作が高速化され短時間で増幅が完了
する。この状態で増幅データを外部バスに伝達すること
により、リード動作が実現できる。
次に、時刻t4においてコントロール信号TGがハイレベ
ルになると、トランスファゲートTr1、Tr2、…、Tr2Nが
オンし、増幅された差電位のビット線DS、▲▼にワ
ード線W1がハイレベルとなった時に付いた微小差電位を
保ったままのビット線DC、▲▼が接続される。これ
により今度はセンスアンプ１によるメモリセルQ1、Q2、
…、QNに対する再書き込み作業（リフレッシュ）が始ま
る。
ルになると、トランスファゲートTr1、Tr2、…、Tr2Nが
オンし、増幅された差電位のビット線DS、▲▼にワ
ード線W1がハイレベルとなった時に付いた微小差電位を
保ったままのビット線DC、▲▼が接続される。これ
により今度はセンスアンプ１によるメモリセルQ1、Q2、
…、QNに対する再書き込み作業（リフレッシュ）が始ま
る。
次に、第４図（ｂ）を参照してフラッシュ・ライト・
サイクル時の動作について説明する。
サイクル時の動作について説明する。
時刻t1において、ビット線プリチャージ信号PDLがロ
ーレベルになり、さらに同時期フラッシュ・ライト・コ
ントロール信号FWGがハイレベルになると、ビット線に
対するプリチャージ動作が終了するとともにトランジス
タT1、T2、…T2Nがオンし、フラッシュ・ライト・バッ
ファがビット線DS、▲▼およびDC、▲▼と接続
される。これにより、フラッシュ・ライト・バッファの
内容を全ビット線に書き込む作業が始まる。
ーレベルになり、さらに同時期フラッシュ・ライト・コ
ントロール信号FWGがハイレベルになると、ビット線に
対するプリチャージ動作が終了するとともにトランジス
タT1、T2、…T2Nがオンし、フラッシュ・ライト・バッ
ファがビット線DS、▲▼およびDC、▲▼と接続
される。これにより、フラッシュ・ライト・バッファの
内容を全ビット線に書き込む作業が始まる。
その後、時刻t2においてワード線W1が選択されてハイ
レベルになると、メモリセルQ1、Q2、…、QNがオンし、
メモリセルのデータがビット線に伝達される。この時、
メモリセルのデータとフラッシュ・ライト・バッファに
よる書き込みデータが逆の場合、タイミング・チャート
に示すように、ビット線レベルが増幅方向とは逆方向の
電位に一旦移行するが再びフラッシュ・ライト・バッフ
ァにより増幅が継続される。
レベルになると、メモリセルQ1、Q2、…、QNがオンし、
メモリセルのデータがビット線に伝達される。この時、
メモリセルのデータとフラッシュ・ライト・バッファに
よる書き込みデータが逆の場合、タイミング・チャート
に示すように、ビット線レベルが増幅方向とは逆方向の
電位に一旦移行するが再びフラッシュ・ライト・バッフ
ァにより増幅が継続される。
時刻t3に至り、センスアンプ活性化信号SEがハイレベ
ルとなると、センスアンプが起動し、フラッシュ・ライ
ト・バッファによって書き込まれたビット線間差電位を
増幅し始める。また、このときトランスファゲート・コ
ントロール信号TGがローレベルとなって、ビット線DC、
▲▼がカットオフされ、DC、▲▼およびメモリ
セルへの書き込みが中断される。
ルとなると、センスアンプが起動し、フラッシュ・ライ
ト・バッファによって書き込まれたビット線間差電位を
増幅し始める。また、このときトランスファゲート・コ
ントロール信号TGがローレベルとなって、ビット線DC、
▲▼がカットオフされ、DC、▲▼およびメモリ
セルへの書き込みが中断される。
その後、時刻t4においてトランスファゲート・コント
ロール信号がハイレベルになると、ビット線DC、▲
▼への書き込み動作が再開され、最終的に、ワード線で
指定された全メモリセルへフラッシュ・ライト・バッフ
ァのデータが書き込まれる。
ロール信号がハイレベルになると、ビット線DC、▲
▼への書き込み動作が再開され、最終的に、ワード線で
指定された全メモリセルへフラッシュ・ライト・バッフ
ァのデータが書き込まれる。
［発明が解決しようとする課題］ 上述した従来のトランスファゲート・コントロール信
号の動作タイミングでは、フラッシュ・ライト・サイク
ル時において、１個のフラッシュ・ライト・バッファで
全ビット線の巨大な負荷に書き込みを行わなければなら
ず、しかもその際センスアンプを活性化する時刻t3まで
に通常ワード線がハイレベルになることによって付くビ
ット線対間差電位以上のレベルに書き込みが終了してい
なければならない。この場合に、メモリセルのデータが
フラッシュ・ライト・バッファのデータと逆であった場
合、ワード線が立ち上がる時刻t2にビット線電位が増幅
方向とは逆方向に引き戻され、差電位が微小化されるか
逆電位となされてしまう。更に、近年、メモリ回路のリ
ード・アクセスに関する仕様の高速化が進み、時刻t1〜
t3期間を十分長くとることができなくなってきている。
従来のメモリ装置では、上記状況に鑑み、巨大な負荷へ
のフラッシュ・ライト・データの書き込みを短時間で行
いうるようにするためにフラッシュ・ライト・バッファ
自身を十分大きく設定しなければならなかった。このこ
とは、大容量化、高集積化を進めるメモリ装置におい
て、大きな障害となっている。
号の動作タイミングでは、フラッシュ・ライト・サイク
ル時において、１個のフラッシュ・ライト・バッファで
全ビット線の巨大な負荷に書き込みを行わなければなら
ず、しかもその際センスアンプを活性化する時刻t3まで
に通常ワード線がハイレベルになることによって付くビ
ット線対間差電位以上のレベルに書き込みが終了してい
なければならない。この場合に、メモリセルのデータが
フラッシュ・ライト・バッファのデータと逆であった場
合、ワード線が立ち上がる時刻t2にビット線電位が増幅
方向とは逆方向に引き戻され、差電位が微小化されるか
逆電位となされてしまう。更に、近年、メモリ回路のリ
ード・アクセスに関する仕様の高速化が進み、時刻t1〜
t3期間を十分長くとることができなくなってきている。
従来のメモリ装置では、上記状況に鑑み、巨大な負荷へ
のフラッシュ・ライト・データの書き込みを短時間で行
いうるようにするためにフラッシュ・ライト・バッファ
自身を十分大きく設定しなければならなかった。このこ
とは、大容量化、高集積化を進めるメモリ装置におい
て、大きな障害となっている。
よって、本発明の目的とするところは、フラッシュ・
ライト・バッファを大きくすることなく、フラッシュ・
ライト動作を高速化させフラッシュ・ライトを安定的に
実現できるようにすることである。
ライト・バッファを大きくすることなく、フラッシュ・
ライト動作を高速化させフラッシュ・ライトを安定的に
実現できるようにすることである。
［課題を解決するための手段］ 本発明の半導体メモリ装置は、複数のワード線と、前
記ワード線と交差して設けられた複数対の第１のビット
線と、前記ワード線と前記第１のビット線との交差する
位置に配置された複数のメモリセルと、各前記第１のビ
ット線にそれぞれトランスファゲートを介して接続され
た複数対の第２のビット線と、前記第２のビット線の各
対に接続されたセンスアンプとを具備するものであっ
て、リード・サイクル時にはセンスアンプの活性化と同
時にトランスファゲートが遮断され、そしてフラッシュ
・ライト・サイクル時にはワード線が選択される前に、
例えばビット線に対するプリチャージ動作の終了と同時
にトランスファゲートが遮断されるようになされてい
る。
記ワード線と交差して設けられた複数対の第１のビット
線と、前記ワード線と前記第１のビット線との交差する
位置に配置された複数のメモリセルと、各前記第１のビ
ット線にそれぞれトランスファゲートを介して接続され
た複数対の第２のビット線と、前記第２のビット線の各
対に接続されたセンスアンプとを具備するものであっ
て、リード・サイクル時にはセンスアンプの活性化と同
時にトランスファゲートが遮断され、そしてフラッシュ
・ライト・サイクル時にはワード線が選択される前に、
例えばビット線に対するプリチャージ動作の終了と同時
にトランスファゲートが遮断されるようになされてい
る。
このようなトランスファゲート遮断開始時刻の切り替
えは、例えば二種のトランスファゲート・コントロール
信号の入力されるセレクタの切り替え動作によって達成
される。
えは、例えば二種のトランスファゲート・コントロール
信号の入力されるセレクタの切り替え動作によって達成
される。
［実施例］ 次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は、本発明の一実施例を示す回路図である。
第１図において、第３図の従来例の部分と同等の部分
には同一の符号が付けられているので、重複した説明は
省略する。本実施例の従来例と相違する点は、第１のト
ランスファゲート・コントロール信号TGAと第２のトラ
ンスファゲート・コントロール信号TGBとが入力され、
これらの二つのコントロール信号をセレクト信号SLによ
って切り替えて出力するセレクタ４がトランスファゲー
トTr1、Tr2、…、Tr2Nの制御入力端子に接続されている
点である。
には同一の符号が付けられているので、重複した説明は
省略する。本実施例の従来例と相違する点は、第１のト
ランスファゲート・コントロール信号TGAと第２のトラ
ンスファゲート・コントロール信号TGBとが入力され、
これらの二つのコントロール信号をセレクト信号SLによ
って切り替えて出力するセレクタ４がトランスファゲー
トTr1、Tr2、…、Tr2Nの制御入力端子に接続されている
点である。
第１のトランスファゲート・コントロール信号TGA
は、従来のコントロール信号TGと同じくセンスアンプが
活性化される時に立ち下がる信号であり、第２のトラン
スファゲート・コントロール信号TGBは、ビット線プリ
チャージ信号PDLが非活性になるのと同一タイミングで
立ち下がる信号である。そして、セレクタ４はセレクト
信号SLがハイレベルであるリード・サイクル時には、第
１のゲートコントロール信号TGAを出力し、セレクト信
号SLがローレベルであるフラッシュ・ライト・サイクル
時には、第２のコントロール信号TGBを出力する。
は、従来のコントロール信号TGと同じくセンスアンプが
活性化される時に立ち下がる信号であり、第２のトラン
スファゲート・コントロール信号TGBは、ビット線プリ
チャージ信号PDLが非活性になるのと同一タイミングで
立ち下がる信号である。そして、セレクタ４はセレクト
信号SLがハイレベルであるリード・サイクル時には、第
１のゲートコントロール信号TGAを出力し、セレクト信
号SLがローレベルであるフラッシュ・ライト・サイクル
時には、第２のコントロール信号TGBを出力する。
次に、第２図（ａ）、（ｂ）を参照して第１図の実施
例の回路動作について説明する。
例の回路動作について説明する。
第２図（ａ）はリード・サイクル時の、第２図（ｂ）
はフラッシュ・ライト・サイクル時のタイミング・チャ
ートである。
はフラッシュ・ライト・サイクル時のタイミング・チャ
ートである。
まず、第２図（ａ）に依りリード・サイクルについて
説明する。
説明する。
時刻t0において、セレクト信号SLがハイレベルとな
り、セレクタ４は第１のコントロール信号TGAを選択す
る。その後、時刻t1、t2において、ビット線プリチャー
ジ信号PDLがローレベル、ワード線W1がハイレベルにな
る。時刻t3においてセンスアンプ活性化信号SEがハイレ
ベルとなってセンスアンプが活性化され、同時に第１の
コントロール信号TGAが立ち下がる。t0において既にセ
レクタ４は第１のコントロール信号TGAを選択している
ので、セレクタ出力信号はこの時刻t3で立ち下がる。こ
れにより、リード・サイクル時は従来例と同じタイミン
グでビット線DC、▲▼がカットオフされ、高速リー
ドが実現される。
り、セレクタ４は第１のコントロール信号TGAを選択す
る。その後、時刻t1、t2において、ビット線プリチャー
ジ信号PDLがローレベル、ワード線W1がハイレベルにな
る。時刻t3においてセンスアンプ活性化信号SEがハイレ
ベルとなってセンスアンプが活性化され、同時に第１の
コントロール信号TGAが立ち下がる。t0において既にセ
レクタ４は第１のコントロール信号TGAを選択している
ので、セレクタ出力信号はこの時刻t3で立ち下がる。こ
れにより、リード・サイクル時は従来例と同じタイミン
グでビット線DC、▲▼がカットオフされ、高速リー
ドが実現される。
次に、第２図（ｂ）に示すフラッシュ・ライト・サイ
クルの場合について説明する。
クルの場合について説明する。
時刻t0において、セレクト信号SLがローレベルにセッ
トされる。従って、今度はセレクタ４において、第２の
コントロール信号TGBが選択される。時刻t1において、
ビット線プリチャージ信号PDLが立ち下がるのと同期し
て第２のコントロール信号TGBが立ち下がると、セレク
タ４からはこれと同一波形のセレクタ出力信号が出力さ
れ、ビット線カットオフ用のトランスファゲートTr1、T
r2、…、Tr2Nがオフする。また、同じく時刻t1において
フラッシュ・ライト・コントロール信号FWGがハイレベ
ルになり、トランジスタT1、T2、…、T2Nがオンし、フ
ラッシュ・ライト・バッファのデータがビット線DS、▲
▼に入力される。この時、トランスファゲートがオ
フしているので、フラッシュ・ライト・バッファから見
た負荷容量はセンスアンプ周辺のCDS、Ｃ▲▼だけ
となる。フラッシュ・ライト・バッファの負荷が軽くな
ったことにより、このバッファによる高速書き込みが可
能となる。
トされる。従って、今度はセレクタ４において、第２の
コントロール信号TGBが選択される。時刻t1において、
ビット線プリチャージ信号PDLが立ち下がるのと同期し
て第２のコントロール信号TGBが立ち下がると、セレク
タ４からはこれと同一波形のセレクタ出力信号が出力さ
れ、ビット線カットオフ用のトランスファゲートTr1、T
r2、…、Tr2Nがオフする。また、同じく時刻t1において
フラッシュ・ライト・コントロール信号FWGがハイレベ
ルになり、トランジスタT1、T2、…、T2Nがオンし、フ
ラッシュ・ライト・バッファのデータがビット線DS、▲
▼に入力される。この時、トランスファゲートがオ
フしているので、フラッシュ・ライト・バッファから見
た負荷容量はセンスアンプ周辺のCDS、Ｃ▲▼だけ
となる。フラッシュ・ライト・バッファの負荷が軽くな
ったことにより、このバッファによる高速書き込みが可
能となる。
時刻t3において、センスアンプ活性化信号SEがハイレ
ベルとなると、センスアンプが活性化しフラッシュ・ラ
イト・バッファにより書き込まれていたビット線DS、▲
▼間の差電位の増幅が始まる。
ベルとなると、センスアンプが活性化しフラッシュ・ラ
イト・バッファにより書き込まれていたビット線DS、▲
▼間の差電位の増幅が始まる。
その後時刻t4において、第２のコントロール信号TGB
がハイレベルとなると、セレクタ出力もハイレベルとな
り、ビット線DC、▲▼およびメモリセルへの書き込
みがスタートする。
がハイレベルとなると、セレクタ出力もハイレベルとな
り、ビット線DC、▲▼およびメモリセルへの書き込
みがスタートする。
［発明の効果］ 以上説明したように、本発明の半導体メモリ装置はセ
ンスアンプ側のビット線とメモリセル側のビット線との
間のトランスファゲートの遮断時期をリード・サイクル
の場合よりフラッシュ・ライト・サイクル時の方を早め
たものであるので、本発明によれば、フラッシュ・ライ
ト時におけるフラッシュ・ライト・バッファの負荷を軽
くすることができる。従って、本発明によれば、小規模
のフラッシュ・ライト・バッファを使用しても、フラッ
シュ・ライトを安定的にかつ速やかに実行することがで
きるようになる。
ンスアンプ側のビット線とメモリセル側のビット線との
間のトランスファゲートの遮断時期をリード・サイクル
の場合よりフラッシュ・ライト・サイクル時の方を早め
たものであるので、本発明によれば、フラッシュ・ライ
ト時におけるフラッシュ・ライト・バッファの負荷を軽
くすることができる。従って、本発明によれば、小規模
のフラッシュ・ライト・バッファを使用しても、フラッ
シュ・ライトを安定的にかつ速やかに実行することがで
きるようになる。
第１図は、本発明の一実施例を示す回路図、第２図
（ａ）は、そのリード・サイクル時の動作を示すタイミ
ング・チャート、第２図（ｂ）はそのフラッシュ・ライ
ト・サイクル時の動作を示したタイミング・チャート、
第３図は、従来例の回路図、第４図（ａ）は、そのリー
ド・サイクル時の動作を示すタイミング・チャート、第
４図（ｂ）は、そのフラッシュ・ライト・サイクル時の
動作を示すタイミング・チャートである。 １……センスアンプ、２……センスアンプドライバー、
３……フラッシュ・ライト・バッファ、４……セレク
タ、CDC、Ｃ▲▼……メモリセル側ビット線容量、C
DS、Ｃ▲▼……センスアンプ側ビット線容量、DC、
▲▼……メモリセル側ビット線、DS、▲▼……
センスアンプ側ビット線、FWG……フラッシュ・ライト
・コントロール信号、PDL……ビット線プリチャージ信
号、Q1、Q2…、QN……メモリセル、SE……センスアンプ
活性化信号、SL……セレクト信号、T1、T2、…、T2N…
…フラッシュ・ライト・データ書き込み用のトランジス
タ、Tr1、Tr2、…、Tr2N……ビット線カットオフ用のト
ランスファゲート、TG……トランスファゲート・コント
ロール信号、TGA……第１のトランスファゲート・コン
トロール信号、 TGB……第２のトランスファゲート・コントロール信
号、VR……ビット線プリチャージ用電源、W1、W2……ワ
ード線。
（ａ）は、そのリード・サイクル時の動作を示すタイミ
ング・チャート、第２図（ｂ）はそのフラッシュ・ライ
ト・サイクル時の動作を示したタイミング・チャート、
第３図は、従来例の回路図、第４図（ａ）は、そのリー
ド・サイクル時の動作を示すタイミング・チャート、第
４図（ｂ）は、そのフラッシュ・ライト・サイクル時の
動作を示すタイミング・チャートである。 １……センスアンプ、２……センスアンプドライバー、
３……フラッシュ・ライト・バッファ、４……セレク
タ、CDC、Ｃ▲▼……メモリセル側ビット線容量、C
DS、Ｃ▲▼……センスアンプ側ビット線容量、DC、
▲▼……メモリセル側ビット線、DS、▲▼……
センスアンプ側ビット線、FWG……フラッシュ・ライト
・コントロール信号、PDL……ビット線プリチャージ信
号、Q1、Q2…、QN……メモリセル、SE……センスアンプ
活性化信号、SL……セレクト信号、T1、T2、…、T2N…
…フラッシュ・ライト・データ書き込み用のトランジス
タ、Tr1、Tr2、…、Tr2N……ビット線カットオフ用のト
ランスファゲート、TG……トランスファゲート・コント
ロール信号、TGA……第１のトランスファゲート・コン
トロール信号、 TGB……第２のトランスファゲート・コントロール信
号、VR……ビット線プリチャージ用電源、W1、W2……ワ
ード線。
Claims (4)
- 【請求項１】複数のワード線と、前記ワード線と交差し
て設けられた複数対の第１のビット線と、前記ワード線
と前記第１のビット線との交差する位置に配置された複
数のメモリセルと、各前記第１のビット線にそれぞれト
ランスファゲートを介して接続された複数対の第２のビ
ット線と、前記第２のビット線の各対に接続されたセン
スアンプと、リード・サイクル時にはセンスアンプの活
性化と同時に開始しセンスアンプ活性化期間中に終了す
る第１の所定期間、一つのワード線に接続されたすべて
のメモリセルに同一データを書き込むフラッシュ・ライ
ト・サイクル時にはワード線が選択される前に始まりセ
ンスアンプ活性化期間中に終了する第２の所定期間前記
トランスファゲートを遮断させる制御信号を該トランス
ファゲートに与える制御信号発生回路と、を具備する半
導体メモリ装置。 - 【請求項２】前記第１の所定期間と前記第２の所定期間
とは、センスアンプが前記第２のビット線対の差電位を
十分拡大させた後に終了するものである請求項１記載の
半導体メモリ装置。 - 【請求項３】前記第２の所定期間の開始時刻はビット線
に対するプリチャージ動作が終了する時刻と同時である
請求項１または２記載の半導体メモリ装置。 - 【請求項４】前記制御信号発生回路が、前記第１の所定
期間には第１のレベルを呈しそれ以外の期間には第２の
レベルを呈する第１の制御信号と、前記第２の所定期間
には第１のレベルを呈しそれ以外の期間には第２のレベ
ルを呈する第２の制御信号とが入力され、該２入力信号
の中から一方を選択して出力するセレクタを含んだもの
である請求項１、２または３記載の半導体メモリ装置。
Priority Applications (5)
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